JPS6233554B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデータ入力装置に関するものである。

通常の刻時機能に加えて、所定の時間間隔を設
定し、その時間が経過した時に信号を発生するよ
うになつている時計などの時間に関係する機器は
かなり以前から知られている。所定時間が経過し
た時に発生される信号は各種の部門へ供給でき
る。この種の機器のうちのほとんどは基本的には
機械式のものであり、刻時と時間間隔設定の双方
に従来のアナログ表示法を用いている。

電子式のデジタル型表示器が設けられている腕
時計を含む電子時計の出現により、時計にタイマ
としての機能を付加できることが望まれている。
しかしそれにはいくつかの困難がある。たとえ
ば、与えられた時間間隔をデジタル表示式の時計
にプリセツトしたいとすると、その時間間隔にセ
ツトするまでに時計の各カウンタをそれらの固有
の性質に応じて、セツトする希望の時間間隔に対
応する可能な全てのカウント値までカウントさせ
る必要がある。したがつてこのような時間間隔設
定はかなり時間を要するものであり、これを避け
るためにスピードアツプ機構を用いた場合には希
望の時刻を通り過ぎてしまうおそれがある。ま
た、各数字列ごとに別々の制御スイツチを使用す
るやり方も知られているが、この場合にも時間設
定操作が複雑となり、これを腕時計に用いた場合
に腕時計の美的外観を損うことになる。

本発明はデジタル表示型時計に用いられている
ように、カウント・ダウン・タイマへ長い時間間
隔または短い時間間隔を設定するために、１つの
制御器を用いることを提案するものである。しか
し、データを表す入力信号の精度は時間間隔が長
くなるにつれて低下する。このような制御器を用
いると従来よりも大きな利点が得られるが、構成
が複雑なことと、時間設定に長い時間を要するた
めにこの制御器の魅力が薄れることになる。ほと
んどの場合、この種の制御器の精度が最高となる
短い時間間隔の設定にこれを用いるのが、実際に
は最も有用である。

したがつて、本発明はデジタル表示器と、表示
すべき配列された各数字列のための多段アツプ／
ダウン・カウンタとを用いるタイマのようなカウ
ント・ダウン装置用のデータ入力装置であつて、
引き続くカウンタの少くともある段に論理要素が
組合わされ、それにより所定のカウントに達して
引き続くカウンタ段をトリガした後のカウント・
アツプの間前記ある段の動作を阻止およびバイパ
スするデータ入力装置を提供するもので、これに
より時間間隔を表すデジタル・データを迅速に入
力させるのに１個のスイツチで十分であり、表示
精度は時間間隔が長くなるにつれて低下する。

本発明の装置はデジタル式の腕時計に採用して
効果的であり、しかも制御スイツチを１つ必要と
するだけであるから、需要者によつてとくにその
真価が認められるであろう。

以下、図面を参照して本発明を詳細に説明す
る。

第１図に示すロジツクは完全なタイマまたは腕
時計のような刻時器に組込むことができる回路の
一部を構成する。本発明を理解するためには完全
な回路についての詳細は不要であるから、その図
示および説明は省略する。ただ、ここで対象とす
る時計は水晶高周波時間基準と、適当な分周回路
と、表示器とを含むものであることを述べるだけ
で十分である。いまの場合には、表示器は液晶ま
たは発光ダイオードを利用するデジタル形表示器
である。

時計全体の回路と本発明の回路とに共通の１つ
の特徴は、いくつかのデコーダ７，２３，２５の
存在である。表示器の容量がもつと大きい場合に
はもつと多くのデコーダを用いることがあり、各
デコーダは１つの数字列における情報を表示器へ
供給し、かつその表示器を制御できる。時計全体
において、デコーダは水晶周波数基準に組合わさ
れている分周器の種々の段から情報を受ける。

本発明の回路はデータ入力スイツチ１を含む。
このスイツチは押しボタン形とすることができ
る。このスイツチ１は寄生パルス除去回路２を介
してパルス形成回路３に接続される。このスイツ
チ１を操作するとパルス形成回路から出力パルス
すなわちセツトパルスが１個発生される。ある場
合にはパルス形成回路３はより高い周波数のパル
ス列を発生するように構成できる。このような構
成は高速データ入力装置の場合に採用して効果が
ある。回路３の出力パルスはアンドゲート４，１
１へ与えられる。

リセツト・スイツチ１２も設けられる。このリ
セツト・スイツチ１２にも寄生パルス除去回路１
３が設けられる。リセツト・スイツチ１２は手動
スイツチ、または時計内の他の回路から制御され
る自動スイツチとすることができる。このリセツ
ト・スイツチ１２が操作されると全てのカウンタ
と他の回路が零リセツトされるから、新しい情報
を容易に入れることができる。このリセツト・ス
イツチの別の機能は、後で詳しく説明するよう
に、ラツチ回路１６がアンドゲート８へ「１」信
号すなわち高レベル信号を与えるようにすること
である。アンドゲート８はデコーダ７の出力も受
ける。デコーダ７は、それに与えられた情報が、
トリガカウントに等しくないとき、ここでは
「９」に等しくない全ての状態にあるとき、「１」
すなわち高レベル出力を発生するように構成され
ている。トリガカウントである「９」が復号され
る状況の下では、デコーダ７の出力は「零」とな
り、デコーダ７はトリガカウントに達したことを
検出する検出手段として働く。デコーダ７の出力
は「零」であるから、アンドゲート８は閉じられ
る。動作の開始時には下位段のアツプ／ダウン・
カウンタ６がリセツトされているから、デコーダ
７は「１」出力をアンドゲート８へ与えてこのア
ンドゲート８を開かせる。そのために「１」信号
がこのアンドゲート８からアンドゲート４へ与え
られる。したがつて、回路３からの出力信号がノ
アゲート５へ与えられる。

ノアゲート５の第２の入力端子へはカウント・
ダウン・パルスが線１７を介して与えられる。こ
のカウント・ダウン・パルスは、たとえば１分間
に１つ、または１秒間に１つ、というように所定
の繰返えし周波数を有する。ノアゲート５の出力
はアツプ／ダウンカウンタ６のクロツク入力端子
CPへ与えられる。カウンタ６の別の入力端子へ
は、このカウンタがアツプ・カウントをするか、
ダウン・カウントするかを定める信号が線１８を
介して与えられる。「１」信号が線１８を介して
カウンタ６に与えられると、カウンタ６はアツ
プ・カウントする。この場合にはカウンタ６の出
力は繰り上げ信号であり、かつ前記したようにデ
コーダ７へ与えられる信号の形をとる。この繰り
上信号すなわち桁上げ信号はカウント・ダウン動
作中に用いられ、ナンドゲート２０へ与えられ
る。このナンドゲート２０の出力はノアゲート２
１を通つて第２のカウンタ段２２へ与えられる。
この上位段のアツプ／ダウン・カウンタ２２はこ
の場合には０から５までをカウントするように作
られる。

別のカウンタ段２４がデコーダ２５とともに示
されている。このタイマ回路の容量によつては更
に別のカウンタ段を設けることもできる。カウン
タ段６以外のカウンタ段２２，２４に関連する回
路、たとえばラツチ回路とブロツク回路などにつ
いては説明は省略するが、それらは第１のカウン
タ段６に組合わされている回路に基本的に類似す
るから、各カウンタ段も同様に動作する。

線１８を介して「アツプ」信号すなわち「１」
信号が与えられたと仮定すると、回路３からの一
連のパルスがアンドゲート４とノアゲート５を介
して低レベル・パルスとしてカウンタ６へ与えら
れ、カウンタ６を０から９まで逐次カウントさせ
る。このカウンタ６がカウントするとその内容が
デコーダ７を介して表示器へ与えられ、その表示
器により表示される。下位段のアツプ／ダウン・
カウンタ６がトリガカウントである数「９」にな
ると、デコーダ７からの出力は「０」に変るから
アンドゲート８は閉じられる。そのためにこのア
ンドゲートの出力は「０」となり、この「０」出
力はアンドゲート４へ与えられてこのアンドゲー
ト４を閉じるとともに、インバータ９を介してア
ンドゲート１１へ与えられるからこのアンドゲー
ト１１は開かれる。したがつて、この後でパルス
形成回路３から発生されたセツトパルスはアンド
ゲート４によつて阻止されるが、アンドゲート１
１を介してオアゲート１０の１つの入力端子とノ
アゲート２１の１つの入力端子に直接与えられる
とともに、インバータ１４を介してラツチ１６の
１つの入力端子に与えられる。そのためにラツチ
１６はリセツトされ、またアツプ／ダウンカウン
タ２２のカウント動作を開始させる。オアゲート
１０の出力がリセツトパルスとしてアツプ／ダウ
ン・カウンタ６のリセツト入力端子へ与えられ
る。ラツチ１６は既にリセツトされているからゲ
ート８は閉じられ、そのためにデコーダ７が
「１」出力をアンドゲート８へ与えることが何の
意味もなく、その後にパルス形成回路３から発生
されるセツトパルスはアンドゲート１１を通じて
送られ続ける。従つて、カウンタ６がトリガカウ
ントである「９」に至つた後は、このカウンタ６
は完全にバイパスされ、セツトパルスは上位段の
アツプ／ダウン・カウンタへ与えられる。このよ
うに、第１のアンドゲート４、第２のアンドゲー
ト１１、ラツチ回路１６などから成る回路は、リ
セツト・スイツチ１２が操作されるとセツト状態
になつてパルス形成回路３からのセツトパルスを
下位段のアツプ／ダウン・カウンタ６に与え、ま
た、カウンタ６がトリガカウントに達するとリセ
ツト状態になつてセツトパルスをカウンタ６をバ
イパスさせて上位段のアツプ／ダウン・カウンタ
へ与える切換手段として働く。カウンタ６のカウ
ント動作がバイパスされた後、共に動作するアツ
プ／ダウン・カウンタ２２，２４は最高カウント
に達するまでカウントを続け、最高カウントに達
したらカウンタ６に組合わされている回路と同様
の回路によつてバイパスされ、パルス形成回路３
の出力パルスは更に後段のアツプ／ダウンカウン
タへ与えられる。

各カウンタはまず最高容量に達してからクリヤ
され、その後でバイパスされるように構成されて
いるから、タイマにより多くのカウント値をカウ
ントさせるために全てのカウンタの全ての段をバ
イパスさせる必要はない。

各カウンタにカウント・ダウン動作をさせるた
めには線１８を介して与えられる信号を反転させ
ればよいことがわかるであろう。しかし、カウン
ト・ダウン動作中はいくつかのバイパス回路が動
作せず、そのために全てのカウンタ段によつてカ
ウントが行われることが明らかであろう。カウン
ト・ダウン動作中はタイミング信号が線１７とノ
アゲート５を介してカウンタ６へ与えられる。信
号は入力回路１，２，３からは受けられないか
ら、デコーダ７から発生されてアンドゲート８，
４，１１などを介して与えられる信号の性質は何
ら重要ではない。線１８を介して与えられる信号
は「０」であるからインバータ１９を介してこの
「０」はナンドゲート２０を開き、そのためにカ
ウンタ６からの繰り上がり信号がノアゲート２１
を通つてカウンタ２２，２４へ与えられる。カウ
ンタ２４の後段のアツプ／ダウン・カウンタにも
同様の回路を設けることができる。

第２図に示す本発明のデータ入力装置の別の実
施例は第１図に示す実施例に非常によく似ている
が、精度は第１図の実施例よりも高い。すなわ
ち、第１図に示す実施例では第１のカウンタ６の
カウントが９になつた後は精度は10間隔に低下
し、更にその後は１時間間隔に低下する。カウン
タ６を２つの部分６Ａ，６Ｂに分けることによ
り、５分間隔の精度を得ることが可能である。カ
ウンタ部分６Ａは３つのカウンタ段を含み、カウ
ンタ部分６Ｂは１つのカウンタ部分を含む。第２
図の右側の表に示されているように２進化−５進
法を用いることができ、この場合にはカウンタ部
６Ａが２進数を貯えて０〜４の数をカウントし、
カウンタ部分６Ｂが５進数の５を貯え、２つのカ
ウンタ部分が組合わされて第１図に示す実施例に
おけるように０から９までカウントする。デコー
ダ７はカウント部分６Ａ，６Ｂから入力を受け
る。その他の部分の動作は第１図に示す実施例と
同様である。

カウント９が復号されるとアンドゲート８が閉
じられ、アンドゲート１１が開かれるから次の入
力はカウンタ部６Ａをリセツトし、カウンタ部６
Ｂに貯えられている５進数ビツトを０から１へ変
え、繰り上げ出力を２桁台の分カウンタ２２へ与
えてこのカウンタの動作を開始させる。この後に
与えられる入力はカウンタ部５Ａをバイパスする
が、カウンタ部６Ｂは１から０へカウント値を変
え、零切り換のたびにカウンタ２２へ繰り上げ出
力を与えてカウンタ２２のカウントを増加させ
る。

カウント・ダウン動作は第１図に示す実施例と
同様に行われ、この場合にもバイパス論理回路は
動作しなくなるから全てのカウンタによつてカウ
ント・ダウン動作が行われる。

【図面の簡単な説明】

第１図は本発明を達成するために用いられる電
子論理回路の一実施例の簡略化したブロツク図、
第２図は第１図の電子回路の第２の実施例のブロ
ツク図である。 ３……パルス形成回路、６，２２，２４……ア
ツプ／ダウン・カウンタ、７，２３……デコー
ダ、６Ａ，６Ｂ……カウンタ部。

Claims (1)

1. 【特許請求の範囲】 １ 複数の数字列を表示し、タイマーのような装
   置に用いるのに適したデジタル表示器のためのデ
   ータ入力装置であつて； 下位段のアツプ／ダウン・カウンタおよび上位
   段のアツプ／ダウン・カウンタを表示されるべき
   各数字列用に、少くとも有する多段カウント・ダ
   ウン手段であつて、セツトパルスで予定のセツ
   ト・カウントまでカウントアツプさせることによ
   つて前記予定のセツト・カウントに設定され、そ
   の後前記予定のセツト・カウントから所与のカウ
   ントダウン・パルスをカウント・ダウンする多段
   カウント・ダウン手段と； この多段カウント・ダウン手段の設定時に前記
   セツトパルスを生じるセツトパルス発生手段と； 前記多段カウント・ダウン手段の設定時に、前
   記下位段のアツプ／ダウン・カウンタが予定のト
   リガ・カウントに達したことを検出する検出手段
   と； リセツト手段と； このリセツト手段にその出力によりセツトされ
   るように接続され、このリセツト手段によるセツ
   ト動作後は前記セツトパルスの前記下位段のアツ
   プ／ダウン・カウンタへの通過を許容し、前記下
   位段のアツプ／ダウン・カウンタが前記トリガ・
   カウントに達したことを前記検出手段が検出した
   後は、前記セツトパルスの前記上位段のアツプ／
   ダウン・カウンタへの通過を、前記下位段のアツ
   プ／ダウン・カウンタをバイパスした状態下で許
   容する切換手段と を備えたデータ入力装置。 ２ 特許請求の範囲第１項記載のものにおいて、
   前記検出手段は、前記下位段のアツプ／ダウン・
   カウンタの内容を複写し、前記デジタル表示器に
   表示されるべき電気信号を与える復号器を含むこ
   とを特徴とするデータ入力装置。 ３ 特許請求の範囲第１項記載のものにおいて、
   前記切換手段は、前記リセツト手段によりセツト
   された後はセツト状態を維持し、前記予定のトリ
   ガ・カウントに達したことを前記検出手段が検出
   した後はリセツトされてそのリセツト状態を維持
   するラツチ回路と、このラツチ回路がセツト状態
   にあるとき前記セツトパルスの前記下位段のアツ
   プ／ダウン・カウンタへの通過を許容する第１の
   ゲートと、前記ラツチ回路がリセツト状態にある
   とき前記セツトパルスの前記上位段のアツプ／ダ
   ウン・カウンタへの通過を、前記下位段のアツ
   プ／ダウン・カウンタをバイパスした状態で許容
   する第２のゲートとを含むことを特徴とするデー
   タ入力装置。 ４ 特許請求の範囲第１項、第２項、又は、第３
   項に記載のものにおいて、前記セツトパルス発生
   手段は１つのオン／オフ・スイツチを含むことを
   特徴とするデータ入力装置。