JPS6020393A - メモリリフレツシユ制御回路 - Google Patents
メモリリフレツシユ制御回路Info
- Publication number
- JPS6020393A JPS6020393A JP58129027A JP12902783A JPS6020393A JP S6020393 A JPS6020393 A JP S6020393A JP 58129027 A JP58129027 A JP 58129027A JP 12902783 A JP12902783 A JP 12902783A JP S6020393 A JPS6020393 A JP S6020393A
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- JP
- Japan
- Prior art keywords
- refresh
- signal
- refreshing
- counter
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリリフレッシュ制御回路、特にメモリリフ
レッシュ機能を有しないマイクロプロセッサ応用回路に
おいてメモリにダイナミックＲＡＭを使用した場合のバ
ス制御信号を利用した外付メモリリフレッシュ制御回路
に関する。
レッシュ機能を有しないマイクロプロセッサ応用回路に
おいてメモリにダイナミックＲＡＭを使用した場合のバ
ス制御信号を利用した外付メモリリフレッシュ制御回路
に関する。
従来、この種のメモリリフレッシュ制御回路は。
バス競合のおきないサイクルスチール方式を採用した場
合にはクロックを計数する回路を設は一定計数値に達す
るとゲートを開いてマイクロプロセッサから出されるバ
ス制御信号を使ってリフレッシュすることにより実現し
ている。しかしプログラムによりマイクロプロセッサが
ホルト状態になると、バス制御信号が出力されなくなり
、リフレッシュ回路を動作できなくなるという欠点があ
る。
合にはクロックを計数する回路を設は一定計数値に達す
るとゲートを開いてマイクロプロセッサから出されるバ
ス制御信号を使ってリフレッシュすることにより実現し
ている。しかしプログラムによりマイクロプロセッサが
ホルト状態になると、バス制御信号が出力されなくなり
、リフレッシュ回路を動作できなくなるという欠点があ
る。
またメモリリフレッシュ制御回路が非同期にリフレッシ
ュを行なう場合は独立した時間回路を設λイテなうｔ縁
偽 けてリフレッＳ’ ｚ で４ ｐ ｏプロセサのメモリ
アクセスと競合がおき、メモリアクセスを待たせ、リフ
レッシュを優先させる必要がある為、マイクロプロセサ
の処理速度を低下させるという欠点がある。
ュを行なう場合は独立した時間回路を設λイテなうｔ縁
偽 けてリフレッＳ’ ｚ で４ ｐ ｏプロセサのメモリ
アクセスと競合がおき、メモリアクセスを待たせ、リフ
レッシュを優先させる必要がある為、マイクロプロセサ
の処理速度を低下させるという欠点がある。
本発明の目的は、通常はバス制御信号を利用してリフレ
ッシュ制御を行ないバス制御信号断の場合にもバス制御
信号と同期した独立のリフレッシュ制御によってり７レ
ツシユを行なうことによりプロセッサのメモリアクセス
と競合しなくかつプロセッサのホルト状態でもリフレッ
シュ動作を継続できる動作信頼性を向上したメモリリフ
レッシュ制御回路を提供することにある。
ッシュ制御を行ないバス制御信号断の場合にもバス制御
信号と同期した独立のリフレッシュ制御によってり７レ
ツシユを行なうことによりプロセッサのメモリアクセス
と競合しなくかつプロセッサのホルト状態でもリフレッ
シュ動作を継続できる動作信頼性を向上したメモリリフ
レッシュ制御回路を提供することにある。
本発明のメモリリフレッシュ制御回路は、クロックを計
数し計数結果が第１の一定値に達する度毎にリフレッシ
ュ要求信号を発生する第１のカウンタと、前記リフレッ
シュ要求信号に応答してリフレッシュ保留起動信号を発
生しリフレッシュ信号に応答して前記リフレッシュ保留
起動信号の発生を停止するりフレッシュ保留起動信号発
生回路と、前記リフレッシュ保留起動信号に応答して前
記りａツクを計数し計数結果が第２の一定値に達した場
合にリフレッシュ保留カウントアツプ信号を発生し前記
リフレッシュ信号に応答して初期設定される第２のカウ
ンタと、前記リフレッシュ保留起動信号とバス制御信号
との供給または前記リフレッシュ保留カウントアツプ信
号の供給の中の少なくともいずれか一方の供給に応答し
てリフレッシュ信号を発生するリフレッシュ信号発生回
路とを含んで構成される。
数し計数結果が第１の一定値に達する度毎にリフレッシ
ュ要求信号を発生する第１のカウンタと、前記リフレッ
シュ要求信号に応答してリフレッシュ保留起動信号を発
生しリフレッシュ信号に応答して前記リフレッシュ保留
起動信号の発生を停止するりフレッシュ保留起動信号発
生回路と、前記リフレッシュ保留起動信号に応答して前
記りａツクを計数し計数結果が第２の一定値に達した場
合にリフレッシュ保留カウントアツプ信号を発生し前記
リフレッシュ信号に応答して初期設定される第２のカウ
ンタと、前記リフレッシュ保留起動信号とバス制御信号
との供給または前記リフレッシュ保留カウントアツプ信
号の供給の中の少なくともいずれか一方の供給に応答し
てリフレッシュ信号を発生するリフレッシュ信号発生回
路とを含んで構成される。
次に本発明の一実施例について図面を参照して詳細に説
明する。
明する。
第１図は本発明の一実施例を示すブロック図である。第
１図のメモリリフレッシュ制御回路は。
１図のメモリリフレッシュ制御回路は。
外部から供給されるクロックａを計数し一定値になると
リフレッシュ要求信号ｃ１発生するリフレッシュ要求カ
ウンタ１と、リフレッシュ要求信号Ｃによりセットされ
てリフレッシュ保留起動信号ｄを発しリフレッシュ信号
Ｃ′ によりリセットされる７リツプフＣ２ツブ２と、
リフレッシュ保留起動信号ｄにより起動しクロックａを
計数し一定値になるとリフレッシュ保留カウントアツプ
信号ｅ（この信号の継続時間はＴｓ とする）を発生し
、リフレッシュ信号Ｃ′ によりリセットされるリフレ
ッシュ保留カウンタ３とアンドゲート４と、オアゲート
５とから構成される。
リフレッシュ要求信号ｃ１発生するリフレッシュ要求カ
ウンタ１と、リフレッシュ要求信号Ｃによりセットされ
てリフレッシュ保留起動信号ｄを発しリフレッシュ信号
Ｃ′ によりリセットされる７リツプフＣ２ツブ２と、
リフレッシュ保留起動信号ｄにより起動しクロックａを
計数し一定値になるとリフレッシュ保留カウントアツプ
信号ｅ（この信号の継続時間はＴｓ とする）を発生し
、リフレッシュ信号Ｃ′ によりリセットされるリフレ
ッシュ保留カウンタ３とアンドゲート４と、オアゲート
５とから構成される。
第２図は本実施例で使用するクロックａ、バス制御信号
すおよびリフレッシュ要求信号Ｃとの時間関係を示すタ
イムチャートである。バス制御信号すの周期はタロツク
ａの周期の４倍、リフレッシュ要求信号Ｃの周期はバス
制御信号すの周期の３倍としである。これに対応してリ
フレッシュ要求カウンタｌの上述の一定値は１２．リフ
レッシュ保留カウンタ３の上述の一定値は４とする。ク
ロック周期でもあり、バス制御信号の信号長でもあるＴ
ｌはメモリリフレッシュに十分な時間であるとする。
すおよびリフレッシュ要求信号Ｃとの時間関係を示すタ
イムチャートである。バス制御信号すの周期はタロツク
ａの周期の４倍、リフレッシュ要求信号Ｃの周期はバス
制御信号すの周期の３倍としである。これに対応してリ
フレッシュ要求カウンタｌの上述の一定値は１２．リフ
レッシュ保留カウンタ３の上述の一定値は４とする。ク
ロック周期でもあり、バス制御信号の信号長でもあるＴ
ｌはメモリリフレッシュに十分な時間であるとする。
次に実施例の動作について説明する。
リフレッシュ要求カウンタＩｆ！、入力するタロツクａ
を計数し計数値が１２になる毎にリフレッシュ要求信号
Ｃを発生し、これを７リツプ７０ツブ２に供給する。フ
リップフロップ２はリフレッシュ要求信号Ｃの供給に応
答してり７レツシａ保留起動信号ｄｉ発生し、これをリ
フレッシュ保留カウンタ３に供給起動するとともに、ア
ンドゲート４にも供給しこのゲートを開く。
を計数し計数値が１２になる毎にリフレッシュ要求信号
Ｃを発生し、これを７リツプ７０ツブ２に供給する。フ
リップフロップ２はリフレッシュ要求信号Ｃの供給に応
答してり７レツシａ保留起動信号ｄｉ発生し、これをリ
フレッシュ保留カウンタ３に供給起動するとともに、ア
ンドゲート４にも供給しこのゲートを開く。
以後の動作については、プロセッサが正常時でバス制御
信号ｂｌ供給してくる場合と、ホルト状態等の異常時で
バス制御信号すが供給されない場合との２つにわけて説
明する。
信号ｂｌ供給してくる場合と、ホルト状態等の異常時で
バス制御信号すが供給されない場合との２つにわけて説
明する。
（１）正常時
この場合には、プロセッサからバス制御信号すか周期Ｔ
２ で供給され、これは第２図に示すようにリフレッシ
ュ要求信号Ｃと同期しているので、丁度リフレッシュ保
留起動信号ｄの供給により開いたアンドゲート４を経て
、さらに、オアゲート５を経てリフレッシュ信号Ｃ′と
してリフレッシュ回路に供給されるとともＶＣ，７リッ
プフロップ２およびリフレッシュ保留カウンタ３にも供
給され、す７レツシユ信号Ｃ′循券でこれらをリセット
する。従って、この場合には第２図のリフレッシュ要求
信号Ｃに同期して１周期Ｔ３でリフレッシュ信号Ｃ′が
リフレッシュ回路に供給されることになる。
２ で供給され、これは第２図に示すようにリフレッシ
ュ要求信号Ｃと同期しているので、丁度リフレッシュ保
留起動信号ｄの供給により開いたアンドゲート４を経て
、さらに、オアゲート５を経てリフレッシュ信号Ｃ′と
してリフレッシュ回路に供給されるとともＶＣ，７リッ
プフロップ２およびリフレッシュ保留カウンタ３にも供
給され、す７レツシユ信号Ｃ′循券でこれらをリセット
する。従って、この場合には第２図のリフレッシュ要求
信号Ｃに同期して１周期Ｔ３でリフレッシュ信号Ｃ′が
リフレッシュ回路に供給されることになる。
（２）異常時
リフレッシュ保留起動信号ｄによりアンドゲート４を開
いていても、バス制御信号すは供給されないので、この
場合には上述のようにバス制御信号すによるリフレッシ
ュ信号Ｃ′の発生は生じない。一方、リフレッシュ保留
起動信号ｄはリフレッシュ保留カウンタ３を起動し、こ
れに応答してリフレッシュ保留カウンタ３はクロックａ
ｉ計数し始める。計数値が４になったときに、リフレッ
シュ保留カウンタ３はりフレッシュ保留カウントアツプ
信号ｅｆ発生して、アンドゲート５を介してリフレッシ
ュ信号Ｃ′となってりフレッシュ回路に供給されること
となる。リフレッシュ信号Ｃ′は、前述と同様にフリッ
プ７０ツブ２およびリフレッシュ保留カウンタ３に供給
され、これらをリフレッシュ信号Ｃ′の後縁でリセット
する。このようにして、バス制御信号すの供給がない場
合でもリフレッシュ保留カウンタ３の動作により、リフ
レッシュ信号Ｃ′の供給を行ないリフレッシュを行なう
ことができる。
いていても、バス制御信号すは供給されないので、この
場合には上述のようにバス制御信号すによるリフレッシ
ュ信号Ｃ′の発生は生じない。一方、リフレッシュ保留
起動信号ｄはリフレッシュ保留カウンタ３を起動し、こ
れに応答してリフレッシュ保留カウンタ３はクロックａ
ｉ計数し始める。計数値が４になったときに、リフレッ
シュ保留カウンタ３はりフレッシュ保留カウントアツプ
信号ｅｆ発生して、アンドゲート５を介してリフレッシ
ュ信号Ｃ′となってりフレッシュ回路に供給されること
となる。リフレッシュ信号Ｃ′は、前述と同様にフリッ
プ７０ツブ２およびリフレッシュ保留カウンタ３に供給
され、これらをリフレッシュ信号Ｃ′の後縁でリセット
する。このようにして、バス制御信号すの供給がない場
合でもリフレッシュ保留カウンタ３の動作により、リフ
レッシュ信号Ｃ′の供給を行ないリフレッシュを行なう
ことができる。
リフレッシュ保留カウンタ３によるリフレッシュの周期
Ｆｉ、バス制御信号すの断の直後の第１回目は（Ｔ２＋
Ｔ３）であるが、第２回目以降はＴ３ でありリフレッ
シュ回路のりフレッシュ許容周期が（Ｔ２＋Ｔ３）以上
であれば確実にりフレッシュ保留カウンタ３によりリフ
レッシュを継続中にバス制御信号すが回復した場合でも
バス制御信号すとリフレッシュ保留カウントアツプ信号
ｅは同期しているので、両者のパルス幅を同じにとって
あれば特に問題は生じない。
Ｆｉ、バス制御信号すの断の直後の第１回目は（Ｔ２＋
Ｔ３）であるが、第２回目以降はＴ３ でありリフレッ
シュ回路のりフレッシュ許容周期が（Ｔ２＋Ｔ３）以上
であれば確実にりフレッシュ保留カウンタ３によりリフ
レッシュを継続中にバス制御信号すが回復した場合でも
バス制御信号すとリフレッシュ保留カウントアツプ信号
ｅは同期しているので、両者のパルス幅を同じにとって
あれば特に問題は生じない。
本発明のメモリリフレッシュ制御回路は、バス制御信号
を利用するとともにこれと同期した独立のリフレッシュ
保留制御を行なうことにより、プロセッサのメモリアク
セスと競合しなくかつプロセッサのホルト状態でもリフ
レッシュ動作を継続でき動作信頼性を向上できるという
効果がある。
を利用するとともにこれと同期した独立のリフレッシュ
保留制御を行なうことにより、プロセッサのメモリアク
セスと競合しなくかつプロセッサのホルト状態でもリフ
レッシュ動作を継続でき動作信頼性を向上できるという
効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示すクロック、バス制御信号およびリフレッシ
ュ要求信号の周期関係を示すタイムチャートである。 １・・・・・・リフレッシュ要求カウンタ、２・・・・
・・フリップフロップ、３・・・・・・リフレッシュ保
留カウンタ、ａ・−・・・・クロック、ｂ・・・・・・
バス制御信号 、／・・・・・・リフレッシュ信号％
Ｃ・・・・・・リフレッシュ要求信号、ｄ・・・・・・
リフレッシュ保留起動信号、ｅ・・・・・・リフレッシ
ュ保留カウントアツプ信号、Ｔ□ ・・・・・・クロッ
ク周期、Ｔ２・・・・・・バス制御信号周期、Ｔ３・・
−・・・リフレッシュ周期。
第１図に示すクロック、バス制御信号およびリフレッシ
ュ要求信号の周期関係を示すタイムチャートである。 １・・・・・・リフレッシュ要求カウンタ、２・・・・
・・フリップフロップ、３・・・・・・リフレッシュ保
留カウンタ、ａ・−・・・・クロック、ｂ・・・・・・
バス制御信号 、／・・・・・・リフレッシュ信号％
Ｃ・・・・・・リフレッシュ要求信号、ｄ・・・・・・
リフレッシュ保留起動信号、ｅ・・・・・・リフレッシ
ュ保留カウントアツプ信号、Ｔ□ ・・・・・・クロッ
ク周期、Ｔ２・・・・・・バス制御信号周期、Ｔ３・・
−・・・リフレッシュ周期。
Claims (1)
- 【特許請求の範囲】 クロッグ計数し計数結果が第１の一定値に達する度毎に
リフレッシュ要求信号を発生する第１のカウンタと。 前記リフレッシュ要求信号に応答してリフレッシュ保留
起動信号を発生しリフレッシュ信号に応答して前記リフ
レッシュ保留起動信号の発生を停止するリフレッシュ保
留起動信号発生回路と。 前記リフレッシュ保留起動信号に応答して前記クロック
を計数し計数結果が第２の一定値に達した場合にリフレ
ッシュ保留カウントアツプ信号を発生し前記リフレッシ
ュ信号に応答して初期設定される第２のカウンタと。 前記リフレッシュ保留起動信号とバス制御信号との供給
または前記リフレッシュ保留カウントアツプ信号の供給
の中の少なくともいずれか一方の供給に応答してリフレ
ッシュ信号を発生するリフレッシュ信号発生回路とを含
むことを特徴とするメモリリフレッシュ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58129027A JPS6020393A (ja) | 1983-07-15 | 1983-07-15 | メモリリフレツシユ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58129027A JPS6020393A (ja) | 1983-07-15 | 1983-07-15 | メモリリフレツシユ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020393A true JPS6020393A (ja) | 1985-02-01 |
Family
ID=14999320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58129027A Pending JPS6020393A (ja) | 1983-07-15 | 1983-07-15 | メモリリフレツシユ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020393A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03183095A (ja) * | 1989-12-12 | 1991-08-09 | Oki Electric Ind Co Ltd | マイクロプロセッサシステムのｒａｍリフレッシュ方式 |
-
1983
- 1983-07-15 JP JP58129027A patent/JPS6020393A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03183095A (ja) * | 1989-12-12 | 1991-08-09 | Oki Electric Ind Co Ltd | マイクロプロセッサシステムのｒａｍリフレッシュ方式 |
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