JPS6258572B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は２進符号化されたデイジタル変調信号
をデイジタル・アナログ変換するパルス幅変調回
路に関するものである。 従来より、２進符号化されたデイジタル変調信
号をアナログ変換するパルス幅変調回路として、
デイジタル誤差出力と所定周波数のクロツクパル
スを計数する２進カウンタの出力との一致をと
り、この一致出力と２進カウンタの上位ビツト出
力とをそれぞれ入力としてRSフリツプフロツプ
を動作させ、該RSフリツプフロツプの出力をパ
ルス幅変調出力とする公知例がある。 第１図はデイジタル変調信号をデイジタル・ア
ナログ変換する従来のパルス幅変調回路の原理的
補正図であり、第２図は第１図の動作原理を示す
要部波形図である。 第１図において、１は２進カウンタ、２は一致
検出回路、３はRSフリツプフロツプ、ａはクロ
ツクパルス、ｂは２進カウンタ１の第ｎビツト
（最上位ビツト）の出力信号に同期したパルス、
ｃ_i（ｉ＝１〜ｎ）は２進カウンタの第ｉビツト
の出力信号、ｄ_i（ｉ＝１〜ｎ）はデイジタル変
調信号、ｅは一致検出信号、ｆはパルス幅変調出
力である。第２図では、ｃは２進カウンタの計数
値をアナログ表示している。また、ｄはデイジタ
ル変調信号をアナログ表示している。 以下第１図、第２図に基づいて従来の動作説明
をする。 ｎビツト２進カウンタ１はクロツクパルスａを
個数として計数し、クロツクパルスａの２ⁿ個の
周期で計数動作を繰返すフリーカウンタであり、
各ビツトの出力信号ｃ_i（ｉ＝１〜ｎ）は一致検
出回路２に送られる。 一方、デイジタル変調信号ｄ_i（ｉ＝１〜ｎ）
は、一致検出回路２に送られる。一致検出回路２
では、ｎビツト２進カウンタ１の出力信号ｃ_i
（ｉ＝１〜ｎ）と、デイジタル変調信号ｄ_i（ｉ＝
１〜ｎ）とを各ビツト単位で比較して、ｃ_i＝ｄ_i
（ｉ＝１〜ｎ）となるタイミングで一致検出信号
ｅを発生させている。一致検出信号ｅは、デイジ
タル変調信号ｄ_i（ｉ＝１〜ｎ）が変化していな
い場合は、クロツクパルスａの２ⁿ個の周期でｅ
＝Ｈとなる。一致検出信号ｅは、RSフリツプフ
ロツプ３のＲ入力信号とし、Ｓ入力信号は、２進
カウンタ１の第ｎビツトｃ_oに同期したパルスｂ
とする。RSフリツプフロツプ３は２進カウンタ
１でクロツクパルスａの２ⁿ個の周期で発生する
信号ｂによりｆ＝Ｈとなり、一致検出信号ｅによ
りｆ＝Ｌとなり、デイジタル変調信号

【式】に対応したパルス幅の出力ｆが 得られる。 今、第２図に示すように、デイジタル変調信号
ｄは時刻t₁までは、ｄ＝２^n-1で、時刻t₁でｄ＝ｄ
_t1＜２^n-1に変わつたとする。また時刻t₁における
２進カウンタ１の計数値をｃ＝ｃ_t1＜２^n-1とし、
ｃ_t1とｄ_t1の大小関係が、ｄ_t1＜ｃ_t1＜２^n-1とする
と、２進カウンタ１は、ｃ_t1から２ⁿ−１まで計
数し、さらに０からｄ_t1まで計数してはじめて一
致検出信号ｅが“Ｈ”となるため、RSフリツプ
フロツプ５の出力信号ｆは、次の一致検出信号ｅ
が得られるまで“Ｈ”を保持する。 よつて、デイジタル変調信号ｄに対応したパル
ス幅の出力が得られない。 また、デイジタル変調信号ｄが時刻t₂でｄ＝０
になつたとすれば、一致検出信号ｅは２進カウン
タ１の計数値が０になつたときに発生する。RS
フリツプフロツプ５のＳ入力信号ｂは２進カウン
タ１のｎビツトの出力信号の立ち下がりに同期し
計数値φのときに発生させているとする。RSフ
リツプフロツプ５のＳ入力信号ｂとＲ入力信号ｅ
がともに２進カウンタ１の計数値０のときに発生
すれば、RSフリツプフロツプ５の出力信号ｆの
状態は不定となる。 実際には、２進カウンタ１の計数値０になつた
時刻をt₃とすると、t₃からある遅延時間をもつて
Ｓ入力信号ｂとＲ入力信号ｅが発生する。Ｓ入力
信号ｂの遅延時間ｔ_S、Ｒ入力信号ｅの遅延時間
ｔ_Rとすると、ｔ_S，ｔ_Rの大小関係は、Ｒ入力信
号ｆが一致検出回路２によつて発生するためｔ_f
＞ｔ_Sとなる。 このときの動作は、時刻（t₃＋ｔ_S）にＳ入力
信号ｂがRSフリツプフロツプ５に入力されて出
力ｆ＝Ｈとなり、時刻（t₃＋ｔ_R）にＲ入力信号
ｅが入力されて、ｆ＝Ｌとなり、RSフリツプフ
ロツプ５の出力ｆはｔ_R−ｔ_Sのパルス幅をもつこ
とになる。 逆に、ｔ_S＞ｔ_Rならば、Ｒ入力信号ｅがRSフ
リツプフロツプ５に入力されて、ｆ＝“Ｌ”にな
つて後、Ｓ入力信号ｂが入力されて、ｆ＝“Ｈ”
となり、次のＲ入力信号ｅが入力されるまでｆ＝
“Ｈ”を保持する。即ち、ｔ_S−ｔ_Rの期間だけ出
力ｆ＝“Ｌ”となり、デイジタル変調信号ｄ_i＝
“Ｌ”（ｉ＝１〜ｎ）に対応しない出力となり、明
らかな誤動作となる。 上記のような構成の従来のパルス幅変調回路は
次のような欠点がある。 (1) デイジタル変調信号の変化時に、デイジタル
変調信号のデータ値と２進カウンタの計数値と
の大小関係によつて、２進カウンタのほぼ一周
期、パルス幅変調出力が“Ｈ”の状態となり、
誤動作する。 (2) デイジタル変調信号の値が０の場合、RSフ
リツプフロツプのＳ入力信号とＲ入力信号の発
生時の遅延時間の差でハザードが生じたり、不
定状態や誤動作の可能性を含んでいる。 本発明は上記従来例の欠点を解決し得るパルス
幅変調回路を提供するものである。 以下、本発明の詳細な説明を行う。第３図は本
発明の実施例を示す構成図、第４図は第３図の動
作を示す要部波形図である。第３図において、１
は２進カウンタ、４はデイジタル変調信号を２進
カウンタ１にセツトするためのプリセツト回路、
５はクロツクゲート（アンドゲート）、６は２進
カウンタ１の最大計数値２ⁿ−１を検出する計数
値検出器、７は出力発生器、８はプリセツトパル
ス発生回路、ａはクロツクパルス、a′は２進カウ
ンタ１に入力されるクロツクパルス、ｃ_i（ｉ＝
１〜ｎ）は２進カウンタ１の第ｉビツトの出力信
号、ｄ_i（ｉ＝１〜ｎ）はデイジタル変調信号、
ｇ_i，_i（ｉ＝１〜ｎ）は２進カウンタ１の第ｉ
ビツトのフリツプフロツプのリセツト入力信号お
よびセツト入力信号、ｈは計数値検出信号、ｉは
プリセツトパルス、ｊはパルス幅変調出力であ
る。第４図において、ｃは２進カウンタ１の計数
値をアナログ表示している。ｄはデイジタル変調
信号のデータ値をアナログ表示している。 以下第３図および第４図に基づいて本発明の構
成及び動作を詳細に説明する。ｎビツト２進カウ
ンタ１はセツト・リセツト可能なフリツプフロツ
プを用いて構成する。２進カウンタ１の出力信号
ｃ_i（ｉ＝１〜ｎ）により計数値が最大計数値２ⁿ
−１に到達したことを計数値検出器６によつて検
出して、計数値検出器６の出力ｈが“Ｌ”になる
とアンドゲート５が閉じてクロツクパルスａは２
進カウンタ１に入力されなくなる。即ち、クロツ
クゲート５の出力a′はｈ＝Ｌの期間停止する。よ
つて、２進カウンタ１は計数値２ⁿ−１で停止す
る。 今、２進カウンタ１のプリセツト値をＮ_pとす
ると、Ｎ_p≠２ⁿ−１ならば、プリセツトされて後
に２進カウンタ１に入力されるクロツクパルス
a′の個数Ｎ_aは次式となる。 Ｎ_a＝（２ⁿ−１）−Ｎ_p Ｎ_p≠２ⁿ−１を２進カウンタ１にプリセツトす
ることにより、計数値検出器６はｈ＝Ｈとなり、
アンドゲート５は開かれて、クロツクパルスa′が
２進カウンタ１に入力されて計数動作を開始する
が、ｈ＝Ｈの期間Ｔ_hは、２進カウンタ１にプリ
セツト値Ｎ_pをプリセツトしてから計数値が２ⁿ−
１に到達するまでの期間となる。クロツクパルス
ａの１周期を１／ｆ_aとすれば、Ｔ_hは次式とな
る。 Ｔ_h＝Ｎ_a／ｆ_a プリセツト回路４はデイジタル変調信号ｄ_i
（ｉ＝１〜ｎ）に応じたプリセツト値Ｎ_pを２進カ
ウンタ１にセツトする。プリセツト値Ｎ_pとデイ
ジタル変調信号ｄ_iとの関係は次式で表わされ
る。 プリセツト回路４が２進カウンタ１にプリセツ
ト値Ｎ_pをセツトするタイミングはプリセツトパ
ルスｉによつて決まる。プリセツトパルスｉが入
力されると、プリセツト回路４の出力信号ｇ_i，
_iは下記のようになる。 (i) ｄ_i＝Ｌならばｇ_i＝Ｈ、_i＝Ｌ (ii) ｄ_i＝Ｈならばｇ_i＝Ｌ、_i＝Ｈ ただし、プリセツトパルスｉが入力されない時
は、ｇ_i＝_i＝Ｌである。 プリセツトパルスｉの入力によつて、２進カウ
ンタ１の第ｉビツトのセツト・リセツト可能なフ
リツプフロツプの出力信号ｅ_iは下記のようにな
る。 (i) ｇ_i＝Ｈならばｅ_i＝Ｌ (ii) _i＝Ｈならばｅ_i＝Ｈ よつて２進カウンタ１の計数値Ｎ_pは となり、プリセツト値Ｎ_pが２進カウンタ１にセ
ツトされる。 ２進カウンタ１にプリセツト値Ｎ_pをセツトす
ると、Ｎ_p＝２ⁿ−１ならば、計数値検出器６の出
力ｈは、ｈ＝Ｌであるから、２進カウンタ１は計
数値２ⁿ−１で停止した状態を保持する。Ｎ_p≠２
ⁿ−１ならば、先に示した動作を行う。つまり計
数値検出器６の出力ｈ＝Ｈの期間Ｔ_hは、Ｔ_h＝Ｎ
_a／ｆ_aとなる。 よつて、出力発生器７の出力信号ｊのｊ＝Ｌの
期間はＴ_hで、プリセツトパルスｉの周期をＴ_iと
すると出力発生器７の出力信号ｊのｊ＝Ｈの期間
Ｔ_jは次式となる。 Ｔ_j＝Ｔ_i−Ｔ_h ここで、プリセツトパルスｉの周期Ｔ_iを、Ｔ_i
＝（２ⁿ−１）／ｆ_aとすると、Ｔ_jは次式となる。 Ｔ_j＝Ｔ_i−Ｔ_h＝（２ⁿ−１−Ｎ_a）／ｆ_a＝Ｎ_p／ｆ_a よつて、プリセツト値Ｎ_pに比例したパルス幅
変調出力を得ることができる。故に出力発生器７
の出力ｊをパルス幅変調出力とすることができ
る。 第４図において、時刻０からt₄までは、ｄ＝０
であるからｊ＝Ｌとなり、時刻t₄からt₅まではｄ
＝d₄となり、時刻2T_iから5T_iまでｊではd₄に比例
したパルス幅となつている。時刻t₅からt₆までは
ｄ＝d₅となり、時刻5T_iから8T_iまでｊではd₅に比
例したパルス幅となり、時刻t₆からt₇までの動作
も同様のことが言える。時刻t₇からはｄ＝２ⁿ−
１となつているので、プリセツト値Ｎ_p＝２ⁿ−１
となるので、時刻10T_iからはｊ＝Ｈを保持してい
る。 第３図および第４図ではプリセツトパルスｉの
周期をＴ_i＝（２ⁿ−１）／ｆ_aとして説明したが、
プリセツトパルス発生回路８で、Ｔ_i＝２ⁿ−
１）／ｆ_aのプリセツトパルスｉを発生させるた
めには、例えばｎビツト２進カウンタで構成する
場合、クロツクパルスｆ_aを用いると、複雑なゲ
ート回路を構成しなければならないし、また、第
２のクロツクパルスf₂（＝２ⁿ・ｆ_a／（２ⁿ−
１））を用いて発生させることもできるが、高集
積化した場合には、ピン数などが増えるため好ま
しくない。そこで、プリセツトパルスｉの周期を
Ｔ_i＝２ⁿ／ｆ_aとする。 Ｔ_i＝２ⁿ／ｆ_aならば、プリセツトパルス発生回
路８は、クロツクパルスｆ_aでｎビツト２進カウ
ンタを構成すれば、プリセツトパルスｉは容易に
発生させることができる。 第３図において、プリセツトパルスｉの周期を
Ｔ_i＝２ⁿ／ｆ_aとした場合の動作の説明をする。 プリセツトパルスｉによつて２進カウンタ１は
デイジタル変調信号ｄ_i（ｉ＝１〜ｎ）に対応す
るプリセツト値

【式】にセツト されて、ｃ_i＝ｄ_i（ｉ＝１〜ｎ）となる。Ｎ_p≠２
ⁿ−１ならば、計数値検出器６の出力ｈは、ｈ＝
Ｈとなり、２進カウンタ１は計数動作をＮ_pから
２ⁿ−１まで行い、２ⁿ−１に到達すると計数動作
を停止してその状態を保持する。計数値２ⁿ−１
に到達すると計数値検出器６の出力ｈはｈ＝Ｌと
なる。よつて計数値検出器６の出力ｈがｈ＝Ｈの
期間Ｔ_h、Ｔ_h＝Ｎ_a／ｆ_aとなる。Ｔ_i＝２ⁿ／ｆ_aよ
り、パルス幅変調出力ｊがｊ＝Ｈとなる期間Ｔ_j
は次式となる。 Ｔ_j＝Ｔ_i−Ｔ_h＝Ｎ_p／ｆ_a＋１／ｆ_a 上式において１／ｆ_aの項は、パルス幅変調出
力に１／ｆ_aだけオフセツトがかかつた状態にな
つている。しかし、クロツクパルスａの周波数ｆ
_aが高い場合は、無視できる。 よつて、デイジタル変調信号ｄに対応したパル
ス幅に変換される。 第５図はデイジタル変調信号ｄのデータＮ_d
（Ｎ_d＝０）を検出するために、データ値検出器９
を設けた場合の構成を示している。プリセツトパ
ルスｉは周期Ｔ_iをＴ_i＝２ⁿ／ｆ_aとして、クロツ
クパルスｆ_aを用いてプリセツトパルス発生回路
８から出力している。 第５図において、データ値検出器９はデイジタ
ル変調信号ｄ_i（ｉ＝１〜ｎ）がｄ_i＝Ｌ（ｉ＝１
〜ｎ）であることを検出するために設けてあり、
ｄ_i＝Ｌ（ｉ＝１〜ｎ）ならば、データ値検出器
９の出力ｋはｋ＝Ｈとなる。これによつて、出力
発生器７はノアゲートで構成するとｋ＝Ｈのため
にパルス幅変調出力ｊは、強制的にｊ＝Ｌにな
る。ｋ＝Ｌの場合、即ちｄ≠０ならば、出力発生
器（ノアゲート）７は、インバータと等価とな
る。よつて第３図で説明した動作をおこなう。 プリセツトパルスｉの周期をＴ_i＝２ⁿ／ｆ_aとし
た場合のデイジタル変調信号

【式】とパルス幅変調出力ｊの関 係は次のようになる。 ｄ＝０ならば……ｊ＝Ｌ ０＜ｄ＜２ⁿ−１ならば……（ｄ＋１）／ｆ_aの期
間ｊ＝Ｈ、（２ⁿ−１−ｄ）／ｆ_aの期間ｊ＝Ｌ ｄ＝２ⁿ−１ならば……ｊ＝Ｈ よつて、ｄ＝０でパルス幅変調出力ｊ＝Ｌとし
たい場合は、第５図の構成でできる。 第３図および第５図において、２進カウンタ１
をリセツト可能なフリツプフロツプでアツプカウ
ンタとして構成し、計数値検出器６の検出値Ｎ_H
＝＝２ⁿ−１（最大計数値）とした場合、プリセ
ツトパルスｉが入力する時点では、アツプカウン
タが計数値２ⁿ−１で停止しているのでプリセツ
ト回路４は、リセツト入力信号ｇ_iのみをアツプ
カウンタの各フリツプフロツプのリセツト端子に
入力すればよい。 また、２進カウンタ１をセツト可能なフリツプ
フロツプでダウンカウンタとして構成し、計数値
検出器６の検出値Ｎ_H＝０とした場合、プリセツ
トパルスｉが入力する時点では、ダウンカウンタ
が計数値０で停止しているのでプリセツト回路４
はセツト入力信号ｇ_iのみをダウンカウンタの各
フリツプフロツプのセツト端子に入力すればよ
い。このことにより、プリセツト回路４の構成を
簡単にすることができる。 第６図は本発明のパルス幅変調回路の具体構成
例を示す回路図、第７図は第６図の要部波形図で
ある。第６図および第７図において計数値検出器
（ナンドゲート）６の出力ｈは、11クロツクパル
ス分の期間“Ｈ”の状態を保持し、出力発生器
（ノアゲート）７の出力ｊは、デイジタル変調信
号ｄ＝20のとき、データ値検出器（ノアゲート）
９の出力ｋ＝“Ｌ”となるので、ｈの反転出力と
なり21クロツクパルス分の期間Ｈの状態となる。
次に時刻t₈でデイジタル変調信号ｄ＝15となれ
ば、d₁＝“Ｈ”、d₂＝“Ｈ”、d₃＝“Ｈ”、d₄＝“Ｈ”
、
d₅＝“Ｌ”となり、プリセツト回路４は時刻t₉で
プリセツトパルスｉが入力されると、₁、₂、
₃、₄、k₅が“Ｈ”になり２進カウンタ１の出力
は、c₁＝“Ｈ”、c₂＝“Ｈ”、c₃＝“Ｈ”、c₄＝“Ｈ”
、
c₅＝“Ｌ”となる。そして計数値検出器（ナンド
ゲート）６の出力ｈは再び“Ｌ”から“Ｈ”にな
りクロツクゲート５が開いて、クロツクパルスａ
が入力されて、２進カウンタ１は計数値15から計
数を開始して計数値31で計数値検出器（ナンドゲ
ート）６の出力ｈは“Ｈ”から“Ｌ”になり、２
進カウンタ１は計数を停止する。計数値検出器
（ナンドゲート）６の出力ｈは、16クロツクパル
ス分の期間“Ｈ”の状態を保持し、出力発生器
（ノアゲート）７の出力ｊはデイジタル変調信号
ｄ＝15のとき、データ値検出器（ノアゲート）９
の出力ｋ＝“Ｌ”となるので、ｈの反転出力とな
り、16クロツクルス分の期間“Ｈ”の状態とな
る。 よつてデイジタル変調信号ｄに対して（ｄ＋
１）クロツクパルス分の期間“Ｈ”で、（31−
ｄ）クロツクパルス分の期間“Ｌ”となる。 ｄ＝０の場合は、データ値検出器（ノアゲー
ト）９によつてｄ_i＝“Ｌ”（ｉ＝１〜ｎ）を検出
して出力ｋ＝“Ｈ”となり、出力発生器（ノアゲ
ート）７の出力ｊを強制的に“Ｌ”にする。 デイジタル変調信号ｄとパルス幅変調出力ｊと
の関係は次のようになる。 ｄ＝０ならばｊ＝Ｌ ０＜ｄ＜31ならば（ｄ＋１）／ｆ_aの期間ｊ＝
Ｈ、（31−ｄ）／ｆ_aの期間ｊ＝Ｌ ｄ＝31ならばｊ＝Ｈ よつてデイジタル変調信号に対応したパルス幅
変調出力が得られる。 また第６図において、２進カウンタ１はアツプ
カウンタを構成していて、計数値検出器（ナンド
ゲート）６で最大計数値31を検出しているので、
プリセツト回路４は、ｇ_i（ｉ＝１〜５）を発生
させる必要がないため、ノアゲート５個で構成で
き、２進カウンタ１もリセツト可能なフリツプフ
ロツプで構成できる。 上述のごとく本発明では、デイジタル変調信号
をプリセツトパルスにより２進カウンタにプリセ
ツトして計数する構成のパルス幅変調回路にした
ため、従来例のような不一致による誤動作を防止
できると共に比較的簡単な構成でデイジタル変調
信号に対応したパルス幅変調出力を得ることがで
きる。また、デイジタル変調信号のデータ値を検
出する手段を設けることによつて、デイジタル変
調信号のデータ値が最大値ならば、プリセツトパ
ルスの１周期の期間、パルス幅変調出力は“Ｈ”
を保持し、データ値が最小値ならば、プリセツト
パルスの１周期の期間、パルス幅変調出力は
“Ｌ”を保持することが容易にできる。したがつ
て本発明のパルス幅変調回路をサーボ系の出力部
に用いた場合、上記のように、デイジタル変調信
号の最大値および最小値に対してパルス幅変調出
力の重みづけが可能なために、外乱等によるサー
ボ系の乱れが発生することで、デイジタル変調信
号が最大値もしくは最小値をとるため、パルス幅
変調出力の重みづけによつて、周波数応答のよい
サーボ系を得ることができるという優れた特長を
有している。

【図面の簡単な説明】

第１図は従来のパルス幅変調回路の原理構成を
示すブロツク図、第２図は第１図の要部波形図、
第３図は本発明のパルス幅変調回路の原理構成図
を示すブロツク図、第４図は第３図の要部波形
図、第５図は本発明のパルス幅変調回路でプリセ
ツトパルスをクロツクパルスから発生した場合の
ブロツク図、第６図は本発明のパルス幅変調回路
の具体構成例を示す回路、第７図は第６図の要部
波形図である。 １……ｎビツト２進カウンタ、２……一致検出
回路、３……RSフリツプフロツプ、４……プリ
セツト回路、５……クロツクゲート、６……計数
値検出器、７……出力発生器、８……プリセツト
パルス発生回路、９……データ値検出器。

Claims (1)

1. 【特許請求の範囲】 １ ２進符号化されたｎビツトのデイジタル変調
   信号をデイジタル・アナログ変換するパルス幅変
   調回路において、クロツクパルスをゲートするゲ
   ート手段と、該ゲート手段出力の計数動作をおこ
   なうセツト・リセツト可能なフリツプフロツプか
   らなるｎビツトの２進カウンタと、一定周期のプ
   リセツトパルスを発生させるプリセツトパルス発
   生手段と、該プリセツトパルス発生手段出力で前
   記ｎビツトのデイジタル信号を前記ｎビツトの２
   進カウンタの各ビツト毎にプリセツトするプリセ
   ツト手段と、前記ｎビツトの２進カウンタの計数
   値が最大値に達したことを検出する計数値検出手
   段と、該計数値検出手段出力で前記ゲート手段を
   制御し、前記計数値検出手段出力を用いてパルス
   幅変調出力を得る構成とし、前記ｎビツトのデイ
   ジタル変調信号の２進数表示をＮとすると、前記
   パルス幅変調出力を、Ｎ＝０ならば、前記プリセ
   ツトパルスの１周期の期間のうち、クロツクパル
   スの１周期の期間“Ｈ”とし、１≦Ｎ＜２^n-1な
   らば、前記プリセツトパルスの１周期の期間のう
   ち、クロツクパルスの（Ｎ＋１）周期の期間
   “Ｈ”とし、Ｎ＝２ⁿ−１ならば、前記プリセツト
   パルスの１周期の間“Ｈ”とすることを特徴とす
   るパルス幅変調回路。 ２ ２進符号化されたｎビツトのデイジタル変調
   信号をデイジタル・アナログ変換するパルス幅変
   調回路において、クロツクパルスをゲートするゲ
   ート手段と、該ゲート手段出力の計数動作をおこ
   なうセツト・リセツト可能なフリツプフロツプか
   らなるｎビツトの２進カウンタと、一定周期のプ
   リセツトパルスを発生させるプリセツトパルス発
   生手段と、該プリセツトパルス発生手段出力で前
   記ｎビツトのデイジタル信号を前記ｎビツトの２
   進カウンタの各ビツト毎にプリセツトするプリセ
   ツト手段と前記ｎビツトの２進カウンタの計数値
   が最大値に達したことを検出する計数値検出手段
   と、前記ｎビツトのデイジタル変調信号のデータ
   値を２進数表示した場合に零であることを検出す
   るデータ値検出手段と、前記計数値検出手段出力
   で前記ゲート手段を制御し、前記計数値検出手段
   出力と前記データ値検出手段出力とを用いてパル
   ス幅変調出力を得る構成とし、前記ｎビツトのデ
   イジタル変調信号の２進数表示をＮとすると、前
   記パルス幅変調出力を、Ｎ＝０ならば、前記プリ
   セツトパルスの１周期の期間“Ｌ”とし、１≦Ｎ
   ＜２^n-1ならば、前記プリセツトパルスの１周期
   の期間のうち、クロツクパルスの（Ｎ＋１）周期
   の期間“Ｈ”とし、Ｎ＝２ⁿ−１ならば、前記プ
   リセツトパルスの１周期の期間“Ｈ”とすること
   を特徴とするパルス幅変調回路。