SU1226484A1 - Устройство умножени матрицы на вектор - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и позвол ет сократить затраты оборудовани  и повысить скорость вычислений. Устройство содержит L вычислительных модулей и блок управлени . На входе блока управлени  задаетс  один из режимов вычислени : умножение на ленточную матрицу или на полностью заполненную матрицу. Входные данные пос тупают на информационные входы вычислительных модулей, в каждом такте и с такой же частотой формируютс  результаты на выходе первого вычислительного модул , который  вл етс  выходом устройства. 4 ил. «Л ю ISD О5 4; 00 4::

Description

Изобретение относитс  к вычислительной технике и может быть использовано при построении специализированных вычислительных систем, функционирующих в реальном масштабе времени. 5

Цель изобретени  - уменьшение объема оборудовани  при одновременном увеличении производительности устройства .

На фиг. 1 изображена структурна  10 схема устройства; на фиг. 2 - функциональна  схема вычислительного модул ; на фиг, 3 и 4 - блок-схема алгоритма работы устройства при вычислении результата у в случае ленточной 15 матрицы А.

Устройство содержит (фиг, 1) L

вычислительных модулей 1,1, 1.2

1.L, блок управлени  2. Вычислитель- ный модуль 1.j содержит (фиг. 2) ре- 20 гистр 3.J операнда, умножитель 4.j, сумматор 5.J, первый и второй входы которого соединены соответственно с выходом умножител  4.j и вторым информационным входом модул  1.J; пер- 25 ,вый 6.J и второй 7.J регистры резуль- |тата, буферный регистр 8.j, мультиплексор 9.J, первьй и второй триггеры управлени  tO.j и ll.j.

Блок управлени  2 содержит счетчик

12 по модулю L, вход разрешени  счета которого  вл етс  входом блока управлени  2, а выход соединен с входом дешифратора 13 (представл ющего собой например, комбинационную схему, описываемую переключательной функцией

У .il- . S 1 ) , выход которого  вл етс  выходом блока управлени  2. Следует подчеркнуть, что все регистры и триггеры устройства имеют вход синхронизации, а счетчик 12 - счетный вход (входы не показаны ) , которые соединень с выходом генератора тактовых импульсов (не показан).

При выполнении операции умножени  ленточной матрицы А на вектор X согласно выражению

У Zrv . 0,1,..,., N-1

(L - ширина ленты матрицы А размером N N+L-1) устройство работает следующим образом.

Во врем  этой операции под воздействием сигнала Ленточна  матрица, поступающего на вход блока управлени  2, счетчик 12 по модулю L сохран ет свое исходное нулевое состо ние.

в результате чего дешифратор 13 поддерживает на выходе блока управлени  2 уровень логического О, передаваемый посредством триггеров управлени  10.J и 11.J на управл ющий вход, мультиплексоров 9.J. Элементы Х входного вектора X (,.1,..., N+L-1) поступают на первый информационный вход устройства со скоростью одного отсчета на такт, т.е. Х записываетс  в регистр операнда 3.1 в такте с номером п. Элементы ленточной матрицы А поступают на информационные входы устройства следующим образом: элемент а f поступает на второй информационный вход модул  1. (1+1) в такте с номером k+2f+1.

Дл  того, чтобы сделать -более нагл дным дальнейшее описание работы устройства, определим базовую операцию , причем под базовой операцией будем понимать повтор ющуюс  совокупность действий, выполн емых вычисли- -тельным модулем. Базова  операци  выполн етс  в течение некоторого такта с номером г в вычислительном модуле 1.J следуювчим образом. В исходный момент времени в первом регистре результата 6.J и втором регистре результата 7.J хран тс  соответственно частичные результаты Ь и Ь , а в регистре операнда хранитс  операнд Х, который затем поступает на вход второго сомножител  умножител  4.J, на вход первого сомножител  которого с второго информационного входа модул  1.J поступает операнд ад Затем умножитель 4.j формирует произведение а. Х,, которое поступает на вход первого операнда сумматора 5.j, на вход второго операнда которого с третьего информационного входа модул  1.J поступает частичный результат b f (в случае модул  1.1 всегда b. 0). Сумматор 5.J формирует сумму + Ь , котора  с приходом тактового импульса записываетс  в первый регистр результата 6.j, прежнее содержимое которого переписываетс  во второй регистр результата 7.J. Поскольку на управл ющий вход мультиплексора 9.J посто нно подаетс  уровень логического О, то под воздействием тактового импульса осуществл етс  также перезапись содержимого регистра операнда 3. (j-1) в регистр операнда 3.J (или просто запись нового входного отсчета в регистр 3.1 в случае модул  1.1).

Рассмотрим формирование произвольного элемента У выходного вектора у.

Такт k. В регистр операнда 3.1 записываетс  входной отсчет Х.

Такт k+1. В модуле 1.1 выполн етс  базова  операци , в ре зультате которой в первый регистр результата 6.1 записываетс - произведение а X , а в регистр операнда 3.1 поступает новый входной отсчет X .

Такт k+2. Произведение а Х переписываетс  во второй, регистр результата 7.1, отсчет Х поступает в регистр операнда 3.2, а новый входной отсчет Х записываетс  в регистр операнда 3.1.

Такт k+3. В модуле 1.2 выполн етс  базова  операци , в результате которой сумма а , Х. + а ..„Х записываетК , Кri Ч

с  в первый регистр результата 6.2, а отсчет X jпоступает в регистр операнда 3.2. Кроме этого,новый входной отсчет X записываетс  в регистр операнда 3.1.

Такт k+4. Сумма а Х + переписываетс  во второй регистр результата 7.2, отсчет Х, поступает в регистр операнда 3.3, отсчет Х,,,- в регистр операнда 3.2, а новьй входной отсчет Х цЗапксываетс  в регистр 3.1.

Такт k+5. В модуле 1.3 выполн етс  базова  операци , в результате которой сумма ,,- записываетс  в регистр 6.3, а отсчет Х поступает в регистр операнда 3.3. Кроме того, отсчет Х|. поступает в регистр операнда 3.2, а новый входной отсчет X записываетс  в регистр операнда 3.1.

Такт (k+2L-3) .В модуле 1. (L-1) вы- пол етс  базова  операци , в , результате которой сумма

а X + а X +

к. К,К+1

к.,..,(Г)

записываетс  в регистр резз льтата 61L-1) ,а отсчет поступает в регистр

рперанда. 3. (L-1) .

Такт k + 2L - 2). Сумма (1) пере- шсываетс  в регистр результата 7. (L-1) ,а отсчет .,поступает в регистр операнда З.Ь.

Такт (k + 2L - 1). В модуле 1.L выполн етс  базова  операци , в результате которой окончательное значение отсчета у записываетс  в регистр 6.L.

Такт (k + L). Отсчет у переписываетс  в регистр 7.L, откуда поступа- ет на выход устройства.

При выполнении операции умножени  полностью заполненной матрицы А размером NJ N (N L) на вектор X согласно выражению

N-1

0

5

Х,

1

k 0,1,..., N-1 (2)

устройство работает следующим образом.

В исходном состо нии счетчик 12 обнулен. Затем на вход блока управлени  2 поступает сигнал Полностью заполненна  матрица, под воздействием которого счетчик 12 начинает реагировать на поступающие на его счетный вход тактовые импульсы, осуществл   их счет по модулю N. Содержимое счетчика 12 дешифрируетс  с помощью дешифратора 13, на выходе которого в течение такта с номером L таким, что L 1 mod N, вырабатываетс  уровень логической 1, передаваемый посредством триггеров управлени  lO.j и 11.j на вход разрешени  записи буферных регистров 8.J и управл ющий вход мультиплексоров 9.J. Таким образом, в течение такта с номером г таким, что г - 2 (J - 1) 1 mod N, содержи мое регистра операнда 3.J переписываетс  в буферный регистр 8.J, прежнее содержимое которого посредством мультиплексора 9.J передаетс  в регистр операнда 3. (j.+ 1). В течение осталь5 ных тактов содержимое регистра операнда 3.J передаетс  непосредственно в регистр операнда 3. (j + 1). Элементы X. вектора X поступают на первый информационный вход устройст0 ва со скоростью одного отсчета на такт, т.е. Х, записываетс  в регистр операнда 3.1 в такте с номером I.Следовательно , отсчет Xj сдвигаетс  в каждом такте на одну позицию в регист5 ре сдвига, образованном регистрами 3.1,.3.2,...,3. (I + 1), пока в такте с номером 21 + 1 не поступит в буферный регистр 8. (I + 1), где хранитс  в течение N тактов, чтобы в такте с

0 номером 21 + N + 1 поступить в регистр 3. (1+2). Затем отсчет Х- сдвигает- jCH в каждом такте на одну позицию в регистре сдвига, образованном регист- рами 3. (I + 2), 3. (I + 3),...,3:Ы.

5 Элементы полностью заполненной матрицы А поступают на остальные информационные входы устройства следующим об- оазом: если К 1, то а., р поступает

1,

5

на второй информационный вход модул  1. (I-k+1)B такте с номером k+2.(T-k)+1 2r-k+1; если k, то а g поступает на второй информационный вход модул  1, (N - k + + 1 + 1) в такте с номером

k + 2 (N - k + I) + 1 2N -k.+ ft К

Рассмотрим формирование произволь- |Q ного элемента выходного вектора у,, которое производитс  по следующей расчетной формуле:

12264

.

N.-K-f

а X, +

)1,е+к +«

е-о

производитФормирование члена У - с  в течение тактов k f С + 2(N-k)j 2N - k и осуществл етс  точно таким же o6pa30Mj как в случае ленточной матрицы А. Следовательно, в такте с номером 2N - k значение у записьюаетс  во второй регистр результата 7. (N - k),

Такт 2N - k + 1. В модуле 1. (N- т k + 1) выполн етс  базова  операци , в результате которой сумма у -н а. л Хд записываетс  в первый регистр результата 6. (N - k + 1).

Такт 2N - k +

. 0

1,0 °

переписываетс  во второй регистр результата 7. (N - k + 1).

Такт 2N - k + 3. В модуле 1, (N- - k 2) выполн етс  базова  операци , в результате которой сумма + записываетс  в пер2 . Сумма у, +

ВЫЙ регистр результата 6, /-(N - k+ 2)

Такт 2N - k + 4, Сумма у +

. + а Х переписываетс  во второй

регистр результата 7. (N - k + 2),

ее

Такт 2N - k + 2 (k - 1)-H-kt2N- -1. В модуле 1.N выполн етс  базова  операци , в результате которой окончательное значение у записьпза-- етс  в регистр 6.N,

Такт k + 2N, Окончательное значение у переписываетс  в регистр результата 7.N, откуда поступает на выход устройства.

Предлагаемое изобретение позвол ет уменьшить объем оборудовани  при одновременном увели гении производительности устройства.

Уменьшение объема оборудовани , необходимого дл  реализации устройства , вьфажаетс  в том, что в случае полностью заполненной матрицы А раз

|Q

6484 6

мером треб%,емое количество модулей , в предлагаемом устройстве составл ет величину N, что почти в 2 раза меньше, чем в прототипе. Увели-- 5. -гение производительности устройства . выражаетс  в том, что входные данные поступают на его входы в каждом такте к с такой же частотой формируютс 

результаты, в то врем  как в прототипе результаты формируютс  в два раза меньшей частотой. Таким образом, предлагаемое устройство позвол ет довести коэффициент использовани  его обору-г довани  до 100 %.

0

5

5

5

0

Claims (2)

1. Формула изобретени 

   Устройство дл  умножени  матрицы на вектор, содержащее L вычислительных модулей, причем первый информационный вход i-ro вычислительного модул  Ci 2, 3,..., L) соединен с первым информационным выходом (i-l)-ro. вычислительного модул , первый инфор- мадионньй вход первого вычислительного модули  вл етс  первым информационным входом устройства, . а второй информационный вход j-ro вычислительного модул  (,
2. 2...,L)  вл етс . 0 ()-.ь1м информационным входом устройства , блок управлени , вход которого  вл етс  входом выбора режима вычислений устройства, каждый из вычислительных модулей содержит регистр операнда, информационный вход которого  вл етс  первым информационным входом модул , умножитель, входы первого и второго сомножителей которого соединен с вторьнм информационным входом модул  и выходом регистра операнда соответственно, сумматор входы первого и второго -операндов которого соединены с выходом умножител  и третьим информационным входом модул  соответственно,, первый регистр результата , информационный вход которого соединен с выходом сумматора, о т л и- ч а ю Б), е е с   тем, что, с целью уменьшени  объема оборудовани  при одновременном увеличении производи-, -тельности устройства, выход блока управлени  соединен с входом режима .вычислений первого вычислительного модул , третий информационный )зход и вход режима вычислений i-ro. вычислительного модул  соединены е первым информационным выходом и выходом признака режима вычислений (i-1)-ro

   Модул  соответственно, причем каждый вычислительный модуль содержит буферный регистр, информационный вход которого соединен с выходом регистра операнда, мультиплексор, первый и второй информационные входы которого соединены с выходом регистра.операнда и выходом буферного регистра, а выход  вл етс  первым информационным выходом модул , второй регистр результата , информационный вход которого соединен с выходом первого регистра результата, а выход  вл етс  вторым информационным выходом модул , первый

   I Д-. Д

   -- -)

   I.

   12

   /J

   8

   триггер управлени , информационный вход которого  вл етс  входом режима вычислений модул , второй триггер управлени , информационный вход которого соединен с выходом первого триггера управлени , а выход  вл етс  выходом признака режима вычислений вычислительного модул , вход разрешени  записи буферного регистра

   и управл ющий вход мультиплексора соединены с выходом второго Триггера управлени , второй информационный выход последнего вычислительного модул   вл етс  выходом устройства.

   W

   12

   и

   .1

   8.J

   If

   J

   /

   7;

   Редактор С.Лыжова

   Составитель Д. Хан-Магомедов

   Техред Л.Олейник Корректор С.Шекмар

   Заказ 2136/50

   Тираж 671Подписное

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушс ка  наб., д, 4/5

   Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4