RU1778762C - Устройство дл обращени матриц - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  построени  на его основе специализированных процессоров дл  задач оценивани  и управлени , свод щихс  к действи м над матрицами. Цель изобретени  - повышение быстродействи  при одновременном сокращении аппаратурных затрат за счет того, что устройство содержит блок управлени , ключ выдачи, мультиплексор, вычислительный блок, блок пам ти, блок пам ти констант. Реализаци  обращени  матрицы осуществл етс  на основе Ш-разложени  по методу цифра за цифрой, причем алгоритм преобразован к виду, удобному дл  параллельных вычислений. Устройство обладает высокой однородностью структуры 1 з п ф-лы, 12 ил.

Description

(Л

С

Изобретение относитс  к Вотислитель- ной технике, предназначено дл  построени  на его основе специализированных процессоров и может быть использовано при решении задач оценивани  и управлени , свод щихс  к действи м над матрицами .

Известно устройство дл  решени  матриц , содержащее входной регистр, входы которого соединены с информационными входами устройства, четыре группы блоков суммировани  и вычитани , блок управлени , блок обращени  чисел, блок делени  1. Обращение матрицы сводитс  к обращению одного вектора-строки, который должен полностью характеризовать исходную матрицу.

Наиболее элизким по функциональному назначению и конструктивно  вл етс  устройство дл  обращени  матриц 2J, содержащее информационные входы элементов

матрицы, сумматоров константы, коммутатор , содержащий п ть блоков мультиплексора , вычислитель, буферный блок пам ти, ключ выдачи, блок пам ти констант и блок управлени . Элементы исходной матрицы 3i) образуют первые информационные входы сумматоров констант, выход первой константы блока пам ти констант подключен к вторым входам сумматоров константы, выход п сумматоров константы и информаци. онные входы элементов матрицы (. n; , п; 1 5 j) образуют первый информационный вход коммутатора, выход буферного блока пам ти подключен к второму информационному входу коммутатора и к информационному входу ключа выдачи, третий и четвертый информационные входы коммутатора подключены к выходам второй и третьей константы блока пам ти констант, входы промежуточных результатов уменьшаемых , первых и вторых сомножителей

VJ VI

00

VI

О Ю

вычислител  подключены к одноименным выходам коммутатора, вход кода управлени  и вход выбора которого подключены к одноименным выходам блока управлени , выход выдачи результата которого подключен к входу стробировани  информации ключа выдачи, выходы первой и второй константы блока пам ти констант подключены к одноименным входам вычислител  соответственно , выход которого подключен к информационному входу буферного блока пам ти, первый и второй входы записи которого подключены к пр мому и инверсному выходам записи блока управлени , вход константы которого подключен к выходу четвертой константы блока пам ти констант . В данном устройстве дл  вычислени  n-разр дной матрицы выполн етс  п шагов повторных вычислений, Дл  получени  результата одного шэга необходимо выполнить три операции умножени , две операции сложени  и операцию нахождени  обратной величины. При этом дл  коммутации используетс  большое количество мультиплексоров. До начала пошаговых вычислений выполн етс  операци  сложени  на п сумматорах константы.

Недостатком устройства-прототипа  вл етс  большое количество элементов и низкое быстродействие.

Цель изобретени  - повышение быстродействи  при одновременном сокращении аппаратурных затрат.

Цель достигаетс  тем, что в предложенное устройство, содержащее блок управлени , ключ выдачи и блок пам ти, причем выход устройства соединен с выходом ключа выдачи, вход разрешени  выдачи которого соединен с первым выходом блока управлени , второй и третий выходы которого соединены соответственно с входами разрешени  записи и чтени  блока пам ти, введены мультиплексор, вычислительный блок, блок пам ти констант и умножитель. Информационный вход устройства подключен к первому информационному входу мультиплексора, второй информационный вход которого соединен с первым информационным входом умножител  и выходом блока пам ти, информационный вход которого соединен с выходом мультиплексора, вход управлени  которого соединен с четвертым выходом блока управлени , первый выход которого соединен с синхровходом умножител , выход и второй информационный вход которого соединены соответственно с информационным входом ключа выдачи и первым выходом блока пам ти констант, второй выход которого подключен к информационному входу блока управлени , первый, второй, третий и четвертый выходы мультиплексора соединены соответственно с первым, вторым, третьим и четвертым информационными входами вычислительного блока, п тый информационный вход и выход которого соединены соответственно с первым выходом блока пам ти констант и информационным входом блока пам ти.

Изобретение обладает существенными

отличи ми по сравнению с известными техническими решени ми, поскольку совокупность отличительных признаков с известными признаками и их взаимосв зь

между собой позвол ют повысить быстродействие устройства и упростить его конструкцию , что невозможно осуществить с помощью аналогов и прототипов.

На фиг. 1 представлена функциональна  схема устройства дл  обращени  матриц; на фиг. 2 - функциональна  схема мультиплексора; на фиг. 3 - функциональна  схема вычислительного блока; на фиг. 4 - функциональна  схема блока пам ти; на

фиг. 5 -функциональна  схема умножител ; на фиг. 6 - функциональна  схема блока управлени ; на фиг. 7 - функциональна  схема блока, объедин ющего узел вычислени  обратной величины числа, первый умножитель и группу умножителей; на фиг. 8 - функциональна  схема второго умножител ; на фиг. 9 - функциональна  схема группы сумматоров; на фиг. 10 - функциональна  схема формировател  сигнала выбора; на фиг, 11 - временна  диаграмма работы блока управлени ; на фиг. 12 - таблица результатов вычислений на выходах блоков на каждом шаге вычислений.

Устройство дл  обращени  матриц (фиг. 1) содержит первый информационный вход 1 элементов матрицы, мультиплексор 2, вычислительный блок 3, блок 4 пам ти, умножитель 5, ключ 6 выдачи, блок 7 пам ти

констант, блок управлени  8, выход 9 элементов обращенной матрицы, второй информационный вход 10 мультиплексора 2 и вход умножител  5, вход 11 ключа выдачи 6, вход 12 вычислительного блока 3 (вход 12.а

узла вычислени  обратной величины числа, вход 12.Ь умножителей группы, вход 12.с второго умножител , вход 12.d сумматоров группы), шину 13 первой Константы, выход 14 вычислительного блока 3, шину 15

второй константы, выход 16 формировател  сигнала выбора, пр мой и инверсный входы 17 и 18 записи блока 4 пам ти, вход 19 выдачи результата ключа б выдачи и синх- ровход умножител  5, разрешающий инвертировать результат.

Мультиплексор 2 выполнен по схеме, представленной на фиг. 2 с использованием мультиплексоров 45.

Вычислительный блок 3 (фиг. 3) содержит узел 46 вычислени  обратной величины числа, первый умножитель и группу умножителей , объединенных в блок 20, второй умножитель 21, группу сумматоров 22, вход

23- первый вход первого умножител , вход

24- первый вход умножителей группы, вход

25- первый вход второго умножител , вход

26- первый вход сумматоров группы. Первый , второй умножители и группа умножителей содержат умножители 47, группа сумматоров содержит сумматоры 48.Блок пам ти 4 (фиг. 4) содержит первый и второй регистры 27.

Блок управлени  8 (фиг. 6) содержит генератор 28 тактовых импульсов, первый од- новибратор 29, триггер 30.1 запуска, триггер 30.2 выдачи, триггер 31 состо ни , элемент И 32, элемент НЕ 33, второй одно- вибратор 34, счетчик 35, схема 36 сравнени  и формирователь 37 сигнала выбора, вход 38 запуска блока 8 и устройства, выход 39 генератора 28, информационный вход 40 триггера 31, первый и второй входы 41, 42 элемента И 32, выход 43 схемы 36, счетный вход 44 счетчика 35, выход 51 счетчика 35,

Формирователь 37 сигнала выбора (фиг. 10) содержит элемент НЕ 49 и элемент И-НЕ 50.

В устройстве реализован алгоритм обращени  матрицы на основе Ш-разложе- ни  по методу цифра за цифрой. Пусть требуетс  обратить матрицу пор дка п

А -

an ai2 ... ain

Э21 322 ... Э2п

Эп1 3П2 ... Эпп

Согласно алгоритму вычислительна  определени  имеет вид: VM x,j

z) Vik nriKj 2 V k

« 1k max {ij}

или дл  ,2... , n

..W :

..W,

X|Cn x«vftf ° (ii j -t);

xij() xij(t) - Vnmtj (i, j t);

Xij - Х,/П+1).

Работу устройства можно по снить на примере обращени  произвольной матрицы третьего пор дка вида

А

1 2 3 589 623

Покажем, что обратна  ей матрица А будет вида

-0,2 00,2

-1.3 0.5 -0,2 1,27 -0,335 0.067

Работа устройства начинаетс  с того, что исходна  матрица А в виде последовательности ее элементов

156282393 поступает на первый информационный вход 1 мультиплексора 2. По сигналу на вход 38 внешнего запуска (фиг. 11) блока 8 управлени  счетчик 35 сбрасываетс  в нулевое состо ние , переводитс  в нулевое состо ние триггер 30.2 выдачи, закрыва  ключ 6 выдачи и умножитель 5, который запрещает вывод информации из блока 4 пам ти во врем 

вычислений, а также переводитс  в единичное состо ние триггер 30.1 запуска, обеспе - чива  по влени  1 на информационном входе триггера 31 состо ни  (фиг. 11). Перевод триггера 31 в единичное состо ние происходит в момент по влени  на его счетном входе тактового импульса от генератора 28 тактовых импульсов. С выхода триггера 31 состо ни  1 поступает на первый вход элемента И 32, обеспечива  происхождение

синхроимпульсов, поступающих на второй вход от первого одновибратора 29.

С выхода элемента И 32 синхроимпульсы поступают на вход второго одновибратора 34, формирующего импульсы по заднему

Фронту синхроимпульсов, которые  вл ютс  счетными импульсами счетчика 35 Период следовани  синхроимпульсов выбираетс  из услови  полного завершени  одного шага вычислений. На первом шаге

вычислений с выхода счетчика 35 поступает в двоичном коде 1 на вход формировани  37 сигнала выбора, в соответствии с законом работы которого (фиг, 10) на его выходе на первом шаге формируетс  О. На последующих шагах на выходе 16 присутствует 1. Выход 16  вл етс  управл ющим дл  мультиплексора 2, поэтому в соответствии с законом работы на его выход передаетс  последовательность чисел с шины 1 присигнале на выходе 16, равном О (первый шаг вычислений), или последовательность чисел с шины 10 при сигнале на выходе 16, равном 1 (фиг. 2), т.е. на первом шаге на выходе мультиплексора 2 будет сформирована по

следовательность чисел

156282393, котора  распредел етс  следующим образом: на вход 12.а узла вычислени  обратной величины числа поступает элемент аи, на вход 12.Ь умножителей группы поступают

из которых выбираютс  числа.экий и складываютс  с числами aij (,n; ), постуэлементы 321, аз1аП1, на вход 12.с второго умножител  поступают элементы ai2. aia, ..., ain, на вход 12.d сумматоров группы поступают элементы aij(,n).

По входу 12.а узла вычислени  обратной величины числа элементы матрицы ani, который дл  данного примера на первом шаге равен 1, преобразуетс  в обратную величину , поступает по входу 23 на первый умножитель и умножаетс  , поступающую по шине 12 первой константы.

По шине 24 выхода первого умножител  число -1 поступает на группу умножителей и умножаетс  с числами

5 б ...,

поступающими по входу 12.b из мультиплексора 2. На первом шаге на шину 25 входа второго умножител  поступают числа

-5 -6 -1 ....

где производитс  их взаимное перемножение с числами

2 3 ...

На шину 26 входа сумматоров группы поступает последовательность чисеЯ

-10 -12 -2 -15 -18 -3 -5 -6 -1, i числа ai-ij-i i (,n; ), лающими по шине 12.d из мультиплексора 2

8293.

На выходе группы сумматоров на первом шаге формируетс  последовательность чисел

-2 -10 -2 -6 -15 -3 -5 -6 -1, котора  по шине 14 поступает на входы первого регистра 27 блока 4 пам ти (фиг. 4), который служит дл  разв зки между собой шагов вычислений и устранени  эффекта гонок. Во врем  вычислени  на каком-либо шаге на первый регистр 27 по выходу 17 поступает управл ющий сигнал О с выхода элемента И 32 блока управлени  8 (фиг. 5), разрешающий запись информации в данный регистр, в то врем  как по выходу 18 на второй регистр 27 поступает 1 с выхода элемента И-НЕ 33 блока управлени  8, разреша  чтение информации из этого регистра . Период следовани  синхроимпульсов с выхода первого одновибратора 29 выбираетс  таким образом, чтобы за врем  существовани  низкого перепада напр жени  на его выходе полностью завершилось вычисление на данном шаге и запись результата в первый регистр 27 (фиг. 11). При по вле- нии высокого потенциала на выходе элемента И 32 на первый регистр 27 поступает 1, а на второй регистр - О, т.е. происходит перезапи&ь-ин фо рмации с первого регистра на второй. При по влении следующего синхроимпульса выдаетс  разрешение на чтение результата из второго регистра 27.и на

запись результата следующего шага вычислени  в первый регистр 27. Количество шагов вычислений равно пор дку обращаемой матрицы (п). Результаты на выходах отдельных блоках дл  каждого шага приведены в таблице (фиг. 12).

На каждом шаге вычислени  в схеме сравнени  36 происходит сравнение номера шага вычислени , поступающего с выхо0 да счетчика 35 и числа 4 (в общем случае п+1), поступающего по шине третьей константы 51 из блока 7 пам ти констант. По окончании последнего третьего шага вычислени  во второй регистр 27, блока 4 пам ти

5 записываетс  последовательность чисел

0,2 1,3 -1,27 0 -0,5 0,335 -0,2 0,2 -0,067.

При по влении следующего четвертого

синхроимпульса на выходе элемента И 32

блока 8 управлени  на управл ющий вход

0 второго регистра 27 блока 4 пам ти поступает сигнал 1 разрешени  чтени . Номер четвертого синхроимпульса поступает также на вход схемы сравнени  36, в результате чего на ее выходе формируетс  управл ю5 щий импульс, который переводит триггер 30.2 в единичное состо ние, тем самым разреша  открытие ключа 6 выдачи вместе с умножителем 5 (инвертирующим результат) и, соответственно, вывод результата, а так0 же перебрасывает в нулевое состо ние триггеры 30 1 и 31, что соответствует запиранию блока 8 управлени  и окончанию вычислени .

Устройство решает задачу обращени 

5 дл  матриц произвольной размерности.

Экспериментальные исследовани  устройства дл  обращени  матриц показали, что по сравнению с устройством аналогичного назначени  (прототип) оно упрощено

0 конструктивно и быстродействие повышаетс  в 1.5 раза.

Claims (2)

1. Формула изобретени  1. Устройство дл  обращени  матриц, содержащее блок управлени , ключ выдачи

   5 и блок пам ти, причем выход устройства соединен с выходом ключа выдачи, вход разрешени  выдачи которого соединен с первым выходом блока управлени , второй и третий выходы которого соединены соот0 ветственно с входами разрешени  записи и чтени  блока пам ти, отличающеес  тем, что, с целью повышени  быстродействи  при одновременном сокращении аппаратурных затрат, устройство содержит

   5 мультиплексор, вычислительный блок, блок пам ти констант и умножитель, причем информационный вход/устройства подключен к первому информационному входу мультиплексора , второй информационный вход

   которого соединен с первым информационным входом умножител  и выходом бпока пам ти, информационный вход которого соединен с выходом вычислительного блока, вход управлени  которого соединен с четвертым выходом блока управлени , первый выход которого соединен с синхровходом умножител , выход и второй информационный вход которого соединены соответственно с информационным входом ключа выдачи и первым выходом блока пам ти констант, второй выход которого подключен к информационному входу блока управлени , первый, второй, третий и четвертый выходы мультиплексора соединены соответственно с первым, вторым, третьим и четвертым информационными входами вычислительного блока, п тый информационный вход и выход которого соединены соответственное первым выходом блока пам ти констант и информационным входом блока пам ти.

   2. Устройство поп 1,отличающее- с   тем, что вычислительный блок содержит
2. /

   узел вычислени  обратной величины числа, три умножител  и группу умножителей, причем первый информационный вход вычислительного блока соединен с входом узла вычислени  обратной величины числа, выход которого соединен с первым входом первого умножител , второй вход и выход которого соединены соответственно с п тым информационным входом вычислительного блока и объединенным первым входом умножителей группы, выходы которых подключены к разр дам первого входа второго умножител , второй вход и выход которого соедийены соответственно с третьим информационным входом вычислительного блока и первым входом третьего умножител , второй входи выход которого соединены соответственно с четвертым информацией- ным входом вычислительного блока и его выходом, 1-й разр д второго информационного входа вычислительного блока (,п, где п+1 - пор док матрицы) подключен к второму входу i-ro умножител  группы.

   Фиг. 1.

   Q-nn

   /2.a {2.6/2. с

   Ul J

   /3

   an

   f2 {&7#, c, cfj Фиг, 2.

   12.d

   J

   25

   26

   0«g.J.

   /4

   /7

   19

   41

   фш.5.

   45

   m

   N

   4

   u

   b

   s

   ч

   Ci

   lie

   -g

   -j

   oo -j

   CD tvj

   fij

   4v -NJ

   kh

   u

   N

   ft

   5

   л

   JUULJLJLJULJI

   Т-П-П П Л Л П Г