SU1043646A1 - Устройство дл потенцировани массивов двоичных чисел - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ПОТЕНЦИРОВАНИЯ МАССИВОВ ДВОИЧНЫХ ЧИСЕЛ, содержащее регистр аргумента, первый выход которого соединен с входом первого блока пам ти, первый регистр, первый сумматор, первый выход которого подключен к информационному входу триггера, второй блок пам ти, , блок сдвига, регистр результата и блок синхронизации, отличающеес  тем, что, с целью повышени  быстродействи  при обработке массивов чисел, в него введены восемь регистров, блок пам ти и два сумматора, второй выход регистра аргумента соединен с информационньлм входом первого регистра, выход которого подключен к первому входу первого сумматора, второй вход которого соединен с выходом второго регистра , выход первого блока пам ти подключен к информационным входам второго и третьего регистров, выход первого-регистра соединен с информационным входом четвертого регистра, выход которого подключен к входу второго блока пам ти, второй выход первого сумматора соединен с информационным входом .п того регистра, выход которого подключен к входу третьего блока пам ти, выход триггера соединен с первым входом второго сумматора, второй вход которого подключен к выходу шестого регистра, информационный вход которого соединен с выходом третьего регистра, выход второго блока пам ти подключен к информационному входу седьмого регистра,, выход которого соединен с первым входом третьего сумматора, выход третьего блока пам ти подклюсл чен к информационному входу восьмого регистра, выход которого соединен с первым входом блока сдвига, выход которого подключен к второму входу третьего сумматора, выход второго сумматора соединен с информационным входом дев того регистра, выход ко . торого подключен к второму входу блока сдвига, выход третьего сумматора 4;: соединен с информационным входом регистра результата, управл ющий вход 00 05 устройства соединен с входом блока синхронизации, выход которого подключен к управл ющим входам всех реNI гистров и триггера. О5

Description

Изобретение относитс  к вычисли тельной технике и предназначено дл использовани  в высокоскоростных универсальных и специализированных в.ычислительных устройствах, предна наченных дл  обработки больших мае сивов данных. Известно устройство дл  потенци ровани , содержащее регистр аргумента , два блока пам ти, узел сдви га, триггер и коммутатор 11 Л- Наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  потенцировани , содержащее регистр аргумента, два бл ка пам ти, узел сдвига, триггер, блок управлени , коммутаторы, буфе ный регистр, регистр результата и сумматор. Быстродействие данного устройства не превышает Т + , где сл, - врем  суммировани  на сумматоре, t g(,i5 врем  выборки из пам ти, - вр м  осуществлени  сдвига в блоке сдвига Г2 , Недостатком известных устройств  вл етс  низкое быстродействие. Цель изобретени  - повышение, быстродействи  при обработке масси вов чисел. Поставленна  цель достигаетс  тем, что в устройство дл  потенцировани  массивов двоичных чисел, с держащее регистр аргумента, первый выход которого соединен с входом первого блока пам ти/ первый- регис первый сумматор, первый выход кото рого подключен к информационному входу триггера, второй блок пам ти блок сдвига, регистр результата и блок синхронизации, введены восемь регистров, блок пам ти и два сумматора , второй выход регистра аргумента , соединен с информационным вхо дом первого регистра, выход которог подключен Кпервому входу первого сумматора, второй вход которого сое динен с выходом второго регистра, выход первого блока пам ти подключен к информационным входам второго и третьего регистров, выход первого регистра соединен с информационным входом четвертого регис.тра, выход которого подключен к входу второго блока пам ти, второй вход первого сумматора соединен с информационным входом п того регистра, выход которого подключен к входу третьего бло ка пам ти, выход триггера соединен с первым входом второго сумматора, второй вход которого подключен к выходу шестого регистра, информационный вход которого соединен с выходом третьего регистра, выход второго блока пам ти подключен к инфор мационному входу седьмого регистра, выход 1которого соединен с первым входом третьего сумматора, выход третьего блока пам ти подключен к информационному входу восьмого регистра , выход которого соединен с первым входом блока сдвига, выход которого соединен с первым входом блока сдвига, выход которого подключен к второму входу третьего сумматора , выход второго сумматора соединен с информационным входом дев того регистра, выход которого подключенк второму входу, блока сдвига, выход третьего сумматора соединен с информационным входом регистра результата , управл ющий вход устройства соединен с входом блока синхронизации, выход которого подключен к управл ющим входам всех регистров и триггера . На чертеже представлена блок-схема предлагаемого устройства. Устройство содержит регистр 1 аргумента , первый 2, второй 3 и третий 4 блоки пам ти, первый 5, второй б, третий 7, четвертый 8, п тый 9, шестой 10, седьмой 11,восьмой 12 и дев тый 13 регистры, первый 14, второй 15 и третий 16 сумматоры, триггер 17, блок 18 сдвига, регистр 19 результата и блок 20 синхронизации. Промежуточные регистры 5 - 13 и триггер 17 предназначены дл  кратковременного запоминани  результатов промежуточных вычислений и обеспечени  конвейерного способа обработки. Вычисление- функции 2 от аргумента X (О X 1) производитс  в устройстве на основе следующих соотношений . Пусть KO - число, образованное старшими разр дами аргумента, йХ число , образованное младшими разр дами аргумента. Тогда . Х„+ЛХ Y 2 2 . Ь 2 Дл  определени  точного значени  функции 2 к значению Уд необходимо добавить приращение 4 У, равное -ДУ 2( 1), откуда, логарифмиру  по основанию 2, получаем Eog-24X X,-feo(z -i;. .ео§-2ЛУ )(() Устройство работает следующим образом В первом такте работы устройства в регистр 1 аргумента 2 поступает аргумент X. Значение ДХ из этого регистра поступает на блок 2 пам ти, хран щий., таблицу преобразований Po.g-2() . Во втором такте дробна  часть значени  из бдрка 2 записываетс  в егистр 6, а характеристика - в регистр 7, Одновременно значение Х, и регистра 1 аргумента записываетс  в регистр 5. Это число поступает на - сумматор 14, где суммируетс  с содержимым регистра 6, в результате чего на выходе сумматора 14 получаем значение мантиссы . В третьем такте дробна  часть с выхода сумматора 14 записываетс  в регистр 9, а цела  - в триггер 17, значени  регистров 5 и 7 переписываетс  соответственно в регистры 9 и 10. После этого на вход блока 3 пам ти, хран щего таблицу преобразований У о поступает содержимое регистра 8, а на вход блока 4 - содержимое регистра 9, образу  на его выходе значение 24У, где q,(cj,0,) - значение характеристики ДУ, равное сумме значений триггера 17 и регистра 10, формируемое на сумматоре 15. В четвертом такте значение из блока 3 записываетс  в регистр 11, а значение с выхода сумматора 15 за писываетс  в регистр 13. В блоке 1 сдвига производитс  сдвиг содержимо го регистра 12 на с|, разр дов вправо в результате чего образуетс  значе ние ДУ. Это значение поступает на сумматор 16, где суммируетс  ,с содержимым регистра 11 равньам УО . В п том такте результат суммиро вани , равный искомому значению У записываетс  в регистр 19 результа Управление устройством осуществ л етс  от блока 20 синхронизации, содержащего генератор тактовых импульсов со схемами пуска и останова. После прихода сигнала пуска импульсы из блока синхронизации поступают на управл ющие входы регистров устройства и с приходом каждого нового импульса промежуточные результаты, полученные в предыдущей ступени устройства , записываютс  в регистры последующей ступени. Предлагаемое устройство работает по конвейерному принципу, поэтому в каждом такте в него можно вводить новый операнд. При обработке массивов чисел в каждом такте на выходе устройства по вл етс  результат вычислени . Длительность такта определ етс  задержкой в наиболее медленной ступени устройства, который в данном случае  вл етс  ступень, содержаща  сумматор 16 и блок 18 сдвига. Поскольку задержка в данной ступени равна , это врем  и определ ет длительность такта, а значит, и быстродействие устройства при обработке больших массивов чисел. Так как быстродействие прототипа определ етс  выражением -1 выб cлв а быстродействие предлагаемого устройства при обработке больших массивов чисел рав.но Т t, + сдв / видно, что в известном устройстве числа обрабатываютс  на врем  2tg.|r4 сАв медленнее, чем в предлагаемом.

Claims (1)

1. УСТРОЙСТВО ДЛЯ ПОТЕНЦИРОВАНИЯ МАССИВОВ ДВОИЧНЫХ ЧИСЕЛ, содержащее регистр аргумента, первый выход которого соединен с входом первого блока памяти, первый регистр, первый сумматор, первый выход которого подключен к информационному входу триггера, второй блок памяти, блок сдвига, регистр результата и блок синхронизации, отличающееся тем, что, с целью повышения быстродействия при обработке массивов чисел, в него введены восемь регистров, блок памяти и два сумматора, второй выход регистра аргумента соединен с информационным входом первого регистра, выход которого подключен к первому входу пер- . вого сумматора, второй вход которого соединен с выходом второго регистра, выход первого блока памяти подключен к информационным входам второго и третьего регистров, выход первого регистра соединен с информационным входом четвертого регистра, выход которого подключен к входу второго блока памяти, второй выход первого сумматора соединен с информационным входом пятого регистра, выход которого подключен к входу третьего блока памяти, ₍выход триггера соединен с первым входом второго сумматора, второй вход которого подключен к выходу шестого регистра, информационный вход которого соединен с выходом третьего регистра, выход второго блока памяти подключен к информационному входу седьмого регистра,, выход которого соединен с первым входом третьего сумматора, выход третьего блока памяти подключен к информационному входу восьмого регистра, выход которого соединен с первым входом блока сдвига, выход которого подключен к второму входу третьего сумматора, выход второго сумматора соединен с информационным входом девятого регистра, выход которого подключен к второму входу блока сдвига, выход третьего сумматора соединен с информационным входом регистра результата, управляющий вход устройства соединен с входом блока синхронизации, выход которого под.ключей к управляющим входам всех регистров и триггера.

   SU „,1043646

   I