SU1034033A1 - Устройство дл вычислени функции @ = @ - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ФУНКЦИИ vrlfnx , содержащее генератор тактовых импульсов и и блоков вычислени  итерации, каждый из которых состоит из первого и второго регистров, первого и второго сумматоров, коммутатора и триггера, причем выходы первого и второго регистров соединены соответственно с первыми входами первого и второго сумматоров, выход первого регистра подключен к первому информационному входу.коммутатора, выход второго cyiywaTc a с i -го блока вычислени  итерации (где i 1-V п 1соединен с , информационным входом второго регйстра (i +1)-го блока вычислени  ;итерации, выход генератора тактовых импульсов подключен к управл киди входам всех регистров блоков вычислени  итерации, о т л и ч а ю tn е е с   тем, что, с целью сокращени  объема оборудовани , в каждом t-м блоке вычислени  итерации выход первого регистра соединен с вторым входом первого сумматора со сдвигом на j разр дов вправо (где ,l ...,п-1), выход дробной части операнда первого сумматора под-, ключен к второму информационному входу коммутатора, первый и второй управл ки ие вкоды которого соединены соответственно с пр мым и инверсньм выходами разр да целой части операнда первого сумматора, выход триггера подключен к второму входу сумматора, третий вход которого соединен с входом константы, инверсг нь1й выход разр да целой части опет ранда первого сугФчатора и выход коммутатрра {-го блока вычислени  итерации подключены соответственно к информационным входам триггера W первого регистра

Description

Изобретение относитс  к вычисли Тельной технике и предназначено дл  использовани  в специализирова ных ЦВМ высокой производительности В задачах, св занных с цифровой обработкой физической, акустической Навигационной, и другой информации, требуетс  выполнение операции логарифмировани  над большими массивами данных. В частности данна  операци  необходима дл  сжати  динамического .диапазона сигнала. Причем в системах реального времени требовани  к быстродействию выполнени  данной, операции очень высоки. Известно устройство дл  вычислеНИН логарифмов чисел, содержащее регистр числа, накопитель, блок дел ни , схему сравнени , кольцевой сдвигающий регистр, регистрырюзуль тата и блок управлени . Алгоритм работы устройства основан на методе проб и оценок, fl . . . Недостатком известного устройств  вл етс  низкое быстродействие, поскольку логарифм -числа выполн етс  в данном устройстве за количеств тактов,равное разр дности данного числа. /V Наиболее близким по технической сущности к предлагаемому  вл етс  конвейерное устройство, дл  вычислени  функции впх, содержащее входной регистр, две cxeNSd И, три коммутатора , два-сумматора, выходной регистр, блок управлени , (2п 2) блоков вычислени  итерации, каждый из которых содержит по два регистра два сумматора, два коммуггатора и схему И. Данное устройство производит вычисление функции v Рпх на основе . алгоритма Волдера со знакопеременны ми приращени ми, в соответствии с которыми дл  вычислени  функции X необходимо выполнить 2п итераций, где п - разр дность обpa6aTt BaeiuBdx чисел. Устройство пост роено по конвейерному принципу и в каждой ступени конвейера реализует одну итерацию алгоритма Волдера , что позвол ет достичь очень высокого быстродействи  С2 1. Однако наличие в устройстве 2м сз-упеней требует дл  его построени  больших затрат оборудовани , определ емых выражением . 2п (5.1- - if-)/- Е1{п-К(ии)V 1-2 ( микросхем), где коэффиц 1енты Крг , Kg, К,( учи тывают количество обрабатываемых разр дов в одном корпусе мик; осхемы,, на которой строитс  соответственно регистр}, сумматор,коммутатор/ п разр дность обрабатываемых чисел; i - номер итерации, K(i)- число, равное i/2+l при i-четном и равное .(i-fl) /2 при i-нечетном. Цель изобретени  - сокращение затрат оборудовани . Указанна  цель достигаетс  тем, что в устройство дл  вычислени  функции , содержащее генератор тактовых импульсов и п блоков вычислени  итерации, каждый из которых состоит из первого и второго регистров, первого и второго сумматоров , коммутатора и триггера, причем выходы первого и второго регистров соединены соответственно с первыми входами первого и второго сумматоров , выход первого регистра подключен к. первому информационному входу коммутатора, выход второго сумматора i-ro блока вычислени  итерации ( где t l-«-n) соединен с информационным входом второго регистра (5+1 1-го блока вычислени  итерации , выход генератора тактовых импульсов подключен к упра вл ющим входам всех регистров блоков вычислени  итерации, в каждом i-м блоке, вычислени  итерации выход первого регистра соединен с вторым входом первого сумматора со сдвигом на j разр дов вправо, (где j 0,1, .. .П-1),выход дробной части операнда первого сумматора подключен к второму информационному входу коммутатора, первый и второй управл ющие входы которого соединены соответственно с пр мым к инверсным выходами разр да целой части операнда первого сумматора,выход триггера подключен к второму входу сумматора, третий вход которого соединен с входом константы , инверсный выход разр да це лой части операнда первого сумматора и выход коммутатора т-го блока вычислени  итерации подключен соответственно к информационным входам риггера и первого регистра (i+l)-ro блока вычислени  итерации, выход генератора тактовых импульсов соединен с управл ющими входами триггеров блоков вычислени  итерации, вход и выход устройства подключены соответственно к информационным входам первого регистра и второго . сумматора первого и п-го блоков вычислени  итераций. На чертеже представлена блок-схема устройства дл  вычислени  функции . Устройство содержит генератор 1 тактовых импульсов и п блоков 2 вычислени  итерации, каждый из которых содержит первый 3 и второй 4

регистры, триггер 5, первый 6, второй 7 сумматоры, коквиутатор 8.

Вычисление функции в устройстве производитс  на основе метода гхифра за цифрой Со знакопосто нныьш приращени ми, который описываетс  следующими итерационными формулами:

. . .,.2-%

-1

.

;+-, V i fi« 2-|;

(t-v.)i

если v- (.1,

1+1

где i - номер итерации ( 0,1, 2,...,h-l. При начальных услови х X(j X , давние формулы после п итераций дают f,. Pf

Устройство работает следуннцим образом.

По сигналу пуска, поступающему на вход генератора 1 тактовых импульсов , он начинает вырабатывать тактовые импульсы, которы из его выхода поступают на регистры и триг ,геры устройства.

В первом такте в регистр 3 первого блока 2 вычислени  итерации поступает значение операнда X в форме с фиксированной зап той. В триггер 5 и регистр 4 записываютс  нули. На сумматоре 6 производитс  сложение содержимого регистра 3 с .самим собой, т.е. формируетс  значение у. Если у 1, то разр д, отображающий целую часть в су№4атор б, равен нулю, а сигнал с инверсног выхода этого разр да пропускает через коммутатор 8 содержимое сумматора б. Если же v 7, 1, то разр д, отображающий целую часть в сулматоре 6, равен единице, и сигнал с его пр мого выхода пропускает через fcoMмутатор 8 содержимое регистра 3. Таким образом, на выходе коммутатора 8 формируетс  значени  Х.

Во втором такте это значение записываетс  в регистр 3 второго блока 2 вычислени  итерации, в триггер 5 записываетс  значение с инверсного выхода разр да, отображающего целую часть сумматора б первого 2 вычислени  итерации, ai в регистр 4 записываетс  из сумматора 7 нуль. Одновременно в регистр 3 первого блока 2 вычислени  итерации поступает второй операнд.

В первом блоке 2 вычислени  итерации производитс  выполнение первой итерации над вторьи операндом. Во втором блоке 2 вычислени  итерации выполн етс  втора  итераци  над первым операндом, и на выходе коммутатора 8 по вл етс значение Х, а на выходе сумматора 7 - значение Ч . Сдвиг значени  Х на олии разр д вправо осуществл етс  путем соединени  выхода регистра 3 с одним из входов сумматора б со сдвигом на разр д, т.е. выход J-ro разр да регистра .соедин етс  с входом (j+lj-ro разр да сумматора (,2, ..., h I . Константа Sn () фиксируетс  на входе сумматоре 7 путем подачи в те разр ды суитатора где разр д константы имеет значение единицы сигнала с выхода триггера 5, а в -те разр ды, где разр д константы равен нулю - нулей путем их заземлени . Тогда, если , на выходе сумматора 7 сформируетс  значение данной константы, а если f О, то на выходе cy в Iaтopa 7 будет нуль.

. В третьем такте результаты вычислений , полученные во втором Споке 2, записываютс  R третий блок, а результаты первого в-о второй. В регистр 3 первого блока 2 вычислени  итерации поступает -третий операнд . В каждом блоке выполн етс  соответствующа  итераци  над поступившим в него операндом, причем в третьем блоке 2 вычислени  иг ерации промежуточный результат из регистра 3 поступает на один из входов сумматора 8 со сдвигом на два разр да вправо, а на сумматоре 7 производитс  сложение содержимого регистра 4 с константой Сп (1+2г2; если значение триггера 5 равно 1, или с нулем если значение триггера 5 равно .нулю

В дальнейшем результаты пред94дущих блоков поступают в. последуисше блоки, а в регистр 3 первого блоКа поступает новый операнд и т.д., причем в каждом последующем блоке промежуточные результаты из регистра 3 поступают На один из входов С1тиматора б со сдвигом на один разр д , вправо большим, чем в предыдущем ел ке, а в выражени х логарифмов, формируемых монтажным способом на входах сумматоров 7, степень двойки возрастает .на единицу. .

В п-м такте на выходе сукматора 7 последнего блока 2 вычислени  итерации получаетс  первый результат; а в дальнейшем в каждом такте на. выходе будет по вл тьс  новый резултат .

Предлагаемое устройство работает по конвейерному принципу. Его быстродействие определ етс  длительностью одного такта, котора  равна задержке в одной ступени устройства и определ етс  выражением

где сл - врем  суммировани  на сумматоре;

tj, - задержка информации коммутатором .

Затраты оборудовани  на данное устройство определ ютс  выражением

см/ KKM 9Г

Как видно, при же быстродействии затраты оборудовани  на данное устройс во меньше по сравнению с прототипом более, чем в два раза. Вьюока  ОДНОРОДНОСТЬ структуры устройства позволАеТ его реализо- вать в виде: больших интегральных схем.

Claims (1)

1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ФУНКЦИИ ухвпх , содержащее генератор тактовых импульсов и η блоков вычисления итерации, каждый из которых состоит из первого и второго регистров, первого и второго сумматоров, коммутатора и триггера, причем выходы первого и второго регистров соединены соответственно с первыми входами первого и второго сумматоров, выход первого регистра подключен к первому информационному входу.коммутатора, выход второго сумматора .i-го блока вычисления итерации (где i= Itи {соединен с ₍ информационным входом второго регистра (i+1)-го блока вычисления итерации, выход генератора тактовых импульсов подключен к управляющим входам всех регистров блоков вычисления итерации, от л и ч а ю щ ее с я тем, что, с целью сокращения объема оборудования, в каждом i-м блоке вычисления итерации выход первого регистра соединен с вторым входом первого сумматора со сдвигом на j разрядов вправо (где J=0,l ...,η -1), выход дробной части операнда первого сумматора под-, ключей к второму информационному входу коммутатора, первый и второй управляющие входы которого соединены соответственно с прямым и инверсньм выходами разряда целой части операнда первого сумматора, выход триггера подключен к второму входу сумматора, третий вход которого соединён с входом константы, инверст ный выход разряда целой части oner ранда первого сумматора и выход коммутатрра i-го блока вычисления итерации подключены соответственно к информационным входам триггера и первого регистра (i +1)-го блока вычисления итерации, выход генератора тактовых импульсов соединен с управляющими входами триггеров блоков вычисления итерации, вход и выход устройства подключены соответственно к информационным входам первого регистра и второго сумматора первого и η—го блоков вычисления итерации .