KR960009713A - 승산기에서의 부스 레코딩회로 - Google Patents

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Abstract

본 발명은 구조가 간단하고 처리되는 스텝수를 줄임으로서 고속승산이 가능하도록 한 승상기에서의 부스 레코딩회로에 관한 것으로, 이를 위하녀 입력되는 상기 레코딩값과 상기 피승수값을 수정비트수로 각각 분활하고, 분활된 소정비트수의 승수값에 의거하여 분할된 각 승수의 비트값에 대해 선택적으로 부분적을 생성하는 병렬연결된 복수의 부스 레코더로 구성함으로서, 하드웨어의 구성이 간단하면서도 승산과정의 중요한 요소인 스텝수를 줄여 고속긍산이 가능하므로 고속을 요하는 디지탈 시스템등에 광범위하게 이용할 수 있는 것이다.

Description

승상기에서의 부스 레코딩회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 바람직한 실시예에 따른 승산기에서의 부스 레코딩회로에 대한 블럭구성도
제3도는 제1도에 도시된 각 부스 레코딩부의 세부적인 블럭구성도
제4도는 본 발명에 따라 고속승산을 수행한 시뮬레이션 결과를 보여주는 도면

Claims (4)

  1. 입력되는 소정수의 승수에 대한 비트단위의 레코딩값과 피승수값을 결합하여 부분적으로 생성하는 승상기에서의 부스 레코딩회로에 있어서, 입력되는 상기 레코딩값과 상기 피승수값을 소정비트수로 각각 분할하고, 분할된 소정비트수의 승수값에 의거하여 분할된 각 승수의 비트값에 대해 선택적으로 부분적을 생성하는 병렬 연결된 복수의 부스 레코더로 이루어진 것을 특징으로 하는 승상기에서의 부스 레코딩회로
  2. 제1항에 있어서, 상기 각 부스 레코더는, 상기 승수에 대한 비트단위의 레코딩값에 의거하여 소정수의 피승수값에 대해 2비트 사인 확장한 오퍼랜드와 1비트 사인 확장한 오퍼랜드를 각각 인버팅하기 위한 두개의 인버터와, 상기 인버팅된 값을 입력으로 하여 반전된 값을 출력하는 제1멀티플렉서와 ,상기 멀티플렉서의 출력값에 소정의 값을 가산하기 위한 가산기와, 상기 소정수의 승수에 대한 베트단위의 레코딩값에 의거하여 소정수의 피승수값에 대해 2비트 사인확장한 오퍼랜드와 1비트 사인확장한 오퍼랜드 및 상기 가산기로부터 출력되는 오퍼랜드를 선택하여 각각의 부분적을 생성하는 제2멀티플렉서로 구성된 것을 특징으로 하는 승산기에서의 부스 레코딩회로.
  3. 제2항에 있어서, 상기 승수와 피승수는 3비트로 분할되는 것을 특징으로 하는 승산기에서의 부스 레코딩회로.
  4. 제2항에 있어서, 상기 부스레코더는 수정형 부스 알고리즘을 사용하는 것을 특징으로 하는 승산기에서의 부스 레코딩회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940019847A 1994-08-12 1994-08-12 승산기에서의 부스 레코딩회로 KR0147942B1 (ko)

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