KR960009713A - 승산기에서의 부스 레코딩회로 - Google Patents

승산기에서의 부스 레코딩회로 Download PDF

Info

Publication number
KR960009713A
KR960009713A KR1019940019847A KR19940019847A KR960009713A KR 960009713 A KR960009713 A KR 960009713A KR 1019940019847 A KR1019940019847 A KR 1019940019847A KR 19940019847 A KR19940019847 A KR 19940019847A KR 960009713 A KR960009713 A KR 960009713A
Authority
KR
South Korea
Prior art keywords
booth
value
multiplier
predetermined number
recording circuit
Prior art date
Application number
KR1019940019847A
Other languages
English (en)
Other versions
KR0147942B1 (ko
Inventor
김영준
Original Assignee
배순훈
대우전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 배순훈, 대우전자 주식회사 filed Critical 배순훈
Priority to KR1019940019847A priority Critical patent/KR0147942B1/ko
Priority to JP7227305A priority patent/JPH0869372A/ja
Priority to US08/514,048 priority patent/US5691930A/en
Publication of KR960009713A publication Critical patent/KR960009713A/ko
Application granted granted Critical
Publication of KR0147942B1 publication Critical patent/KR0147942B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
    • G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
    • G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
    • G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
    • G06F7/5318—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with column wise addition of partial products, e.g. using Wallace tree, Dadda counters
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
    • G06F7/5332—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by skipping over strings of zeroes or ones, e.g. using the Booth Algorithm

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Complex Calculations (AREA)

Abstract

본 발명은 구조가 간단하고 처리되는 스텝수를 줄임으로서 고속승산이 가능하도록 한 승상기에서의 부스 레코딩회로에 관한 것으로, 이를 위하녀 입력되는 상기 레코딩값과 상기 피승수값을 수정비트수로 각각 분활하고, 분활된 소정비트수의 승수값에 의거하여 분할된 각 승수의 비트값에 대해 선택적으로 부분적을 생성하는 병렬연결된 복수의 부스 레코더로 구성함으로서, 하드웨어의 구성이 간단하면서도 승산과정의 중요한 요소인 스텝수를 줄여 고속긍산이 가능하므로 고속을 요하는 디지탈 시스템등에 광범위하게 이용할 수 있는 것이다.

Description

승상기에서의 부스 레코딩회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 바람직한 실시예에 따른 승산기에서의 부스 레코딩회로에 대한 블럭구성도
제3도는 제1도에 도시된 각 부스 레코딩부의 세부적인 블럭구성도
제4도는 본 발명에 따라 고속승산을 수행한 시뮬레이션 결과를 보여주는 도면

Claims (4)

  1. 입력되는 소정수의 승수에 대한 비트단위의 레코딩값과 피승수값을 결합하여 부분적으로 생성하는 승상기에서의 부스 레코딩회로에 있어서, 입력되는 상기 레코딩값과 상기 피승수값을 소정비트수로 각각 분할하고, 분할된 소정비트수의 승수값에 의거하여 분할된 각 승수의 비트값에 대해 선택적으로 부분적을 생성하는 병렬 연결된 복수의 부스 레코더로 이루어진 것을 특징으로 하는 승상기에서의 부스 레코딩회로
  2. 제1항에 있어서, 상기 각 부스 레코더는, 상기 승수에 대한 비트단위의 레코딩값에 의거하여 소정수의 피승수값에 대해 2비트 사인 확장한 오퍼랜드와 1비트 사인 확장한 오퍼랜드를 각각 인버팅하기 위한 두개의 인버터와, 상기 인버팅된 값을 입력으로 하여 반전된 값을 출력하는 제1멀티플렉서와 ,상기 멀티플렉서의 출력값에 소정의 값을 가산하기 위한 가산기와, 상기 소정수의 승수에 대한 베트단위의 레코딩값에 의거하여 소정수의 피승수값에 대해 2비트 사인확장한 오퍼랜드와 1비트 사인확장한 오퍼랜드 및 상기 가산기로부터 출력되는 오퍼랜드를 선택하여 각각의 부분적을 생성하는 제2멀티플렉서로 구성된 것을 특징으로 하는 승산기에서의 부스 레코딩회로.
  3. 제2항에 있어서, 상기 승수와 피승수는 3비트로 분할되는 것을 특징으로 하는 승산기에서의 부스 레코딩회로.
  4. 제2항에 있어서, 상기 부스레코더는 수정형 부스 알고리즘을 사용하는 것을 특징으로 하는 승산기에서의 부스 레코딩회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940019847A 1994-08-12 1994-08-12 승산기에서의 부스 레코딩회로 KR0147942B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019940019847A KR0147942B1 (ko) 1994-08-12 1994-08-12 승산기에서의 부스 레코딩회로
JP7227305A JPH0869372A (ja) 1994-08-12 1995-08-11 ２進乗算器
US08/514,048 US5691930A (en) 1994-08-12 1995-08-11 Booth encoder in a binary multiplier

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940019847A KR0147942B1 (ko) 1994-08-12 1994-08-12 승산기에서의 부스 레코딩회로

Publications (2)

Publication Number Publication Date
KR960009713A true KR960009713A (ko) 1996-03-22
KR0147942B1 KR0147942B1 (ko) 1998-09-15

Family

ID=19390224

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940019847A KR0147942B1 (ko) 1994-08-12 1994-08-12 승산기에서의 부스 레코딩회로

Country Status (3)

Country Link
US (1) US5691930A (ko)
JP (1) JPH0869372A (ko)
KR (1) KR0147942B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990078699A (ko) * 1999-07-30 1999-11-05 임복철 옻이 함유되어 있는 의류와 식품 및 염색제의 제조방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5943250A (en) * 1996-10-21 1999-08-24 Samsung Electronics Co., Ltd. Parallel multiplier that supports multiple numbers with different bit lengths
GB2342193B (en) * 1998-06-19 2003-06-04 Sgs Thomson Microelectronics Addition circuitry
US20110264719A1 (en) * 2008-10-30 2011-10-27 Audioasics A/S High radix digital multiplier
WO2013101235A1 (en) * 2011-12-31 2013-07-04 Intel Corporation Graphics lighting engine including log and anti-log units

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0831025B2 (ja) * 1986-03-29 1996-03-27 株式会社東芝 乗算回路
US4972362A (en) * 1988-06-17 1990-11-20 Bipolar Integrated Technology, Inc. Method and apparatus for implementing binary multiplication using booth type multiplication
US5291431A (en) * 1991-06-03 1994-03-01 General Electric Company Array multiplier adapted for tiled layout by silicon compiler
US5251167A (en) * 1991-11-15 1993-10-05 Amdahl Corporation Method and apparatus for processing sign-extension bits generated by modified booth algorithm
JPH05204609A (ja) * 1992-01-13 1993-08-13 Nec Corp 乗算回路
US5325320A (en) * 1992-05-01 1994-06-28 Seiko Epson Area efficient multiplier for use in an integrated circuit
JP2970231B2 (ja) * 1992-07-02 1999-11-02 日本電気株式会社 並列乗算回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990078699A (ko) * 1999-07-30 1999-11-05 임복철 옻이 함유되어 있는 의류와 식품 및 염색제의 제조방법

Also Published As

Publication number Publication date
JPH0869372A (ja) 1996-03-12
KR0147942B1 (ko) 1998-09-15
US5691930A (en) 1997-11-25

Similar Documents

Publication Publication Date Title
US4168530A (en) Multiplication circuit using column compression
KR840006089A (ko) 조합 프로세서
KR950033804A (ko) 결합 멀티플라이어/시프터 및 이를 위한 방법
Gadakh et al. Design and optimization of 16× 16 Bit multiplier using Vedic mathematics
KR940006038A (ko) 퍼지 논리 연산 수행 방법과 데이타 처리 시스템, 및 산술 연산 수행용 데이터 처리 시스템
KR940019068A (ko) 디지탈 필터(Digital Filter)
KR960009713A (ko) 승산기에서의 부스 레코딩회로
JP2009507413A (ja) 全加算器モジュールおよび該全加算器モジュールを用いる乗算器デバイス
US5870322A (en) Multiplier to selectively perform unsigned magnitude multiplication or signed magnitude multiplication
US6157939A (en) Methods and apparatus for generating multiplicative inverse product
US4041296A (en) High-speed digital multiply-by-device
KR0136484B1 (ko) 이진 보수 발생을 위한 병렬 곱셈기
JPH0784762A (ja) 乗算回路
KR100223752B1 (ko) 병렬 곱셈기
JPS60254372A (ja) 積和演算装置
Rathi Ancient Vedic Multiplication Based Optimized High Speed Arithmetic Logic
JP3130797B2 (ja) 積和演算処理方法およびその装置
US5309384A (en) Digital multiplier with carry-sum input
KR19990005455A (ko) 파이프라인 방식의 부스 알고리듬을 이용한 곱셈 방법 및 장치
KR19990071129A (ko) 부스 곱셈기의 부분곱 처리장치
SU991418A2 (ru) Устройство дл умножени двух N-разр дных чисел
SU1124322A1 (ru) Устройство дл решени линейных интегральных уравнений Вольтерры
SU970356A1 (ru) Устройство дл делени чисел
SU552612A1 (ru) Устройство дл решени дифференциальных уравнений
KR970017014A (ko) 승산기에 있어서 부스 레코딩 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20010430

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee