SU634274A1 - Устройство дл сложени чисел - Google Patents

Description

1

Изобретение относитс  к области вычислительной техники и может быть применено в цифровых вычислительных машинах и устройствах , построенных на основе больших интегральных схем.

Известны устройства сложени  1, oneрирующие с числами, представленными в позиционной системе счислени . Однако с помощью таких устройств нельз  совмещать во времени процесс поразр дного ввода слагаемых со старших разр дов с процессом формировани  цифр результата. Это приводит к увеличению времени получени  кода результата при последовательном поступлении очередных разр дов слагаемых, особенно если период их поступлени  ограничен внещними по. отношению к устройству факторами (например, быстродействием источников информации).

Наиболее близким техническим решением к насто щему  вл етс  устройство дл  сложени  чисел, содержащее элементы И, выходной регистр, сумматор, выходы младщих разр дов которого подключены ко входам выходного регистра, выходы которого подключены к соответствующим входам сумматора , выходы двух старших разр дов которого соединены с выходными щинами устройства через элементы И, другие входы которых подключены к первой управл ющей щине устройства 2. Это устройство позвол ет совмещать во времени процессы поразр дного ввода операндов и формировани  результата , однако при одновременном сложении нескольких чисе.ч бь стродействие этого устройства 11евслико.

Целью насто щего изобретени   вл етс  у вел и чей lie быстродействи .

Постав.чениа  це.чь достигаетс  тем, что устройство содержит шифраторы, выходы которых подключены к соответствующим входам сумматора, и функциональные регистры , выходы которых подключены ко входам соответствующих ишфраторов, входы функциональных регистров соединены с соответствующими информационными шинами устройства , а управл ющие входы функциональных регистроЁз подключены ко второй и третьей уиравл юии М шинам устройства, четверта  уиравл юща  шина устройства соединена с управл ющим входом выходного регистра, причем функциональные регистры содержат элементы запрета, элементы И, элементы ИЛИ и триггеры, причем j-e информационные входы (j 1, ..., k) функциональных регистров через j-e элементы И nepBOPi группы подключены ко входам установки в е инице -х триггеров и через элементы запрета - ко входам устагюБКи в нуль j-x триггеров, а вторые входы всех элементов запрета и элементов И первой группы подключены к первому управл ющему входу функционального регистра, второй управл ющий вход которого подключен к первым входам каждого j-ro элемента И второй группы, выходы которых через j-e элементы ИЛИ подключены к тактирующим входам j-x триггеров и через fj - l)-e элементы ИЛИ - к тактирующим входам (J 1)-х триггеров, единичные выходы которых подключены к информационным входам j-x триггеров, единичные выходы которых соединены с первыми входами j-x элементов И третьей группы, выходы которых  вл ютс  выходами j-x разр дов функционального регистра, а вторые входы j-x элементов И третьей группы соединены с нулевыми выходами (j - 1)-х триггеров и со вторыми вxoдaми(j - элементов И второй группы.

На фиг. 1 изображена структурна  схема устройства дл  сложени  чисел; на фиг. 2 - схема функционального регистра.

Устройство содержит функциональные регистры 1, 2, цдифраторы 3, 4, сумматор 5 и выходной регистр 6. Выходы функциональных регистров 1, 2 подключены соответственно ко входам щифраторов 3, 4. Ко входам разр дов сум.матора 5, имеющим вес 2 подключены выходы разр дов шифратора 3 к выходного регистра 6, и.меющие вес 2 ;. , и выходы разр дов шифратора 4 с весом 2. Выходы младших разр дов сумматора 5 подключены ко входам выходного регистра 6. В состав устройства также вход т элементы И 7, 8, информационные входы 9i-9 (-f- k количество слагаемых), управл ющие входы 10- 11, 12, выходы 13, 14, управл ющий вход 15, первые входы элементов И 7, 8 св заны с выходами двух старших разр дов сумматора 5. Информационные входы 9i, 9j, 9, ... 9,,. подключены ко входам функционального регистра 1, а информационные входы 9, 9.1,.., 9 подключены ко входам функционального регистра 2. Управл ющий вход 10 св зан с управл ющим входом приема кода функциональных регистров 1, 2. Управл ющий вход 11 подключен к управл ющим входам сдвига кода функциональных регистров 1, 2. Вторые входы элементов И 7, 8 подключены к управл ющему входу 12, а выходы элементов И 7, 8 соединены с выходами устройства 14, 13. Управл ющий выходного регистра 6 соединен с управ, июни- входом 15. Выходной регистр 6 и c}4. 5 содержат соответственно по jloorn - j2+log2m двоичных разр дов, а ф, циональные регистры 1,2 - по k дБон шых разр дов. В состав -каждого фyнкциoнaJ ьнoгo регистра

1 и 2 вход т (см. фиг. 2). триггеры 16i -16,,, эле.менты ИЛИ 17i -17,,. ...и элементы И 18| -10д, Триггеры 16 -16 могут быть построены по схеме D-триггеров с внутренней

задержкой. Тактирующие входы триггеров 1 6|-16к.; соединены с выходами элементов ИЛИ 7|-17,, ,.,Входы каждого элемента ИЛИ r7j (j 1, k-) соединены с выходами элементов И 18j .и 18j,i. Инверсные выходы триггеров 16j подключены к первым входам элементов И 18,, а единичные выходы каждого триггера 16, подведены к информационным входам триггеров 16j fj . Приче .м информационный вход триггера 16 подключен к генератору логического нул  ( например, к земле). Функциональные регистры содержат также элементы И 19i-19„, элементы запрета 20;--20„ , элементы И 21i-2lf|.,, управл ющий вход 22, инфор .мационные входы 23i -23, управл ющий вход 24 и выходы 25i-25(,. Единичный выход триггера 16i подключен к выходу 25, а к остальным выходам 25i -25., подключены соответственно выходы элементов И 21.,-21|. Один вход каждого элемента И 21 J .(j 1, k-r 1) подключен к нулевому

5 выходу триггера 16,, а второй - к единичному выходу триггера 16j%.i,.....Информационные входы 23i-23 к .соответственно через элементы И i9i-19 и элементы запрета 20i-20к ..подключены ко входам установки в единицу и ко входам установки в нуль

0 триггеров 16i-16к. Ко вторым входам элементов 1/1 19| -19|, .и элементов запрета 20| -20 нодю1ючен управл ющий вход 22, а управл ющий вход 24 подведен ко вторым входам элементов И 18i-18.

35 Устройство работает следующи.м образом. В исходном состо нии в функциональных регистрах 1, 2 и в выходном регистре 6 записаны нули в каждом разр де. К началу каждого i-ro цикла работы на входы 9i -9„ поступают i-e цифры операндов, представленных в избыточной двоичной системе счислени  с цифрами (О, 1, 2.} ..Операнды, общее количество которых равно k, поступают в устройство, начина  со старших разр дов. Значение очередного разр да каждого Е-го операнда (Е l,k) кодируетс  сигналами

на входах 9.ге-).и 92g ...Цифре 2 соответствует единичный сигнал на входах 92e-i , а цифре 1 - на входах 9jt. .Отсутствие единичных сигналов на шинах 9.ч-1 и 92и соответствует цифре Е-го операнда, равной 0.

В первом такте каждого i-ro цикла работы по управл ющему сигналу, поступающему на управл ющий вход 10, в функциональные регистры 1 и 2 заноситс  код, определ емый значени ми сигналов, поступающих на 5 информационные входы 9i-9m. Если при этом (см. фиг. 2) на вход 23j .функционального регистра.поступит нулевой сигнал, то с выхода элемента запрета 20j единичный сигнал установит триггер 16j ..в «О. Если на вход 23j .поступает единичный сигнал, ю с

выхода элемента И 19 единичный сигнал установит триггер 16j в «1. Затем на управл ющий вход 11 поступает сери  из k-1сигналов , осуществл ющих сдвиг информации ,в функциональном регистре 1 и 2. Если в триггере 16j .записана «1, то состо ние триггеров 16;,1..и 16j при поступлении сигнала на вход 24 не измен етс , так как элемент И 18 закрыт нулевым сигналом с выхода триггера 16...Если же в триггере loj записана цифра «О, то при поступлении сигнала на вход 24 срабатывает злемент И 18j, так как на нулевом выходе триггера 16j в этом случае присутствует единичный сигнал. В результате этого через элемент ИЛИ 17; .на тактирующий вход триггера 16; поступает единичный сигнал, осуществл ющий перепись информации кз триггера 16 j ...1. в триггер 16j. .После поступлени  k-1 управл ющих сигналов на вход 11 в функциональных регистрах оказываетс  сформированным код, все единицы в котором располагаютс  подр д в младщих разр дах. Например , если первоначально в функциональном регистре 1 или 2 был записан код 101100011, то после функционального сдвига будет получен код 000011111. На выходах функциональных регистров 1 и 2 образуетс  код, значение j-ro разр да которого равно единице, а значени  остальных разр дов равны нулю, где j - суммарное количество единиц, поступивщих в регистры. Например , если в функциональном регистре 1 или

2записан код 000011111, то на выходах 25| -25к будет присутствовать код 000010000. Единичный сигнал с выхода каждого функционального регистра 1 и 2 выбирает j-ю входную щину соответственно щифраторов

3и 4, на выходах которых формируютс  двоичные коды чисел j. Например, дл  приведенного выше кода на выходе функционального регистра j 5. Следовательно, на выходе соответствующего шифратора будет сформирован код 0101. В сумматоре 5 формируетс  код

AI + 2А-2 + 2А,,

где А| - значение кода с выходов щифратора 4; А - значение кода с выходов щифратора 3; Aj -значение кода, записанного в выходном регистре 6. По управл ющему сигналу, поступающему на управл ющий вход 12, осуществл етс  выдача информации с выходов двух старщих разр дов сумматора 5 на выходы устройства 13 и 14 через элементы И 7 и 8. Наличие единичного сигнала на выходе 13 соответствует очередной цифре результата, равной 2, на выходе 14 - цифре результата, равной 1, а отсутствие единичных сигналов на выходах 13 и 4 означает, что очередна  цифра результата равна 0. По управл ющему сигналу, постунающему на управл ющий вход 15, производитс  прием кода младщих разр дов сум .матора 5 на выходной регистр 6. На этом заканчиваетс  один цикл вычислени . В каждом i-M циКле на входы устройства поступают очередные разр ды операндов с весом и формируетс  очередной разр д результата , имеющий вес . Процесс вычислени  заканчиваетс  после получен.и  требуемого числа разр дов результата. Дл  получени  всех значащих разр дов результата необходимо выполнить п -Ь logjk Ч- 1 циклов вычислени .

Врем  Е ыполнени  одного цикла вычислени  определ етс  в основном длительностью выполнени  одной микрооперации су.ммировани  и k- 1 микроопераций сдвига . Таким образом, за счет введени  дополнительного состава аппаратуры увеличено быстродействие устройства при одновременном сложении нескольких чисел.

Claims (2)

1.Карцев М. А. «Арифметика цифровых машин, М., «Наука, 1969, с. 294, рис. 3-1.

2.За вка № 2104692/24, кл. G 06 F 7/385, 1975, по которой прин то положительное решение о выдаче авторского свидетельства.