SU762005A1

SU762005A1 - Computing device

Info

Publication number: SU762005A1
Application number: SU782604507A
Authority: SU
Inventors: Albert N Fojda; Oleg T Chigirin; Yurij T Chigirin
Original assignee: Albert N Fojda; Oleg T Chigirin; Yurij T Chigirin
Priority date: 1978-04-17
Filing date: 1978-04-17
Publication date: 1980-09-07

Description

Изобретение относится к вычйслительн й технике, может быть применено в цифровых приборах для обработки результатов измерения, в частности для выполнения промежуточных операций. 5The invention relates to a computing technique that can be used in digital devices for processing measurement results, in particular for performing intermediate operations. 5

Известно вычислительное устройство [1]оостоящее из параллельного сумматора, содержащего п старших и п+1 младших разрядов, сумматора делителя на п разрядов, сумматора частного на п разрядов, счетчи- Ю ка, дешифраторов, генератора импульсов, блока управления и блока разрешения сдвига.A computing device [1] is known consisting of a parallel adder containing n high and n + 1 low order bits, an adder of a divider by n bits, a partial adder by n bits, a counter, decoders, a pulse generator, a control unit, and a shift resolution unit.

Однако данное устройство не позволяет производить операции с десятичными чис- 15 лами. Кроме того, устройство очень сложно, что обусловлено сложностью построения параллельного сумматора, сумматора делителя и сумматора частного.However, this device does not allow operations with decimal numbers. In addition, the device is very complicated, due to the complexity of constructing a parallel adder, adder divider and adder private.

Из известных устройств наиболее близ- 20 ким по технической сущности к данному устройству является устройство деления [2], состоящее из счетчика делителя, счетчика числа, буферного счетчика, триггера реверса, элемента 2И—ИЛИ, счетчика ре- 25 эультата, схемы окончания деления, в котором первая и вторая группы входов и выход элемента 2И—ИЛИ соединены соответственно с информационными выходами счетчика делителя, буферного счетчика и 30 счетными входами триггера реверса и счетчика результата. Выход триггера реверса соединен с входами управления реверсом счетчика делителя и буферного счетчика, счетные входы счетчика делимого, счетчика делителя и буферного счетчика соединены с входной шиной устройства, а выходы счетчика делимого соединены с входом схемы окончания деления.Of the known devices, the closest in technical essence to this device is the division device [2], consisting of a divider counter, a number counter, a buffer counter, a reverse trigger, a 2I-OR element, a result counter, a division completion circuit, in which the first and second groups of inputs and the output of the 2I — OR element are connected respectively to the information outputs of the divider counter, buffer counter and 30 counting inputs of the reverse trigger and the result counter. The output of the reverse trigger is connected to the inputs of the reverse control of the divider counter and buffer counter, the counting inputs of the dividend counter, divider counter and buffer counter are connected to the input bus of the device, and the outputs of the dividend counter are connected to the input of the division completion circuit.

Недостатком данного устройства деления является невозможность выполнения операции извлечения квадратного корня.The disadvantage of this division device is the inability to perform the square root extraction operation.

Целью данного изобретения является расширение функциональных возможностей устройства деления, т. е. выполнение операции извлечения квадратного корня.The aim of this invention is to expand the functionality of the division device, i.e., to perform the square root extraction operation.

Поставленная цель достигается тем, что в вычислительное устройство, содержащее счетчик числа, счетчик делителя, буферный счетчик, триггер реверса, элемент 2И—This goal is achieved by the fact that in a computing device containing a number counter, a divider counter, a buffer counter, a reverse trigger, element 2I—

ИЛИ и счетчик результата, причем первая и вторая группы входов элемента 2И—ИЛИ соединены соответственно с информацион- / ными входами счетчика делителя и буферного счетчика, а выход элемента 2И—ИЛИ соединен со счетными входами триггера реверса и счетчика результата, дополнительно введены распределитель, буферный счетчик числа, регистр результата, триггер, буферный счетчик результата, шесть эле76200ο ментов ИЛИ, коммутатор, шифратор реверса, три группы элементов И, дешифратор нуля, три элемента И, дешифратор управления, первый вход которого соединен с выходом первого элемента И, второй вход — с выходом второго элемента И и первым входом первого элемента ИЛИ. Первый выход дешифратора управления соединен с входом считывания информации регистра результата, второй выход — с вторым входом первого элемента ИЛИ, выход которого соединен с первыми входами распределителя и триггера. Информационные выходы буферного счетчика результата соединены с информационными входами второго элемента И и элементов И первой и второй групп, выходы элементов И первой п второй групп соединены соответственно с группами информационных входов регистра результата и счетчика результата. Информационные входы и выходы элементов И третьей группы соединены соответственно с выходами буферного счетчика числа и выходами счетчика числа, выходы которого соединены с информационными входами дешифратора нуля. Прямой выход дешифратора нуля соединен с первыми входами коммутатора, шифратора реверса, второго, третьего и четвертого элементов ИЛИ, вторым входом триггера и входами управления буферного счетчика результата и элементов И первой группы. Первая группа выходов распределителя соединена с входами управления счетчика числа и буферного счетчика числа, вторая группа — с группами входов управления счетчика делителя, буферного счетчика, регне-ра результата, дешифратора нуля. Первый вход третьего элемента И соединен с инверсным выходом дешифратора нуля, второй вход — с выходом первого элемента И и с третьим входом первого элемента ИЛИ, а выход — с вторыми входами коммутатора, шифратора реверса, второго, третьего и четвертого элементов ИЛИ. Выход триггера соединен с входом разрешения буферного счетчика числа и элемента 2И—ИЛИ, выход триггера реверса соединен с третьими входами шифратора реверса и коммутатора, первый н второй выходы которого соединены соответственно с первыми входами пятого п шестого элементов ИЛИ, вторые входы которых соединены со вторым входом распределителя н входной шиной устройства. Выходы пятого и шестого элементов ИЛИ соединены со счетными входами соответственно счетчика делителя и буферного счетчика, входы управления реверсом которых соединены соответственно с первым и вторым выходами шифратора реверса, информационные входы — с информационными выходами регистра результата. Счетный вход буферного счетчика результата соединен с выходом третьего элемента ИЛИ, третий вход которого соеди4 нен с выходом элемента 2И—ИЛИ, четвертый вход — с входом записи единицы счетчика результата и третьим выходом дешифратора управления, четвертый выход которого соединен с четвертыми входами коммутатора и шифратора реверса, выходы второго п четвертого элементов ИЛИ соединены с входами управления элементов И соответственно третьей и второй групп.OR and a result counter, and the first and second groups of inputs of the 2I — OR element are connected respectively to the information / input inputs of the divider counter and the buffer counter, and the output of the 2I — OR element is connected to the counting inputs of the reverse trigger and the result counter, an additional buffer distributor is introduced number counter, result register, trigger, buffer result counter, six elements76200ο OR, switch, reverse encoder, three groups of AND elements, zero decoder, three elements AND, control decoder, the first input of which connected to the output of the first AND element, the second input to the output of the second AND element and the first input of the first OR element. The first output of the control decoder is connected to the input of reading the information of the result register, the second output is connected to the second input of the first OR element, the output of which is connected to the first inputs of the distributor and trigger. The information outputs of the buffer result counter are connected to the information inputs of the second element And and the elements And of the first and second groups, the outputs of the elements And of the first and second groups are connected respectively to the groups of information inputs of the result register and the result counter. The information inputs and outputs of the elements of the third group are connected respectively to the outputs of the buffer counter of the number and the outputs of the counter of the number, the outputs of which are connected to the information inputs of the zero decoder. The direct output of the zero decoder is connected to the first inputs of the switch, the reverse encoder, the second, third and fourth OR elements, the second trigger input and the control inputs of the buffer result counter and AND elements of the first group. The first group of outputs of the distributor is connected to the control inputs of the counter of the number and the buffer counter of the number, the second group is connected to the groups of inputs of the control of the counter of the divider, buffer counter, result recorder, and zero decoder. The first input of the third AND element is connected to the inverse output of the zero decoder, the second input to the output of the first AND element and the third input of the first OR element, and the output to the second inputs of the switch, reverse encoder, second, third, and fourth OR elements. The trigger output is connected to the enable input of the buffer counter of the number and 2I — OR element, the output of the reverse trigger is connected to the third inputs of the reverse encoder and switch, the first and second outputs of which are connected respectively to the first inputs of the fifth and sixth elements OR, the second inputs of which are connected to the second input distributor on the input bus of the device. The outputs of the fifth and sixth OR elements are connected to the counting inputs, respectively, of the divider counter and the buffer counter, the reverse control inputs of which are connected respectively to the first and second outputs of the reverse encoder, and the information inputs are to the information outputs of the result register. The counting input of the buffer counter of the result is connected to the output of the third OR element, the third input of which is connected to the output of the 2I — OR element, the fourth input is the input of the recording unit of the result counter and the third output of the control decoder, the fourth output of which is connected to the fourth inputs of the switch and the reverse encoder , the outputs of the second and fourth OR elements are connected to the control inputs of the AND elements, respectively, of the third and second groups.

Иа чертеже представлена структурная электрическая схема предложенного устройства.In the drawing shows a structural electrical diagram of the proposed device.

Устройство содержит счетчик числа 1, буферный счетчик 2, счетчик делителя 3, счетчик результата 4, буферный счетчик результата 5, буферный счетчик 6, регистр результата 7, триггер реверса 8, шифратор реверса 9, распределитель 10, входную шину 11, элемент 2И—ИЛИ 12, элементы ИЛИ 13, 14, элементы И 15, 16, дешифратор нуля 17, элементы ИЛИ 18, 19, группу элементов И 20, элемент ИЛИ 21, группу элементов И 22, коммутатор 23, группу элементов И 24, триггер 25, элемент Й 26, элемент ИЛИ 27, дешифратор управления 28.The device contains a number 1 counter, a buffer counter 2, a divider counter 3, a result counter 4, a buffer counter for the result 5, a buffer counter 6, a register for the result 7, a trigger for reverse 8, an encoder for reverse 9, a distributor 10, an input bus 11, an element 2 AND — OR 12, elements OR 13, 14, elements AND 15, 16, zero decoder 17, elements OR 18, 19, group of elements AND 20, element OR 21, group of elements AND 22, switch 23, group of elements AND 24, trigger 25, element D 26, element OR 27, control decoder 28.

Работает устройство следующим образом.' По сигналу начальной установки устройство подготавливается к извлечению корня, например, из числа Λ-200741, которое хранится в счетчике числа 1 и буферном счетчике числа 2. При этом в счетчик делителя 3, в счетчик результата 4, в бустерный счетчик результата 5 записывается «1», буферный счетчик 6 и регистр рез} чьтата 7 устанавливаются в «О». Триггер реверса 8 выдает потенциал на шифратор реверса 9, который подключает шину выч стация счетчика 3 и шину сложения счет¹ якаThe device operates as follows. ' By the signal of the initial installation, the device is prepared for root extraction, for example, from the number Λ-200741, which is stored in the counter of the number 1 and the buffer counter of the number 2. At the same time, in the counter of the divider 3, in the counter of the result 4, in the booster counter of the result 5 is written “1 ", Buffer counter 6 and the register of read} 7 are set to" O ". The reverse trigger 8 gives potential to the reverse encoder 9, which connects the bus subtracting counter 3 and the addition bus counting ¹ yak

6. Распределитель 10 включает два старших разряда счетчика числа и буферного счетчика числа 2.6. The distributor 10 includes two high order bits counter number and a buffer counter number 2.

Нахождение старшего разряда корня включает в себя операцию возведения в квадрат, причем необходимо возводить в квадрат числа от 1 до 9. Операция возведения в квадрат числа в данном устройстве производится методом последовательн' го сложения при помощи счетчиков 3, 6 счетчика 4. Рассмотрим возведение в квадрат на конкретном примере. Например, необходимо найти 8². При этом число «8», поступает в счетчик 3, который работает на вычитание, в счетчик 4, который работает на вычитание. Счетчик 6 находится в нулевом состоянии и работает на сложение. Счетные импульсы, поступающие на входную шину 11, начинают накапливаться в счетчике 6 и вычитаться в счетчике 3. Накопление импульсов в счетчике 6 идет до тех пор, пока число в нем не станет равным «8». В этот момент времени число в счетчике 3 становится равным «0», элемент 2И—ИЛИ 12 выдает сигнал на вычитание в счетчик 4 и переключает триггер реверса 8, который изменяет направление счета в счетчиках 3 и 6. После поступления сигнала на счетчик 4 число в нем становится ратным «7». На этом первый цикл сложения закапчивается.Finding the highest digit of the root includes the operation of squaring, and it is necessary to square the numbers from 1 to 9. The operation of squaring the numbers in this device is carried out by the method of sequential addition using counters 3, 6 of counter 4. Consider squaring on a concrete example. For example, you need to find 8 ² . In this case, the number "8", goes to the counter 3, which works for subtraction, to the counter 4, which works for the subtraction. Counter 6 is in the zero state and works on addition. The counting pulses entering the input bus 11 begin to accumulate in the counter 6 and subtracted in the counter 3. The accumulation of pulses in the counter 6 is until the number in it becomes equal to "8". At this point in time, the number in counter 3 becomes equal to “0”, the 2I – OR 12 element outputs a signal for subtraction to counter 4 and switches the reverse trigger 8, which changes the direction of counting in counters 3 and 6. After the signal arrives at counter 4, the number in it becomes the military "7". On this, the first addition cycle is downloaded.

Во второй цикл сложения счетчик 3 работает на сложение, а счетчик 6 на вычитание. Поэтому счетные импульсы, поступающие на вход 11, начинают накапливаться в счетчике 3. Накопление импульсов в счетчике 3 идет до тех пор, пока число в нем не станет равным «8». В этот момент времени число в счетчике 6 становится равньыл «0» и срабатывает элемент 2И—ИЛИ. Число таких циклов сложения определяется числом, поступившим в счетчик 4, т. е. в данном случае оно равно «8». Таким образом, за восемь циклов на данное устройство поступает с входа 28 число импульсовIn the second addition cycle, counter 3 works for addition, and counter 6 for subtraction. Therefore, the counting pulses arriving at input 11 begin to accumulate in the counter 3. The accumulation of pulses in the counter 3 continues until the number in it becomes “8”. At this point in time, the number in counter 6 becomes equal to "0" and the 2I — OR element is triggered. The number of such addition cycles is determined by the number received in counter 4, that is, in this case it is “8”. Thus, in eight cycles, the number of pulses from input 28 comes to this device.

Я’=8- « + « + 8 8 + 8 + 8 + 8.I’ll = 8- "+" + 8 8 + 8 + 8 + 8.

Учитывая вышеуказанное, рассмотрим работу при извлечении корня из числа 200741.Given the above, consider the work of extracting the root from the number 200741.

Счетные импульсы с входной шины 11 через распределитель 10 поступают на вход двух старших, 6-го и 5-го, разрядоз счетчика числа ! и вычитаются нз числа, находящегося в них. Число счетных импульсов, поступивших па два старших разряда счетчика числа (6-й и 5-п разряды) в один цикл последовательного сложения, определяется значением числа, находящегося в счетчике 3. Кроме того, счетные импульсы, поступившие на вход 11, через элемент ИЛИ 13 поступают па счетчик 3 и вычитаются из значения числа, находящегося в нем, а через элемент ИЛИ 14 — на буферный счетчик 6 и накапливаются в нем. Когда число в счетчике 3 становится равным «0», т. е. окончился первый цикл последовательного сложения числа, срабатывает элемент 2И—ИЛИ 12.The counting pulses from the input bus 11 through the distributor 10 are fed to the input of two senior, 6th and 5th, the discharge of the number counter! and the number in them is deducted. The number of counting pulses received by the two high-order bits of the number counter (6th and 5th bits) in one sequential addition cycle is determined by the value of the number located in counter 3. In addition, the counting pulses received at input 11 through the OR element 13, counter 3 is received and subtracted from the value of the number in it, and through the OR element 14, to the buffer counter 6 and accumulated in it. When the number in counter 3 becomes equal to "0", that is, the first cycle of sequential addition of the number has ended, the element 2I — OR 12 is triggered.

Выходной сигнал элемента 2И—ИЛИ 12 поступает на счетчик результата 4 и на триггер реверса 8. При этом триггер реверса 8 переключается и изменяет направление счета в счетчиках 3 и 6, а нз счетчика результата 4 вычитывается «1». Так как в счетчике результата 4 была записана «1», оп устанавливается в «0». срабатывает элемент И 15 и выдает сигнал на элемент ИThe output signal of the element 2I — OR 12 is fed to the counter of result 4 and to the trigger of reverse 8. In this case, the trigger of reverse 8 switches and changes the direction of the count in counters 3 and 6, and “1” is subtracted from the counter of result 4. Since “1” was written in result counter 4, op is set to “0”. element And 15 is triggered and gives a signal to the element And

16. Так как при вычитании числа I² из числа 20, находящегося в .6-м и 5-м разрядах счетчика числа 1, будет положительная разность 20—1²>0, то дешифратор нуля 17 выдает разрешающий потенциал на элемент И 16.16. Since when subtracting the number I ² from the number 20 located in the 6th and 5th digits of the counter of the number 1, there will be a positive difference of 20–1 ² > 0, then the zero decryptor 17 gives the resolving potential to the And 16 element.

В момент поступления сигнала с элемента И 15 элемент И 16 выдает сигнал. По этому сигналу шифратор 9 выдает разрешающие потенциалы на шины сложения и вычитания соответственно счетчиков 3 и 6. а через один из элементов ИЛИ 13 или 14 (в данном случае 14) ι доходит счетный импульс в соответствии с состоянием триггераAt the time of receipt of the signal from the element And 15 element And 16 gives a signal. According to this signal, the encoder 9 gives resolving potentials to the addition and subtraction buses of counters 3 and 6, respectively, and through one of the OR elements 13 or 14 (in this case 14) ι a counting pulse is reached in accordance with the state of the trigger

6.6.

реверса 8. Сигнал, поступивший через элемент ИЛИ 14 на счетчик 6, складывается с «1», и число в счетчике 6 становится равным «2». Сигнал элемента И 16 через элемент ИЛИ 18 поступает также на буферный счетчик результата 5 и складывается с числом, находящимся в нем, т. е. в данном случае число в счетчике 5 станет равным «2». Затем по сигналу элемента И 16, поступающему иа элемент ИЛИ 2, в счетчик числа 1 записывается находящееся в 6-м иreverse 8. The signal received through the OR element 14 to the counter 6 is added to "1", and the number in the counter 6 becomes equal to "2". The signal of the And 16 element through the OR 18 element also arrives at the buffer counter of the result 5 and is added to the number in it, that is, in this case, the number in the counter 5 will become equal to "2". Then, according to the signal of the AND 16 element, which arrives at the OR element 2, the one located in the 6th and

5-м разрядах буферного счетчика числа «2» число «20», а в счетчик результата 4 по сигналу элемента И 16, проходящему через элемент ИЛИ 21 на управляющий вход элементов И группы 22, переписывается число, находящееся в буферном счетчике результата 5, т. е. число «2».In the 5th digits of the buffer counter of the number “2”, the number is “20”, and the result counter 4 receives the signal in the buffer counter of the result 5, t through the signal of the AND 16 element passing through the OR element 21 to the control input of the And elements of group 22, t ie, the number "2".

Затем число «2», находящееся в буферном счетчике 6, методом последовательного сложения возводится в квадрат. Последовательность операций при возведении числа «2» в квадрат такая же, как и при возведении в квадрат числа «1». Поскольку 20—2²>0, затем производятся возведение в квадрат чисел «3», «4», «5» и анализ полученной разности.Then the number “2”, located in the buffer counter 6, is squared by the method of sequential addition. The sequence of operations when squaring the number “2” into the square is the same as when squaring the number “1”. Since 20-2 ² > 0, then squaring the numbers "3", "4", "5" and analyzing the resulting difference are performed.

При возведении в квадрат числа «5» число в двух старших разрядах счетчика числа 1 становится равным нулю. В этот момент срабатывают дешифратор 17 и элемент И 15. Поскольку число в 6-м и 5-м разрядах счетчика числа 1 равно «0», дешифратор 17 выдает запрещающий потенциал на вход элемента И 16, и он не срабатывает. По сигналу дешифратора 17 шифратор реверса 9 выдает разрешающий потенциал на шины вычитания счетчиков 3 и 6. В зависимости от состояния триггера реверса 8 через один из элементов ИЛИ 13 или 14 проходит сигнал, формируемый коммутатором 23, который вычитается из числа, находящегося или в счетчике 3, или в счетчике 6. Кроме то^го, сигнал дешифратора нуля 17 переводит буферный счетчик регулятора 5 в режим вычитания и через элемент ИЛИ 14 поступает на вход счетчика 5.When squaring the number “5”, the number in the two most significant bits of the counter of the number 1 becomes equal to zero. At this moment, the decoder 17 and the And element 15 are triggered. Since the number in the 6th and 5th digits of the counter of the number 1 is “0”, the decoder 17 gives the inhibitory potential to the input of the And 16 element, and it does not work. According to the signal of the decoder 17, the reverse encoder 9 gives the resolving potential to the subtraction bus of the counters 3 and 6. Depending on the state of the reverse trigger 8, a signal generated by the switch 23 is passed through one of the OR 13 or 14 elements, which is subtracted from the number located in or in the counter 3 , or in counter 6. In addition, ^r o, the signal of the zero decoder 17 puts the buffer counter of controller 5 into subtraction mode and, through the OR element 14, enters the input of counter 5.

После вычитания «1» из числа, находящегося в буферном счетчике результата 5, результат вычитания (5—1—4) через группу элементов И 22 переписывается в счетчик результата. 4, а через группу элементов И 24 — в регистр результата 7. Кроме того, в этот же момент времени в 6-й и 5-й разряды счетчика числа 1 из буферного счетчика числа 2 переписывается число 20. После этого по сигналу дешифратора нуля срабатывает триггер 25.After subtracting “1” from the number in the buffer counter of result 5, the result of subtraction (5–1–4) through the group of elements AND 22 is written into the result counter. 4, and through the group of elements AND 24 to the result register 7. In addition, at the same time in the 6th and 5th digits of the counter of number 1, the number 20 is copied from the buffer counter of number 2. After this, the signal is activated by a zero decoder trigger 25.

При этом разрешается прохождение счетных импульсов нз распределителя 10 на вход-двух старших разрядов (6-го и 5-го) буферного счетчика числа 2 и сигналов элемента 2И — ИЛИ 1? через элемент ИЛИ на вход буферного счетчика результатуIn this case, the passage of the counting pulses of the NC distributor 10 to the input of the two most significant bits (6th and 5th) of the buffer counter of the number 2 and the signals of the element 2I - OR 1? through the OR element to the input of the buffer counter to the result

5. Производится вычитание из числа 20 в5. Subtracted from the number 20 in

6-м и 5-м разрядах счетчиков 1 и 2 квадрата числа 4, т. е. квадрата старшего разряда корня 20—4²=4.6th and 5th digits of counters 1 and 2 of the square of the number 4, that is, the square of the highest digit of the root 20-4 ² = 4.

В момент наличия нуля в буферном счетчике результата 5 и в счетчике результата 4 срабатывают элементы И 15, 26, которые выдают сигналы на элемент ИЛИ 27 и на дешифратор управления 28. По сигналу с „ выхода элемента ИЛИ 27 устанавливается в исходное состояние триггер 25, в котором он запрещает прохождение счетных импульсов на буферный счетчик числа 2 и на вход буферного счетчика числа 14 с элемента 2И — ИЛИ. Кроме того, по сигналу с выхода элемента ИЛИ 27 распределитель 10 запрещает прохождение счетных импульсов на вход двух старших (6-го и 5-го) разрядов счетчика числа 1.At the moment of presence of zero in the buffer counter of result 5 and in the counter of result 4, the elements AND 15, 26 are triggered, which give signals to the OR element 27 and to the control decoder 28. By the signal from the "output of the OR element 27, the trigger 25 is set to the initial state, where it prohibits the passage of counting pulses to the buffer counter of number 2 and to the input of the buffer counter of number 14 from element 2I - OR. In addition, according to the signal from the output of the OR element 27, the distributor 10 prohibits the passage of counting pulses to the input of the two senior (6th and 5th) bits of the counter of the number 1.

Дешифратор 28 выдает импульс считывания на регистр результата 7, по которому число, хранящееся в нем, т. е. число «4», переписывается во вторые разряды счетчиков 3 и 6. Кроме того, по сигналу дешифратора 28 «1» записывается в счетчик результата 4, а через элемент ИЛИ 18 — в буферный счетчик результата 5. После одного цикла вычитания во втором разряде счетчика 3 будет «0», а счетчика 6 — удвоенное значение старшего разряда корня, т. е. число «8», или наоборот, в зависимости от положения триггера реверса 8. В момент наличия нуля в счетчике результата 4 срабатывают элемент И 15 и дешифратор ν управления 28. По сигналу дешифратора 28 с одного из выходов коммутатора 23 в соответствии с положением триггера реверса 8 в первый разряд счетчика 3 или 6 записывается «1». Кроме того, в буферный счетчик результата 5 и счетчик результата 4 записывается «1». На этом заканчивается определение первого разряда корня.The decoder 28 gives a read pulse to the result register 7, according to which the number stored in it, that is, the number "4", is written into the second digits of the counters 3 and 6. In addition, the signal from the decoder 28 "1" is written into the result counter 4, and through the OR element 18, to the buffer counter of result 5. After one subtraction cycle, the second digit of counter 3 will be “0”, and counter 6 will be the doubled value of the highest digit of the root, that is, the number “8”, or vice versa, depending on the position of the reverse trigger 8. At the moment of presence of zero in the result counter 4 times yvayut AND gate 15 and decoder 28. Control ν signal decoder 28 outputs one of the switch 23 according to the first discharge position 8 reverse trigger counter 3 or 6 is recorded "1". In addition, “1” is written to the buffer counter of result 5 and the counter of result 4. This concludes the determination of the first discharge of the root.

По сигналу дешифратора управления 28 изменяет состояние распределитель 10. Распределитель 10 подключает счетные импульсы с входной шины 11 на вход четырех старших (6, 5, 4, 3) разрядов счетчика числа 1. Нахождение второго разряда корня производится аналогичным образом до нулевого содержания отмеченных разрядов счетчика 1. Второй разряд корня равен «4».The signal of the control decoder 28 changes the state of the distributor 10. The distributor 10 connects the counting pulses from the input bus 11 to the input of the four highest (6, 5, 4, 3) bits of the counter of number 1. The second bit of the root is found in the same way until the zero content of the marked bits of the counter 1. The second digit of the root is "4".

При нахождении третьего разряда корня во 2-й и 3-й разряды счетчиков 3 и 6 переписывается старший и второй разряды корня, т. е. число «44». По сигналу дешифратора управления 28 изменяет свое состояние распределитель 10. Распределитель 10 подключает счетные импульсы с входной шины 11 на вход шести старших (6, 5, 4, 3, 2, 1) разрядов счетчика числа 1. Нахождение третьего разряда корня производится аналогичным образом.When the third root rank is found in the 2nd and 3rd digits of the counters 3 and 6, the senior and second root digits are rewritten, that is, the number "44". At the signal of the control decoder 28, the distributor 10 changes its state. The distributor 10 connects the counting pulses from the input bus 11 to the input of the six highest (6, 5, 4, 3, 2, 1) bits of the counter of number 1. The third root bit is found in a similar way.

Третий разряд корня равен «8». Окончание опер ан,пи извлечения корня происходит в момент наличия нуля в счетчике числа 1.The third digit of the root is "8". The end of opera, pi of root extraction occurs at the moment of presence of zero in the counter of number 1.

В этот момент дешифратор нуля 17 выдает сигнал окончания операции извлечения корня. В регистре результата 7 в данном случае будет находиться корень числа, т. е.At this point, the zero decryptor 17 provides a signal for the end of the root extraction operation. In the register of result 7 in this case there will be the root of the number, i.e.

число «448».the number "448".

Перед выполнением операции деления в счетчик делителя 3 записывается значение делителя «В», в счетчике числа 1 — значение делимого «А», буферный счетчик 6 устанавливается в пулевое состояние, а триггер реверса 8 — в такое состояние, что при поступлении счетных импульсов по входной шине 11 буферный счетчик 6 работает на сложение, а счетчик делителя 3 — на вычитание. Счетные импульсы, поступившие по шине 11, поступают через распределитель 10 на вход первого разряда счетчика числа 1.Before the division operation is performed, the value of the divisor “B” is written into the counter of divider 3, the value of the dividend “A” in the counter of number 1, the buffer counter 6 is set to the bullet state, and the reverse trigger 8 is set to such a state that when counting pulses arrive at the input to bus 11, the buffer counter 6 works for addition, and the counter of the divider 3 works for subtraction. The counting pulses received on the bus 11 are received through the distributor 10 to the input of the first discharge of the counter of the number 1.

Выполнение операции деления производится методом последовательного вычитания делителя «В» из делимого «А». Результат деления равен числу последовательных вычитаний делителя «В» из делимого «А», пока делимое «А», находящееся в счетчике числа 1, не станет равным нулю.The division operation is performed by sequentially subtracting the divisor “B” from the divisible “A”. The result of the division is equal to the number of successive subtractions of the divisor “B” from the divisible “A”, until the divisible “A”, which is in the counter of the number 1, becomes equal to zero.

Определение окончания одного цикла вычитания делителя «В» из делимого «А» производится с помощью элемента 2И—ИЛИ 12, который срабатывает, когда число в одном из счетчиков 3 или 6, работающем на вычитание, становится равным «0». В этот момент времени элемент 12 выдает импульс в счетчик результата 4 и переключает триггер реверса 8, который изменяет направление счета в счетчиках 5 и 6, т. е. подготавливает счетчики 5 и 6 к последующему циклу вычитания делителя «В» из делимого «А».The end of one cycle of subtracting the divisor “B” from the divisible “A” is determined using the 2I — OR 12 element, which is triggered when the number in one of the 3 or 6 counters working for subtraction becomes “0”. At this point in time, element 12 gives an impulse to the counter of result 4 and switches the trigger of reverse 8, which changes the direction of counting in counters 5 and 6, that is, prepares counters 5 and 6 for the next cycle of subtracting divisor “B” from divisible “A” .

Когда число в счетчике 1 числа становится равным «0», срабатывает схема 24, и операция деления заканчивается. 'When the number in the number 1 counter becomes “0”, circuit 24 is triggered, and the division operation ends. ''

Таким образом, в случае использования в цифровом приборе одного устройства, выполняющего две операции (деление и извлечение корня), объем аппаратуры, по сравнению с использованием двух устройств, каждое из которых выполняет одну из перечисленных операций, уменьшается.Thus, if a digital device uses one device that performs two operations (dividing and extracting the root), the amount of equipment compared to using two devices, each of which performs one of the above operations, is reduced.

Claims

Claim

A computing device containing a number counter, divider counter, buffer counter, reverse trigger, element 2I—

OR and a result counter, the first and second groups of inputs of element 2I—

OR are connected respectively to the information outputs of the divider counter and buffer counter, and the output of the 2I — OR element is connected to the counting inputs of the reverse trigger and the result counter, characterized in that, in order to expand the functionality by performing, in addition to the division operation, the square root extraction operation, it is additionally introduced a distributor, a buffer counter of the number, a register of results, a trigger, a buffer counter of the result, six OR elements, a switch, a reverse encoder, three groups of elements And, a zero decoder, three AND elements, a control decoder, the first input of which is connected to the output of the first AND element, the second input - with the output of the second And element and the first input of the first OR element, the first output of the control decoder is connected to the input of reading the register information of the result, the second output - with the second input of the first OR element, the output of which is connected to the first inputs of the distributor and trigger, the information outputs of the buffer result counter are connected to the information inputs of the second element And and elements the first and second groups, the outputs of the elements And the first and second groups are connected respectively to the groups of information inputs of the result register and the result counter, the information inputs and outputs of the elements of the third group are connected respectively to the outputs of the buffer counter of the number and the inputs of the number counter, the outputs of which are connected to the information inputs the zero decoder, the direct output of the zero decoder is connected to the first inputs of the switch, the reverse encoder, the second, third and fourth OR elements, the second trigger input and the control inputs of the buffer counter of the result and the And elements of the first group, the first group of outputs of the distributor is connected to the control inputs of the number counter and the buffer of the number, the second group is with the groups of the inputs of the control of the divider counter, buffer counter, result register, zero decoder, the first input of the third AND element connected to the inverse input of the zero decoder, the second input to the output of the first AND element and to the third input of the first OR element, and the output to the second inputs of the switch, reverse encoder, second , of the third and fourth OR elements, the output of the trigger is connected to the enable input of the buffer counter of the number and 2I — OR element, the output of the reverse trigger is connected to the third inputs of the reverse encoder and switch, the first and second outputs of which are connected respectively to the first inputs of the fifth and sixth elements of OR, the second inputs of which are connected to the second input of the distributor and the input bus of the device, the outputs of the fifth and sixth elements OR are connected to the counting inputs of the counter of the divider and the buffer counter, respectively, the inputs are whose reverse connections are connected respectively to the first and second outputs of the reverse encoder, the information inputs are to the information outputs of the result register, the counting input of the buffer result counter is connected to the output of the third OR element, the third input of which is connected to the output of the 2AND — OR element, the fourth input to the input recording the result counter unit 'and the third output of the control decoder, the fourth output of which is connected to the fourth inputs of the switch and the reverse encoder, the outputs of the second and fourth elements This OR is connected to the control inputs of the AND elements, respectively, of the third and second groups.