SU1062717A1 - Коррелометр - Google Patents

Abstract

1. КОРРЕЛС ЕТР, содержащий св занные через переключатель входных шин первую и вторую входные шины, блок сравнени , аналого-цифровой преобразователь, блок управлени , блок начальной записи, блок фиксации среднего значени  модул  и вычислительный блок, включакиций сдвиговый регистр задержки знака и сумматор , при этом первый,второй и третий информационные входы вычислительного блока св заны соответственно с выходом блока сравнени ,знаковым выходом аналого-цифррвого преобразовател  и его выходом модул , подсоединенного также к информационному входу блока фиксации среднего значени  модул , первый выход блока управлени  соединен с управл ющими входами блока сравнени  и аналого-цйфрового преобра 3 ова тел  , вход и выход блока- начальной записи подключены соответственно к второму выходу и первому входу блока управлени , третий выход которого св зан с управл ющим входом блока фиксации среднего значени  модул , а четвертый выход - с первьм управл юпцш входом вычислительного блока , которым  вл етс  управл ющий вход сдвигового регистра задержки знака, отличающийс  тем, что, с целью упрощени  коррелометра , в него введены/7Z- 1 дополнительных вычислительных блоков, каждый вычислительный блок содержит также коммутатор, элемент неравнозначности , преобразователь кода, блок пам ти и регистр пам ти, причем выход коммутатора подсоеди нен к последовательному входу сдвигового регистра задержки знака , последовательный выход которого соединен с одним из входов элемента неравнозначности и с вторым информационнь 4 входом коммутатора , подключенного своим первым i информационным входом к первомуинформационному входу вычислитель (Л ного блока, а управл ющим входом к второму управл нщему входу вычислительного блока, второй и третий информационные входы которого св заны соответственно с вторым входом элемента неравнозначности и с информационным входом преобразовател  кода, подсоединенного своим управл ющим входом к выхо05 ду элемента неравнозначности, а выходом - к одному из входов сумматора , второй вход которого соединен с выходом регистра пам ти, а выход - с информационным входом блока пам ти, выход которого подключен к входу регистра пам ти, а управл ющий вход - к третьему управл ющему входу вычислительного блока, первые управл кадие входы и вторые и третьи информационные входил всех вычислительных блоков включены параллельно, первый информационный вход каждого вычислительного блока, кроме первого, св зан с последовательньлм выходом сдвигового регистра зещержки знака предьадущего вычислительного блока, а вторые и третьи управл ющие входы всех вычислитель

Description

ных блоков соединены соответственн с п тым и шестым выходами блока управлени , второй вход которого подключен к выходу блока фиксации среднего значени  м®дул ,

2, Коррелометр по -дт, 1, отличающийс  тем, что блок управлени  содержит генератор импульсов, формирователь двух непересекающихс  последовательностей импульсов, делитель частоты, счетчик адреса, счетчик вывода, триггер цикла, триггер вывода/ триггер сброса пам ти, группу элементов неравнозначности , элемент ИЛИ-НЕ, семь элементов И, элемент ИЛИ и элемент НЕ, причем выход генератора импульсов подключен к входу формировател  двух непересекаквдихс  последовательностей импульсов, первый выход которого св зан с. первым входом первого элемента И, а второй выход - с первым входом второго элемента И, счетнЕлм входом счетчика адреса и входом делител  частоты, подсоединенного свои выходом к единичному входу триггера цикла, единичный выход кото- , рого соединен с вторыми входами первого и второго элементов И, а нулевой выход - с входом сброса счетчика адреса, св занного выходом каждого разр да с первым входом соответствующего элемента группы элементов неравнозначности и с соответствующим входом элемента ИЛИ-НЕ, а выходом старшего разр да также с нулевым входом триггера цикла, единичным входом триггера

сброса пам ти, первым входом седьмого элемента И и счетным входом счетчика вывода, под соединенного своим выходом переполнени  к нулевму входу триггера сброса пам ти и нулевому входу триггера вывода, единичный выход которого соединен с первым входом элемента ИЛИ, а нулевой выход - с вхбдом сброса счетчика вывода, вторыми входами всех элементов группы элементов не|равнозначности и вторым входом третьего элемента И, выход первого элемента И подключен к первьм входам четвертого и п того элементов И, а также к четвертому выходу блока, выход второго элемента И св зан с первыми входами третьего и шестого элементов И, единичный выход триггера сброса пам ти подсоединен к второму входу четвертого элемента И, выход элемента ИЛИ-НЕ соединен с вторьвии входами п того и шестого элементов И, третий вход четвертого .элемента И подключен к первому входу блока, с которым через элемент НЕ св заны также вторые входы седьмого элемента И и элемента ИЛИ, а к второму входу блока подсоединен единичный вход триггера вывода, выходы п того , шестого и седьмого элементов И соединены соответственно с п там первым и вторым выходами блока, выход элемента ИЛИ- с третьим выходом блока, а выходы всех элементов группы элементов неравнознаности и выходы третьего и четвертого элементов И образуют шестой выход блок.а,

Изобретение относитс  к специализированным средствам вычислительной техники, предназначенньвл дл  аппаратурного определени  характеристик случайных процессор.

Известен многоканальный коррелометр типа значение - знак, содержащий аналого-цифровой njieoCpasoBaтель , блок сравнени , блок эЫделени  модул  дискриминатор знака, блок задержки знака, логические блоки умножени  и реверсивные счетчикн ,l .

Недостатком этого коррелсмлетра  вл етс  отсутствие возможности получени  пр мой оценки нормированной коррел ционной функции.

Известен также коррелометр, работанвций по алгоритму значение знак , содержащий аналого-цифровой преобразователь, группу элементов ИЛИ, блок сравнени , блок управлени  ,сумматоры, блок фиксации среднего

значени  модул , блок задержки знака и блок перемножени  знака 2.

Недостатком этого коррелометра  вл етс  низкое йлстродействие, обусловленное последовательным

ислением ординат коррел ционной функцид в

Наиболее близким к изобретению по технической сущности и достигаемому результату  вл етс  коррелометр , содержащий св занные через переключатель входных шин первую и вторую входные шины, блок сравнени , аналого-цифровой преобразователь , блок управлени , блок началь;

ной записи, блок фиксации среднего значени  модул  и вычислительный блок, включающий сдвиговый регистр задержки знака и 3J.

Недостаток этого коррелометра заключаетс  в больших аппаратурных затратах, так как каждый из каналов вычислени , число которых равно числу ординат коррел ционной фуикдии, содержит накапливакщий cy мaтop и дополнительную аппаратуру .

Целью изобретени   вл етс  упрощение коррел м4етрд 9 . Поставленна  цель достигаетс  тем, что в коррелометр, содержащий св занные через переключатель входных initH первую и вторую входные шины , блок сравнени , аналого-цифровой преобразователь, блок управлени , блок начальной записи, блок фиксаций среднего значени  модул  и вычислительный блок, включающий сдвиговый регистр задержки знака И сумматор, при этом первый, второ и третий информационные входы вычислительного блока св заны соответственно с выходом блока сравнени , знаков выходом аналого-цифрового преобразовател  и его выходом модул , подсоединенного также к информационному входу блока фиксации среднего значени  модул , Ьервый выход блока управлени  соединен с управл к цими входами .блока сравнени  и аналого-цифрового преобразовател , вход и выход блока начальной записи подключены соответственно к второму выходу и первому входу блока управлени , третий выход которого св зан с управл ющим входом блока фиксации среднего значени  модул , а четвертый выход - с первым управл ющим входом вычислительного блока, которым  вл етс  управл ющий вход сдвигового регистра задержки знака, введены m-l дополнительных вычислительных блоков , каждый вычислительный блок содержит также коммутатор , элемент неравнозначности, преобразователь кода, блок пам ти и регистр пам ти, причем выход коммутатора подсоединен к последовательному входу сдвигового регистра задержки знака, последовательный выход которого соединен с одним из входов элемента неравнозначност и с вторым информационньм входом коммутатора, подключенного своим первьм информационным входе к первому входу вычислительного блока, а управл ющим входом - к второму управл ющему входу вычислительного блока, второй и третий информационные входы которого св заны соостветственно с вторьм входом элемента неравнозначности и с инфомационным входом преобразовател  кода, подсоединенного своим управл ющим входом к выходу элемента неравнозначности, а выходом к однсму из входов сумматора, вто5 рой вход j OTOporo соединен с выходом регистра пам ти, а выход - с информационным входом блока пам ти, выход которого подключен к входу регистра пам ти, а управл ющий вход 0 к третьему управл к цему входу вы числительного блока, первые управл ющие входы и вторые и третьи информационные входы всех вычислительных блоков включены параллельно, первый

5 информационный вход каждого вычисли-тельного блока, кроме первого, св зан с последовательным выходом сдвигового регистра задержки знака предыдущего вычислительного блока,

Q а вторые и третьи управл ющие входы всех, вычислительных блоков соединены соответственно с п тьи и шест1Л « выходами блока управлени , второй вход которого подключен к

5 выходу блока фиксации среднего значени  модудЯс

При этом вход огий в состав коррелометра блок управлени  содержит генератор импульсов, формирователь двух непересекающихс  последова-

0 тельностей импульсов, делитель частоты , счетчик Адреса, счетчик вывода, триггер цикла, триггер вывода, триггер сброса пам ти, группу элементов неравнозначности, элемент

5 ИЛИ-НЕ, семь элементов И, элемент ИЛИ и элемент НЕ, причем выход генератора импульсов подключен к входу формировател  двух непересекающихс  последовательностей импульсов,0 первый выход которого св зан с первьм входом первого элемента И, а второй выход - с первьм входом второго элемента И, счетньм входом счетчика адреса и входом делител 

5 частоты, подсоединенного своим выходом к единичнс(у входу триггера Ш1кла, единичный выход которого соединен с вторыми входами первого и второго эл@«1ентов И, а -нулевой

Q выход - с входом сброса счетчика адреса, св занного выходом каждого разр да с первым входом соответствующего элемента группы элементов неравнозначности и с соответJ ствующим входом элемента ИПИ-НЕ, а выходом старшего разр да - также с нулевым входом триггера цикла, единичным входом триггера сброса пам ти, первьм входом седьмого эле мента И и счетнкш вхоДом счетчика

О вывода, подсоединенного своим выходом переполнени  к нулевому входу триггера сброса пам ти и нулевому входу триггера вывода, единичный выход которого соединен с

5 первьм входсм элемента ИЛИ, а нулевой выход - с входом сброса счетчика .вьгоода, вторыми входами всех элементов группы элементов неравнозначности и вторым входом4 третьего элемента И, выход первогоэлемета И подключен к первым входам четвертого и п того элементов И, а также к четвертому выходу блока, выход второго элемента И св зан с первыми входами третьего и шестого элементов И, единичный выход триггера сброса пам ти подсоединен к второму входу четвертого элемента И, выход элемента ИЛИ-НЕ соединен с вторыми входами п того и шестого элементов И, третий вход четвертого элемента И подключен к перёому входу блока, с которым через элемент НЕ св заны также вторые входы седьмого элемента И и элемента ИЛИ, а к второму входу блока подсоединен единичный вход триггера вывода, выходы п того, шестого и седьмого элементов И соединены соответственно с п тым, первым и вторым выходами блока, выход элемента ИЛИ - с третьим выходом блока, а выходы всех элементов группы элементов неравнозначности и выходы третьего и четвертого элементов И образуют шестой выход блока,

На фи.г, 1 приведена структурна  схема коррелометра; на фиг. 2 функциональна  схема блока управлени  .

Коррелометр содержит первую и вторую входные шины 1 и 2, переключатель 3 входных шин 1 и 2, блок 4 сравнени , аналого-цифровой преобразователь 5, блок б управлени , блок 7 начальной записи, блок 8 фиксации среднего значени  модул  и вычислительные блоки 9, каждый из которых содержит коммутатор 10, сдвиговый регистр 11 задержки знака, элемент 12 неравнозначности , преобразователь 13 кода, сумматор 14, блок 15 пам ти и ре гистр 16 пам тл. Блок 6 управлени  имеет первый 17, вторюй 18, третий 19, четвертый 20, п тый 21 и шестой 22 выходы, а также первый 23 и второй 24 входы,

В состав блока 6 управлени  (фиг 2) вход т генератор 25 им . пульсов, формирователь 6 двух непересекающихс  последовательностей импульсов, делитель 27 частоты, счетчик 28 адреса, счетчик 29 вывода , триггер 30 цикла, триггер 31 вывода, триггер 32 сброса пам ти, группа элементов 33 неравнозначности , элемент ИЛИ-НЕ 34, первый 35, второй 36, третий 37, четвертый 38, п тый 39, шестой 40 и седьмой 41 элементы И, элемент ИЛИ 42 и элемент НЕ 43

Работа устройства осуществл етс  по алгоритму вычислени  оценки коррел ционной функции

а Г.., «

)

( ,

j

е « to {itn-tfJ4t ;

5 - ig - момент начала измерени  коррел ционной функции; At - интервал следовани  выборок

сигналов;

j - номер ординаты коррел цион0 ной функции;

п- ойцее количество ординат; x(il- центрированна  реализаци 

исследуемого процесса; N - общее число выборок

Число выборок N задаетс  таким образом, что выполн етс  условие , где f- целое число. Это условие реализуетс  с помощью

блока 8 фиксации среднего значени 

модул , поэтому р (}&i} - а 10 а прибор  вл етс  пр мопоказывающим .

Коррелометр в режиме измерени  автокоррел ционной функции (пере5 ключатель 3 входных шин замкнут) работает следующим образом,,

Напр жение центрированной реализации (t1 с входной шины 1 (или 2) поступает на информационный вход

0 блока 4 сравнени  и на вход аналого-цифрового преобразовател  5 через переключатель 3 Импульс выборки входного сигнала с первого выхода 1,7 блока 6 управлени  пода5 етс  на управл ющие входы блока 4 сравнени  и аналого-цифрового преобразовател  5.

В блоке 4 сравнени  в момент по влени  импульса .выборки осущестQ вл етс  -сравнение напр жени  входного исгнала с нулевым урвнем При положительном результате сравнени  на выходе блока 4 сравнени  возникает потенциал, соответст вующий логической единице, который подаетс  на первый информационный вход коммутатора 10 первого вычислительного блока 9.

В аналого-цифровом преобразователе 5, который запускаетс  им0 пульсом с выхода 17 блока 6 управле ни , напр жение входного сигнала преобразуетс  в двоичное число п-. Знак числа поступает на второй вход элементов 12 неравнозначности

5 вычислительных блоков 9, а модуль числа в пр мом параллельном коде подаетс  на информационный вход бл ка 8 фиксации среднего значени  модул , который может быть выполнен в виде накапливающего сумматора , и на информационные входы преобразователей 13 кода вычислительных блоков 9. На управл ющий вход преобразовател  13 кода, выполненного , например, в виде группы элементов неравнозначности, поступает потенциал с выхода элемента 12 неравнозначности. Каждаай цикл вычислений содержит k тактов ( 1( - число разр дов сдвигового регистра 11 задержки знака) В каждом такте на управл ки вход сдвиговых регистров 11 задержки знака подаетс  импульс сдвига с четвертого выхода 20 блока 6 управлени . По этому импульсу прои ходит сдвиг- информации в регистрах 11 задержки знака. Во врем  прихода первого тактового импульса каждо го цикла вычислений на управл ющий вход коммутатора 10 приходит импульс записи знака с п того выхо4 да 21 блока 6 управлени , Поэтому в первом такте в первый разр д сдви гового регистра 11 задержки знака первого вьмислительного блока 9 через коммутатор 10 запишетс  результат сравнени  напр жени  входного Сигнала с нулевым уровнем с выхода блока 4 сравнени , В первый разр д сдвигового регистра 11 за держки знака {i+l)-ro вычислительн о блока 9 через коммутатор 10 этого блока в первом такте запишетс  зна чение знака с выхода старшего k-го ,разр да сдвигового регистра 11 задержки знака i-го вычислительного блока 9. Одновременно на управл ющие входы блоков 15 пам ти вычисл тельных блоков 9 с шестого выхода 22 блока б управлени  подаетс  импульс считывани  и адресЛ-й  чейки пам ти, с которой информаци  через регистр 16 пам ти подаетс  на вторые входы разр дов сумматора 14, На первые входы разр дов су матора 14 с выходов преобразовател  13 кода поступает текущее j-e значение произведени  fj , ко торое представл ет собой число h.j в пр мом или коде в зависимости от произведени  знаков 8, г- Произведение знаков получаетс  ka выходе элемента 12 неравнозн ности, который управл ет работой п образовател  13 кода При совпаде НИИ знаков преобразователе 13 кода выдает в сумматор 14 число bj в пр  мом коде, а при несовпадении - в обратном, Результат суммировани  с выходов разр дов сумматора 14 заноситс  в ту же 1с-ю  чейку блока 15 пам ти при наличии импульра записи на шестом выходе 22 блока б управлени . , Во втором такте цикла вычислени  в первый разр д сдвигового регистра 11 задержки знака через коммутатор 10 записываетс  значение знака с выхода- старшего -го разр да этого же регистра, а в разр д поступает значение знака из (1t-l)-ro разр да На управл ющие входы блоков 15 пам ти с шестого выхода 22 блока б управлени  подаетс  адрес (К-1)-й  чейки пам ти и производитс  суммирование предыдущего значени  суммы с очередным произведением модул  на произведение знаков и запись текущей оценки очередной ординаты коррел ционной функции в (1-1)-ю  чейку блока 15 пам ти. Длительность такта определ етс  временем обращени  к пам ти и суммировани  сч Х зс(пТаким образом за вреМ  одного цикла в m вычислительных блоках 9 вычисл ютс  текущие значени  оценок п т.1 ординат коррел ционной функции . За это врем  в аналого-цифровом ni eo6разователе 5 образуетс  число lijn соответствующее новой выборке входного сигнала , Работа коррелометра синхронизируетс  импульсами бдока 6 управ,лени  (фкг,2) Генератор 25 импульсов генерирует тактовые импульсы, из которых формирователь 26 двух непере сек ак цнхс  последовательностей импульсов вырабатывает два сдвинутых во времени импульса TJ, и Т. Так как период выборки (длительность дискретного шага задержки at ) входных сигналов может быть больше длительности цикла вычислени  коррел ционной функции, то импульсы т и Ti проход т через элементы И 35 и 36 только при наличии разрешающего потенциала- на пр мом выходе триггера 30 цикла, который устанавливаетс  в еди1ничное состо ние импульсом Tg с выхода делител  27 частоты с частотой выборки входного сигнала, а в нулевое состо ние сбрасываетс  импульсом с выхода старшего It-го разр да счетчика 28 адреса, который в каждом цикле выдает такт за тактом через группу элементов 33 неравнозначности на шестой выход 22 блока 6 управлени  адрес  чейки пам ти блоков 15 пам ти вычислительных блоков 9 коррелометра С выходов третьего и четвертого элементов И 37 и 38 в блоки 15 вычислительных блоков 9 коррелометра поступают управл ющие сигналы соответственно записи и считывани  информации. Одновременно с четвертого выхода 20 блока б управлени  на сдвиговые регистры 11 задержки знака поступают управл ющие импульсы Т,  вл ющиес  импувьсами сдвига., В первом такте каждого цикла, когда все разр ды счетчика 28 адреса наход тс  в нулевом состо нии, с выхода элемен-. та ИЛИ-НВ 34 снимаетс  единичный потенциал, который разрешает передачу на первый 17 и п тый 21 выходы блока 6 управлени  управл ющих импульсов Т и Т, с выходов пер вого и второго элементов И 35, и 36 через п тый и шестой элементы И 39 и 40 Управл ющие импульсы Т H Ti:поступают соответственно на коммутатор 10 и на объединенные управл ющие входи блока 4 сравнени  и аналого-цифрового преобразовател  5 , .

:Длительность цикла задаетс  счетчиком 28 адреса, на счетный вход которого поступают управл ющие импульсы Tg. с соответствующего выхода формировател  26.. По окончании цикла импульс с выхода старшего разр да счетчика 28 адреса перебрасывает триггер 30 цикла в нулевое состо ние, а потенциал с нулевого выхода этого триггера запрещает работу счетчика 28 адреса до приход следующего импульса с выхода делител  27 частоты на единичный вход триггера 30 цикла.

Количество циклов вычислени  определ етс  блоком 8 фиксации среднего значени  модул , который суммирует поступающие значени  модул  числа ti: в каждом цикле вычислени  оценки коррел ционной функции При переполнении блока 8 фиксации среднего значени  модул , которое наступает при ЪrloT, с его выхода на второй вход 24 блока 6 управлени поступает илшульс Этот импульс устнавливает в елиничное состо ние триггер 31 вывода, с пр мого выхода которого через элемент ИЛИ 42 на тртий выход 19 блока 6 управлени  подаетс  сигнал сброса блока В фиксации среднего значени  модул .. Hek вторые входы группы элементов 33 неравнозначности поступает нулевой потенциал с нулевого выхода триггера 31 вывода, в результате чего на шестой выход 22 блока 6 управлени  будут переданы в пр мом коде адреса  чеек блоков 15 пам ти вычислите ных блоков 9. Одновременно начинает работать счетчик 29 вывода, которъОИ определ ет длительность режима вывода кор1&елометр а,

В этом режиме работа коррелометра аналогична работе его в режиме вычислени  оценок коррел ционной функций, только на выход 22 блока 6 управлени , и, соответственно , в блоки 15 пам ти не передютс  через третий элемент И 37 .импульсы записи. Длительность составл ет ri тактсда.

По окончании режима вывода сигнал с выхода старшего разр да счетчика 29 вывода устанавливает в нулевое состо ние триггер 31 вывода и триггер 32 сброса пам тл. Коррелометр начинает работать в режиме вычислени  новых оценок коррел ционной функции

Дл  стирани  предыдущих значений оценок из  чеек блоков 15 пам ти вычислительных блоков 9 в течени первого цикла работы коррелометра в блоки 15 пам ти не передаютс  импульсы считывани  через четвертый элемент И 38, так как триггер 32 сброса пам ти находитс  в нулевом состо нии. Этот триггер переводитс  в единичное состо ние импульсом с выхода старшего разр да счетчика 28 адреска. Таким образсзм, на вторые входы сумматоров 14 в первом цикле плступает нулева  информаци  с блоков 15 Псцл ти через регист 16 пам ти, .

Дл  исключени  ошибки, вызванной постепенным заполнением сдвиговых регистров 11 задержки знака, в начале работы коррелометра устанавливаетс  в нулевое состо ние блок 7 начальной запиои, С выхода этого блока на первый вход 23 блока 6 управлени  поступает нулевой потенциал , который запрещает прохождение импульсов считывани  на шестой выход 22 блока 6 управлени  через элемент И 3:8, Этот же сигнал, инвертированный элементом НЕ 43, поступает на третий выход 19 блока 6. управлени  и запрещает работу блока 8 фиксации среднего значени  модул , а также разрешает прохождение сигналов со старшего разр да счетчика 2 8 адреса на второй выход 18 блока I6 управлени  через седьмой И 4.1, Сигналы с второго выхода 18 блока 6 управлени  поступают на вход блока 7 начальной записи. После п циклов все разр ды всех регисров 11 задержки знака будут содержать значени  знаков исследуемой; реализации, В начале (п+1)-го цикла вычислени  снимаетс  зашреп аюций сигнал с первого входа 23 блока 6 управлени , и коррелсметр начинает вычисление оценки коррел ционной функции

По окончании режима вывода, если реализаци  входшого сигнала остаетс  прежней, первый цикл вычислени  аналогичен (п+1)-му циклу начала работы ко1 елсметр а. Вели же на входы коррелометра подана нова  реализаци , то блок 7 начальНОЙ записи должен быть сброшен и нулевое состо ние.

Дл  получени  коррел ционной функции двух сигналов достаточно разомкнуть переключатель 3 .входных шин, а напр жени  реализации исследуемых процессов подать на входные шины 1 и 2

Число 1с разр дов сдвиговых регистров 11 задержки знака выбираетс  в зависимости от требуемой частоты выборки входных сигналов, котора  определ етс  длительностью цикла . Наиболее рационально прин ть

И-16, тогда при коррелометр будет содержать вычислительных блоков .

Коррелометр позвол ет непосредственно получать оценку нормированной коррел ционной функции в реajibHONi масштабе времени.

Использование параллельно-последовательного метода вычислений позволило значительно сократить аппаратурные затраты, так как в раз уменьшилось число основных элементов вычислительных блоков

Фuг.f

Claims (2)

1. КОРРЕЛОМЕТР, содержащий связанные через переключатель входных шин первую и вторую входные шины, блок сравнения, аналого-цифровой преобразователь, блок управления, блок начальной записи, блок фиксации среднего значения модуля и вычислительный блок, включающий сдвиговый регистр задержки знака й сумматор, при этом первый,второй и третий информационные входы вычислительного блока связаны соответственно с выходом блока сравнения,знаковым выходом аналого-цифррвого преобразователя и его выходом модуля, подсоединенного также к информационному входу блока фиксации среднего значения модуля, первый выход блока управления соединен с управляющими входами блока сравнения и аналого-цйфрового преобра з ова тел я, вход и выход блока- начальной записи подключены соответственно к второму выходу и первому входу блока управления, третий выход которого связан с управляющим входом блока фиксации среднего значения модуля, а четвертый выход - с первый управляющим входом вычислительного блока, которым является управляющий вход сдвигового регистра задержки знака, отличающийся тем, что, с целью упрощения коррелометра, в него введены Щ- 1 дополнительных вычислительных блоков, каждый вычислительный блок содер жит также коммутатор, элемент неравнозначности, преобразователь кода, блок памяти и регистр памяти, причем выход коммутатора подсоеди нен к последовательному входу сдвигового регистра задержки знака, последовательный выход которого соединен с одним из входов элемента неравнозначности и с вто рым информационны* входом коммутатора, подключенного своим первым информационным входом к первому· информационному входу вычислительного блока, а управляющим входом к второму управляющему входу вычислительного блока, второй и третий информационные входы которого связаны соответственно с вторым входом элемента неравнозначности и с информационным входом преобразователя кода, подсоединенного своим управляющим входом к выходу элемента неравнозначности, а выходом - к одному из входов сумматора, второй вход которого соединен с выходом регистра памяти, а выход - с информационным входом блока памяти, выход которого подключен к входу регистра памяти, а управляющий вход - к третьему управляющему входу вычислительного блока, первые управляющие входы и вторые и третьи информационные входа всех вычислительных блоков включены параллельно, первый информационный вход каждого вычислительного блока, кроме первого, связан с последовательным выходом сдвигового регистра задержки знака предыдущего вычислительного блока, а вторые и третьи управляющие входы всех вычислитель ных блоков соединены соответственно с пятым и шестым выходами блока управления, второй вход которого подключен к выходу блока фиксации среднего значения модуля.

2, Коррелометр под, 1, отличающийся тем, что блок управления содержит генератор импульсов, формирователь двух непере секающихся последовательностей импульсов, делитель частоты, счетчик адреса, счетчик вывода, триггер цикла, триггер вывода/ триггер сброса памяти, группу элементов неравнозначности, элемент ИЛИ-НЕ, семь элементов И, элемент ИЛИ и элемент НЕ, причем выход генератора импульсов подключен к входу формирователя двух непересекагацихся последовательностей импульсов, первый выход которого связан с. первым входом первого элемента И, а второй выход - с первым входом второго элемента И, счетным входом счетчика адреса и входом делителя частоты, подсоединенного своим выходом к единичному входу триггера цикла, единичный выход кото- . рого соединен с вторыми входами первого и второго элементов И, а нулевой выход - с входом сброса счетчика адреса, связанного выходом каждого разряда с первым входом соответствующего элемента группы элементов неравнозначности и с соответствующим входом элемента ИЛИ-HE, а выходом старшего разряда также с нулевые входом триггера цикла, единичным входом триггера сброса памяти, первым входом седьмого элемента И и счетным входом счетчика вывода, подсоединенного своим выходом переполнения к нулевому входу триггера сброса памяти и нулевому входу триггера вывода, единичный выход которого соединен с первым входом элемента ИЛИ, а нулевой выход - с вхбдом сброса счетчика вывода, вторыми входами всех элементов группы элементов неравнозначности и вторым входом третьего элемента И, выход первого элемента И подключен к первьм входам четвертого и пятого элементов И, а также к четвертому выходу блока, выход второго элемента И связан с первыми входами третьего и шестого элементов И, единичный выход триггера сброса памяти подсоединен к второму входу четвертого элемента И, выход элемента ИЛИ-НЕ соединен с вторыми входами пятого и шестого элементов И, третий вход четвертого .элемента И подключен к первому входу блока, с которым через элемент НЕ связаны также вторые входы седьмого элемента И и элемента ИЛИ, а к второму входу блока подсоединен единичный вход триггера вывода, выходы пятого, шестого и седьмого элементов И соединены соответственно с пятым, первым и вторым выходами блока, выход элемента ИЛИ- с третьим выходом блока, а выходы всех элементов группы элементов неравнозначности и выходы третьего и четвертого элементов И образуют шестой выход блока,