SU1117657A1 - Дифференцирующее устройство - Google Patents

Abstract

I. ДИФФЕРЕНЦИРУЮЩЕЕ УСТРОЙСТВО, содержащее регистр, счетчик , вход которого соединен с шиной тактовых импульсов устройства, коммутатор , перва  группа выходов которого соединена с первой группой раз- р дных входов первого накапливающего сумматора, триггер и первый элемент задержки, отличающеес   тем, что, с целью уменьшени  запаздывани  при дифференцировании дискретной последовательности, устройство содержит мультиплексор, второй накапливающий сумматор и второй элемент задержки, при этом группа информационных входов устройства соединена с группой разр дных входов регистра и с первой группой информационных входов мультиплексора, выходы разр дов регистра соединены с второй группой информационных входов мультиплексора , группа выходов которого соединена с группой разр дных входов второго накапливающего сумматора. группа разр дных выходов которого соединена с группой информационных входов коммутатора, втора  групщ выходов которого соединена с второй группой разр дных входов первого накапливаи цего сумматора, шина тактовых импульсов устройства соединена с входом триггера, с первым управл ющим входом мультиплексора и через второй элемент задержки - с вторым управл ющим входом коммутатора, выход триггера соединен с входом управлени  записью регистра, выходы счетчика и первого накапливающего сумматора  вл ютс  выходами устройства. 2.Устройство по П.1, отлиS чающеес  тем, что коммутатор содержит две группы элементов И, первый вход каждого i-го элемента И первой группы соединен с первым л-го элемента второй группы и с i-M входом группы информационных входов коммутатора, вторые входы элементов И первой группы подключены к второму управл ющему входу коммутаVl тора, вторые входы элементов И второй о группы подключены к первсжу управл иидему входу коммутатора, выходы элеО1 ментов И первой группы образуют вую группу выходов коммутатора, выходы элементов И второй группы обрйзуют вторую группу выходов коммутатора. 3.Устройство по п.1, о т л и чающеес  тем, что мультиплек сор содержит две группы элементов И и группу элементов ИЛИ, причем первые входы элементов И первой группы образуют первую группу информационных входов мультиплексора, первые входы элементов И второй группы образуют

Description

вторую группу информационных.входов мультиплексора, вторые входы элементов И первой группы подключены к первому управл ющему входу мультиплексора , вторые входы элементов И второй

группы подключены к второму управл ю- типлексора.

щему входу мультиплексора, выходы каждого i-го элемента И первой и второй групп соединены с входами i-ro элемента ИЛИ, вьгходы группы элементов ИЛИ образуют группу выходов муль

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  определени  скорости изменени  входного сигнала, представленного в виде цифрового кода . Известно устройство, содержащее реверсивный счетчик, регистр, преобразователь код-аналог, генератор, триггер, формирователь и линию задержки , позвол ющее определ ть скорость изменени  входного сигнала } Недостатком этого устройства  вл  етс  низка  точность, св занна  с тем, что скорость определ етс  на основе только двух измерений и тем самым в :значительной степени зависит от ошибок отдельных измерений. Известно тдкже устройство, содержащее первый и второй регистры, формирователь , счетчик, элемент задержки , элементы И и ИЛИ 2. Недостатком устройства  вл етс  низка  точность, вызванна  небольшим количеством измерений (четыре), учас твукнцих в определении средней скорости . Наиболее близким по технической сущности к предлагаемому  вл етс  дйфференцирукнцее устройство, содержащее коммутатор, через который вход устройства соединен с входом накапли вающего Сумматора, выход которого со I единен с информационным входом регис тра, счетчик, соединенный входом с щиной тактовых импульсов, разр дными выходами - с управл кицими зкоцам  коммутатора, а выходом переполнени  с триггером, выходы которого соедине ны с входами записи накапливающего сумматора, с управл ющим входом регистра и через элемент задержки - с входом считывани  накапливак цего сум матора 3 . Недостаток известного устройства заключаетс  в низком 6ыстро ействии, св занном с тем, что их входной сигнал может быть только последователь-. ностью импульсов, максимальна  частота которых ограничена временем выполнени  операции сложени  в сумматоре. Цель изобретени  - уменьшение запаздывани  при дифференцировании дис-кретной последовательности. Цель достигаетс  тем, что дифференцирующее устройство, содержащее регистр, счетчик, вход которого соединен с шиной тактовых импульсов устройства , коммутатор, перва  группа выходов которого соединена с первой группой разр дных входов первого накапливанкцего сумматора, триггер и первый элемент задержки, содержит мультиплексор, второй накапливающий сумматор и второй элемент задержки, при этом группа информационных входов устройства соединена с группой разр дньгх входов регистра и с первой группой информационных входов мультиплексора , выходы разр дов регистра соединены с второй группой информационных входов мультиплексора, группа выходов которого соединена с группой разр дных входов второго накапливающего сумматора, разр дных выходов которого соединена с группой информационных входов коммутатора втора  группа вькодов которого соединена с второй группой разр дных входов первого накапливающего сумматора, шина тактовых импульсов устройства соединена, с входом триггера, с первым управл кмдим входом мультиплексора и через второй элемент задержки - с вторым управл ющим входом ком1 1утатора , выход триггера .соединен с входом управлени  записью регистра, выходы счетчика и первого накапливающего сумматора  вл ютс  выходами устройст ва. Коммутатор содержит две группы элементов И, первый вход каждого и-г элемента И первой группы соединен с первым входом -го элемента второй группы и с j-M входом группы информа ционных входов коммутатора, вторые входы элементов И первой группы подключены к второму управл нщему входу коммутатора, вторые входы элементов И второи группы подключены к первому (Управл ющему входу коммутатора, выходы элементов И первой группы образуют первую группу вьпсодов коммутато . ра, выходы элементов И второй группы образуют вторую -группу выходов коммутатора . Мультиплексор содержит две группы элементов И и группу элементов ИЛИ, причем первые входы элементов И первой группы образуют первую группу информационных входов мультиплексора первые входы элементов И второй груп пы образуют вторую группу информационньк входов мультипледссора, вторые входы элементов И первой группы подключены к первому управл кщему входу мультиплексора, вторые входы элементов И второй труппы подключены к вто рому управл ющему входу мультиплексо ра, выходы каждого i-го элемента И первой и второй групп соединены с входами i-го элемента ШШ выходы группы элементов ИЛИ образуют группу выходов мультиплексора. В основу положены следующие математические зависимости. Средн   скорость изменени  может быть определена следующим образом Г4 Л 6(х+(1,) Этот алгоритм может быть приведен к виду, удобному дл  быстрого дифференцировани , если воспользоватьс  и двойньвш S сумоднокр атными мами входного сигнала, П (cLT) , Ы«о и об f (jTJ . , 1 7 Окончательное выражение алгоритма дифференцировани  (,..,(s; к.°-1 ь где Ь - шаг . положительные числа, последний алгоритм .наиболее прос реализуетс , поскольку требует запоминани  только одного старого значени  сумм (0) и вычислени  однократной и двойной суммы в один и тот же момент времени. Кроме того , если ( V + t)2, m 1,2,..., то вычисление выражени  в квадратных . скобках (3) потребует вьлопнени  операции умножени . На чертеже представлена структур-. з  схема устройства, Устройство содержит накапливаюпщй сумматор 1, коммутатор 2, накапливаи ций сумматор 3, мультиплексор 4, регистр 5, счетчик 6, триггер 7,элементы 8 и 9 задержки. Кроме того, коммутатор 2 содержит группу элементов И 10, а мультиплексор 4 - группу элементов ИЛИ 11 и элементов 12. Функщсонапьное назначение узлов следующее. Сумматоры 1 и 3 предназначены дл  вычислени  однократной и двойной сумм входного сигнала и вычислени  результата дифференцировани .Сунматор 1 имеет два входа: первый - вычитающий , подключен к входу сумматора , начина  с младшего разр да, такой вход может быть получен поразр дным инвертированием значащих разр дов входного кода, в-торой вход - суммирующий , подключенньй к входу суммато-. ра, начина  с т-го разр да дл  выполнени  сложени  с коэффициентом, соответствующим формуле (2), а именно . Коммутатор 2 состоит из2-х групп элементов И и предназначен дл  передачи кода с выхода сумматора 3 на вычитающий вход сумматора 1 при наличии сигнала на шине тактовых им-, пульсов, либо на суммирующий вход при наличии сигнала с выхода счетчика .; ЬЬ льтиплексор 4 состоит иэ 2-ос групп -элементов И, объединенных поразр дно элементами ИЛИ и преднаэначенньпс дл  подачи на вход сумматора 3 либо кода с входа устройства при наличии сигнала на шине тактовых сигналов , либо с выхода регистра по сигналу с выхода счетчика.

Регистр 5 предназначен дл  запоминани  на период вычислений значени  входного сигнала в начальный момент времени f(0). Регистр 5 имеет синхронизирукиций вход, св занный с выкодом триггера 7. Регистр 5 и триггер 7 образуют регистр-защелку, информаци  в которьй заноситс  однократно после сброса триггера 7. Счетчик 6 предназначен длЛ подсчета количества значений входного сигнала , поступивших на вход устройства, вьфаботки сигнала окончани  суммировани  и управлени  формированием результата по достижении счетчиком значени  2 .

Элементы задержки суммировани  в первом сумматоре используютс  на врем  окончани  операции в сумматоре 3.

Устройство работает следунщим об- разом. .

В исходном состо нии сумматоры 1 и

3и счетчик обнулены, а триггер 7 находитс  в состо нии, обеспечивающем прием значени  f(0) на регистр 5. На вход устройства поступает входной сигнал в обратном коде, сопровождаемьй импульсом на тактовой шине, которьй обеспечивает занесение значени  f(0)

в регистр 5, открывает мультиплексор

4дл  прибавлени  этоГо значени  к содержимому сумматора 3, а после окончани  суммировани  в нем открывает коммутатор 2 дл  вычитани  содержимого сумматора 3 из содержимого сумматора 1. Следунлдее значение входного сигнала, также сопровождаемое тактовым сигналом, не измен ет содержимого регистра 5, так как триггер 7 заперт. В остальном процесс вычислени  повтор етс .

В результате в сумматоре 3 оказываетс  значение (о)+ 1т) , а в сумматоре 1 - значение (2(ОИ(,Т)) .

Каждьй сигнал на тактовой шине, кроме того, выполн ет прибавление 1 к счетчику 6. Когда на вход устройства придет 1 + 1-и тактовьй импульс, на сумматорах 3 и 1 формируютс  однократна  и двойна  суммы входных сигналов , если k-i-1 2, то сигнал переноса со счетчика 6 поступает на управл ющий вход мультиплексора 4 и обеспечивает прибавление содержимого регистра 5 к содержимому сумматора 3. После окончани  суммировани  этот сигнал поступает на второй управл ющий вход коммутатора 2 через элемент 8 задержки и полученное значение будет прибавлено к содержимому сумматора 1. Поскольку второй выход коммутатора подключен к входу сумматора 1, начина  с т-го разр да, сложение выполн етс  с коэффициентом Я-fl. Таким образом, после окончани  операции в сумматоре 1 будет получено значение f(.xl s вычисленное по формуле (2) с точностью до посто нного масштабногЬ множител (цепи сброса с целью упрощени  . не показаны).

Таким образом, предлагаемое устройство позвол ет определ ть производную входного сигнала, представленного в виде .цифрового кода, обеспечива  тем cavuOM повьш1ение быстродействи ,

Технико-экономический эффект изобретени  заключаетс  в обеспечении возможности дифференцировани  быстродёйствунндих входных сигналов, представленных в цифровом коде. Например, если времй выполнени  сложени  в сумматоре равно tc , разр дность входного кода - п, то максимальное количество импульсов, соответствуклдее этому коду, равно 2 и дл  приема одного значений входного сигнала устройству 3 потребуетс  врем  i.if.2 , а предлароемому -, 2-t . Таким образом, предлагаемое устройство способно принимать и обрабатьшать сигналы с частотой в раза чаще.

Claims (3)

1. ДИФФЕРЕНЦИРУЮЩЕЕ УСТРОЙСТВО, содержащее регистр, счетчик, вход которого соединен с шиной тактовых импульсов устройства, коммутатор, первая группа выходов которого соединена с первой группой разрядных входов первого накапливающего сумматора, триггер и первый элемент задержки, отличаю щеес я тем, что, с целью уменьшения запаздывания при дифференцировании дискретной последовательности, устройство содержит мультиплексор, второй накапливающий сумматор и второй элемент задержки, при этом группа информационных входов устройства соединена с группой разрядных входов регистра и с первой группой информационных входов мультиплексора, выходы разрядов регистра соединены с второй группой информационных входов мультиплексора, группа выходов которого соединена с группой разрядных входов второго накапливающего сумматора, группа разрядных выходов которого соединена с группой информационных входов коммутатора, вторая групщ выходов которого соединена с второй группой разрядных входов первого накапливающего сумматора, шина тактовых импульсов устройства соединена с входом триггера, с первым управляющим входом мультиплексора и через второй элемент задержки - с вторым управляющим входом коммутатора, выход триггера соединен с входом управления записью регистра, выходы счетчика и первого накапливающего сумматора являются выходами устройства.

2. Устройство по п.1, отличающееся тем, что коммутатор содержит две группы элементов И, первый вход каждого ϊ-го элемента И первой группы соединен с первым входом i-го элемента второй группы и с ΐ—м входом группы информационных входов коммутатора, вторые входы элементов И первой группы подключены к второму управляющему входу коммутатора, вторые входы элементов И второй группы подключены к первому управляющему входу коммутатора, выходы эле— ментов И первой группы образуют первую группу выходов коммутатора, выходы элементов И второй группы образуют вторую группу выходов коммутатора.

3. Устройство по п.1, о т лича ю щ е еся тем, что мультиплек- * сор содержит две группы элементов И и группу элементов ИЛИ, причем первые входы элементов И первой группы образуют первую группу информационных : входов мультиплексора, первые входы элементов И второй группы образуют вторую группу информационных входов мультиплексора, вторые входы элементов И первой группы подключены к первому управляющему входу мультиплексора, вторые входы элементов И второй группы подключены к второму управляю щему входу мультиплексора, выходы' каждого ί-го элемента И первой и второй групп соединены с входами ί-го элемента ИЛИ, выходы группы элементов ИЛИ образуют группу выходов мультиплексора.