SU1620952A1 - Устройство дл измерени скорости изменени частоты - Google Patents

Abstract

Изобретение относитс  к измерительной технике. Цель изобретени  - повышение точности измерени  скорости изменени  частоты - достигаетс  путем выполнени  дополнительных отсчетов. Устройство содержит входной формирова

Description

ватель 1, N счетных каналов 2, формирователь 3 времени счета, триггер 11, два коммутатора 18, 19, регистр 17 сдвига сигналов управлени  коммутаторами, блок вычитани  4, индикатор 5. В устройство дополнительно введены N-2 счетных каналов и регистр сдвига сигналов управлени , а в формирователь времени счета устройства введены де литель частоты и регистр сдвига стробов с соответствующими св з ми, что позвол ет за счет уменьшени  интервалов интерлол - ции функции повысить точность измерени  скорости изменени  частоты при одновре- енном увеличении быстродействи . 2 ил.

Изобретение относитс  к измерительной технике и предназначено дл  измерени  и контрол  скорости изменени  частоты.

Цель изобретени  - повышение точности измерени  скорости изменени  частоты за счет уменьше, 1Я интервала интерполировани  функции f(t).

На фиг. 1 приведена структурна  схема устройства дл  изг зрени  скорости изменени  частоты; на фиг. 2 - временные диаграммы работы устройства.

Устройство дл  измерени  скорости изменени  частоты (фиг. 1) содержит входной формирователь 1, N счетных каналов 2.1, 2.2,...,2.N, формирователь 3 времени счета, блок 4 вычитани  и индикатор 5, Каждый 1-й счетный канал содержит последовательно соединенные селектор 6.1, счетчик 7,1, буферный регистр 8.1, а также последовательно соединенные одновибратор 9.i переписи кода и одновибратор 10.1 импульса сброса.

Фоомироаатель 3 времени счета образуют опорный г энератор 11, декадный делитель 12 частоты, формирователь 13 стробов, делитель 14 частоты и регистр 1G сдвига стробов. Устройство также содержит триггер 16, регистр 17 сдвига сигналов управлени  и коммутаторы 18 и 19.

Блок 4 вычитани  включает сумматор 20, преобразователь 2 кодов и блок 22 выделени  знака. В устройстве входы счетных каналов 2 подключены к выходу входного формировател  1. В каждом счетном канале соединены последовательно селектор 6, счетчик 7, буферный регистр 8, а выход одно- вибратора 10 импульса сброса подключен к обнул ющему входу счетчика 7, выход одно- вибратора Ј переписи кода соединен с управл ющим входом буферного регистра 8.

В формирователе 3 времени счета соединены последовательно опорный генератор 11, декадный делитель 12 частоты, формирователь 13 стробов, вход делител  14 частоты соединен с выходом опорного генератора 11, а выход подключен к тактовому входу регистра 15 сдвига стробов и тактовому входу регистра 17 сдвига сигналов управлени .

Выходы регистра 15 сдвига стробов соединены с селектирующими входами селекторов 6 и одновибраторов 9 переписи кода счетных каналов. Информационный вход

регистра 15 сдвига соединен с выходом формировател  13 стробов, а информационный вход регистра 17 сдвига сигналов управлени  подключен к выходу триггера 16, R-вход которого подключен к выходу одновибратора 9,1 переписи кода.

Управл ющие входы коммутаторов 18 и 19 соединены с соответствующими выходами разр дов регистра 17 сдвигов сигналов управлени .

Выходы коммутаторов 18 и 19 соединены с соответствующими входами блока 4 вычитани , выход которого соединен с входом индикатора 5. Пр мые выходы буферных регистров8 счетных каналов соединены

с входами коммутатора 18. Инверсные выходы буферных регистров 8 счетных каналов соединены с входами коммутатора 19,

Сумматор 20 блока вычитани  4 представл ет собой М-разр дный полный сумматор , который выполн ет сложение двух двоичных чисел. Преобразователь 21 содержит известные элементы цифровой техники ИСКЛЮЧАЮЩЕЕ ИЛИ, преобразователь двоичного кода в двоично-дес тичный.

Блок 22 выделени  знака представл ет собой одноразр дный полный сумматор, вхсд переноса которого подключен к выходу переноса старшего разр да сумматора 20, а выход переноса блока 22 соединен с входом

переноса младшего разр да сумматора 20. Рассмотрим работу устройства в соответствии с време: ной диаграммой, приведенной на фиг. 2.

Формирователь 3 времени счета из частоты опорного генератора 11 вырабатывает две последовательности импульсов. Первую последовательность импульсов формирует декадный делитель 12 частоты, управл ющий работой формировател  13 стробов.

Вторую последовательность импульсов формирует делитель 14 частоты.

Строб-импульсы с выхода формировател  13 стробов поступают на информационный вход четырехразр дного регистра 15

сдвига стробов, на тактовый вход которого поступают импульсы с выхода делител  14 частоты, что обеспечивает относительный временной сдвиг строб-импульсов на выходах разр дов регистра 15 на величину (фиг. 2) т W2.

Тсч - длительность строб-импульса формировател  стробов 13.

Таким образом, строб-импульсы одинаковой длительности, поступающие со сдвигом r tC4/2 с первого, второго, третьего и четвертого выходов регистра 15 сдвига стробов формировател  3 времени счета последовательно на соответствующие селектирующие входы селекторов 6.1 - 6.4 счетных каналов 2.1-2.4, создают временные ворота дл  счетчиков 7.1-7.4, которые заполн ютс  импульсами, сформированными из входной частоты импульсов входного сигнала формировател  и поступающими на объединенные между собой информационные входы счетных каналов 2,1 -2.4.

В момент окончани  времени счета первого счетного канала одновибратор 9.1 переписи кода вырабатывает импульс переписи кода, который поступает на управл ющий вход буферного регистра 8.1 и переписывает код частоты, просчитанной счетчиком 7.1 за врем  tC4, в регистр 8.1, после чего одновибратор 10.1 импульса сброса вырабатывает импульс сброса, который поступает на обнул ющий вход счетчика 7.1, подготавлива  первый счетный канал

2.1к очередному измерению. Одновременно импульс переписи кода с выхода одно- вибратора 9.1 переписи кода поступает на R-вход триггера 16, устанавлива  его в единичное состо ние (фиг. 2). В этом состо нии триггер 16 находитс  до момента прихода на S-вход импульса с выхода делител  14 частоты, перевод щего триггер в нулевое состо ние.

В момент окончани  времени счета второго счетного канала одновибратор

9.2переписи кода вырабатывает импульс переписи кода, который поступает на управл ющий вход буферного регистра 8.2 и переписывает код частоты, просчитанной счетчиком 7.2 за врем  гсч, в регистр 8.2, после чего одновибратор 10.2 импульса сброса вырабатывает импульс сброса, который поступает на обнул ющий вход счетчика 7.2, подготавлива  второй счетный канал 2.2 к очередному измерению.

В момент окончани  времени счета третьего счетного канала одновибратор 9.3 переписи кода вырабатывает импульс переписи кода, который поступает на управл ющий вход буферного регистра 8.3 и переписывает код частоты, просчитанный счетчиком 7.3 за врем  tc4, в регистр 8.3, после чего одновибратор 10.3 импульса сброса вырабатывает импульс сброса, который поступает на обнул ющий вход счетчика 7.3, подготавлива  третий счетный канал 2.3 к очередному измерению.

В момент окончани  времени счета четвертого счетного канала одновибратор 9.4 переписи кода вырабатывает импульс переписи кода, который поступает на управл ющий вход буферного регистра 8.4 и переписывает код частоты, просчитанной

счетчиком 7.4 за врем  1сч, в регистр 8.4, после чего одновибратор 10.4 импульса сброса вырабатывает импульс сброса, который поступает на обнул ющий вход счетчика 7.4, подготавлива  четвертый

счетный канал 2.4 к очередному измерению. Импульсы, поступающие с выхода делител  14 частоты на тактовый вход регистра 17 сдвига сигналов управлени  коммутаторами , начина  с импульса, перевод щего

триггер 16 в единичное состо ние, осуществл ют потактовый сдвиг сигнала с уровнем 1, поступающего с пр мого выхода триггера 16 на информационный вход регистра 17. В результате по мере продвижени  по разр дам регистра 17 1 на управл ющие входы коммутаторов 18 и 19 последовательно поступают управл ющие сигналы с уровнем 1, обеспечивающие подачу на входы блока 4 вычитани  кодов частот с буферных регистрое счетных каналов: с пр мых выходов - через коммутатор 18, с инверсных выходов - через коммутатор 19. В результате на сумматоре 20 блока 4 вычитани  происходит поочер едное сложение кодов чисел Aaj + AIJ:

Аз + A2j; A4j + At(j+i) + Аз, и т.д., т.е. производитс  вычитание кодов двоичных чисел, соответствующих двум последовательным измерени м частот в счетных каналах: A2J - AIJ; Аз - A2j; A4J - Ащ+i) -

и т.д.

Приращение частоты Af на временном интервале tC4 определ етс  разностью между последовательными во времени значени ми частот, измеренными поочередко в счетных каналах: Afj fj-f)-i; A fj+1 - fн-1 - fj и т.д.

Скорость изменени  частоты on редел  етс  как приращение частоты за врем  измерени :

ej

:AfJ fj-fj-i.

tc4

tc4

Јj + i

fj + 1-f)

fen

Поскольку формирователь З времени счета формирует декадное врем , то прира- щение частоты, определенное блоком 4 вычитани ,  вл етс  скоростью изменени  частоты, выраженное в нормированных единицах .

В блоке А вычитани  определ етс  знак изменени  частоты (блок 22 выделени  знака ) и происходит преобразование двоичного кода разности частот в дес тичный (преобразователь 21).

Информаци  о скорости изменени  частоты в виде пр мого или инверсного кода в зависимости от знака суммы, преобразованна  в удобную дл  считывани  дес тичную форму, поступает в индикатор 5.

В устройстве за счет выполнени  допол- нительных отсчетов функции f(t) на интервале tc4 можно измер ть с повышенной точностью скорость изменени  частоты входного сигнала.

Таким образом, по сравнению с извест- ным предлагаемое устройство характеризуетс  повышенной точностью измерени  скорости изменени  частоты.

Claims (1)

1. Формула изобретени 

   Устройство дл  измерени  скорости из- менени  частоты, содержащее входной формирователь, выход которого соединен со счетными входами первого и второго счетных каналов, состо щих из последовательно соединенных селектора, счетчика и буферного регистра, а также одновибратора переписи кода и одновибратора импульса сброса, причем выход одновибратора переписи кода соединен с управл ющим входом буферного регистра и с входом одновибра- тора импульса сброса, выход которого соединен с обнул ющим входом счетчика, триггер, R-вход которого соединен с выходом одновибратора переписи кода первого счетного канала, формирователь времени счета, содержащий последовательно соединенные опорный генератор, декадный делитель частоты и формирователь стробов, два коммутатора, причем первый информационный вход первого коммутатора соединен с пр мым выходом буферного регистра первого счетного канала, а второй - с пр мым выходом буферного регистра второго счетного канала, первый информационный вход второго коммутатора соединен с инверсным выходом буферного регистра первого счетного канала, второй информационный вход второго коммутатора соединен с инверсным выходом буферного регистра второго счетного канала, выходы коммутаторов подключены соответственно к первому и второму входам блока вычитани , выход которого соединен с индикатором, отличающее- с   тем, что, с целью повышени  точности измерени  скорости изменени  частоты, в него дополнительно введены N-2 счетных канала, входы которых объединены и подключены к выходу входного формировател , N-разр дный регистр сдвига сигналов управлени  коммутаторами, информационный вход которого соединен с пр мым выходом триггера, выходы разр дов регистра соединены с соответствующими управл ющими входами первого и второго коммутаторов, а в формирователь времени счета введены N-разр дный регистр сдвига стробов и делитель частоты, причем информационный вход регистра сдвига стробов соединен с выходом формировател  стробов, а тактовый вход - с выходом делител  частоты, S-входом триггера и тактовым входом регистра сдвиги сигналов управлени , вход делител  частоты соединен с выходом опорного генератора, выходы разр дов регистра сдвига стробов соединены с селектирующими входами соответствующего счетного канала; пр мые выходы N-2 буферных регистров N-2 счетных каналов соединены с соответствующими информационными входами первого коммутатора, а инверсные выходы этих буферных регистров соединены с соответствующими информационными входами второго коммутатора.