SU1487159A1

SU1487159A1 - Цифровой умножитель час тоты

Info

Publication number: SU1487159A1
Application number: SU874266076A
Authority: SU
Inventors: Nikolaj A Kamynin; Evgenij I Kostryukov
Original assignee: Kb Aviat I
Priority date: 1987-06-23
Filing date: 1987-06-23
Publication date: 1989-06-15

Description

Изобретение относится к информационно-измерительной технике и может быть использовано в качестве синхронизирующего устройства для аналого-цифровых

преобразователей, в цифровых анализаторах спектра, функциональных генераторах и т. д. Целью изобретения является повышение точности умножения частоты входного сигнала при одновременном повышении надежности цифрового умножителя частоты, который содержит генератор 1 тактовых импульсов, элементы И 2, 4, кодоуправляемые делители 3 и 11 частоты, элемент ИЛИ 5, регистры памяти 6, 7, 8 и 9, сумматор 10, счетчик 12 импульсов, двухканальный коммутатор 13, входную шину 14, элемент 15 задержки и выходную шину 16. Использование старших разрядов регистра 7 для управления работой коммутатора 13 и управления компенсацией погрешности позволило исключить блок синхронизации, что повысило надежность умножителя. 1 ил.

1487159

3 4

Изобретение относится к информационноизмерительной технике и может быть использовано в качестве синхронизирующего устройства для аналого-цифровых преобразователей, в цифровых анализаторах спектра, 5 функциональных генераторах и т. д.

Цель изобретения — повышение точности умножения частоты входного сигнала при одновременном повышении надежности устройства.

На чертеже приведена структурная электрическая схема цифрового умножителя частоты.

Цифровой умножитель частоты содержит генератор 1 тактовых импульсов, причем выход генератора 1 тактовых импульсов соединен с первым входом первого элемента И 2, выход которого соединен со счетным входом первого кодоуправляемого делителя 3 частоты, второй элемент И 4, выход которого соединен с первым входом элемента 20 ИЛИ 5, первый регистр 6 памяти, второй регистр 7 памяти, третий регистр 8 памяти, четвертый регистр 9 памяти, сумматор 10, выходы разрядов которого соединены с входами разрядов второго регистра 7 памяти, второй кодоуправляемый делитель 11 час- 25 готы, выход которого соединен со счетным входом счетчика 12 импульсов, а также двухканальный коммутатор 13, выход которого соединен с входом первого слагаемого сумматора 10, причем управляющие входы первого и второго кодоуправляемых делителей 3 "’θ

и 11 частоты соединены с выходами разрядов третьего и четвертого регистров 8 и 9 памяти, соответственно, а выход генератора 1 тактовых импульсов соединен со счетным входом второго кодоуправляемого делителя 11 частоты, выходы разрядов которого соединены с входами разрядов первого регистра б памяти, а выходы разрядов счетчика 12 импульсов соединены с входами разрядов третьего регистра 8 памяти, вход записи которого соединен с входом записи первого регист- 40 ра 10 памяти и входной шиной 14 устройства, элемент задержки 15, вход которого соединен с входной шиной 14 устройства, а выход с входами «Сброс» второго кодоуправляемого делителя 1 1 частоты и счетчика 12 импульсов, причем прямой выход старшего разряда ^5 второго регистра 9 памяти соединен с вторым входом первого элемента И 2, а инверсный выход старшего разряда второго регистра 7 памяти соединен с первым входом второго элемента И 4, входом переноса в младший разряд сумматора 10 и управляющим входом двухканального коммутатора 13, первая группа входов которого соединена с выходами разрядов первого регистра 6 памяти, а вторая группа входов — с инверсными выходами разрядов четвертого регистра 9 55

памяти, причем второй вход второго элемента И 4 соединен с выходом генератора 1 тактовых импульсов, а выход элемента ИЛИ 5

соединен с управляющим входом второго регистра 7 памяти, выходы разрядов которого соединены с входом второго слагаемого сумматора 10, причем второй вход элемента ИЛИ 5 соединен с выходом первого кодоуправляемого делителя 3 частоты, выход которого соединен с выходной шиной 16 устройства.

Цифровой умножитель частоты работает следующим образом.

От генератора 1 тактовых импульсов импульсы с периодом то поступают на вход счетчика 12 через кодоуправляемый делитель 11 частоты, на вход кодоуправляемого делителя 3 частоты через элемент И 2, а на вход «Запись» регистра 7 через элементы И 4 и ИЛИ 5.

На вход устройства поступают импульсы входной частоты /_х. Положительный фронт каждого входного импульса, воздействуя на вход «Запись» регистра 6 и регистра 8, фиксирует в них состояние кодоуправляемого делителя 11 частоты и счетчика 12 соответственно, и через элемент задержки 15 устанавливает кодоуправляемый делитель 11 и счетчик 12 в исходное состояние. Кодоуправляемые делители 11 и 3 частоты представляют собой счетчики по модулю, задаваемому в регистрах 9 и 8 соответственно.

В регистре 9 предварительно записывается требуемый коэффициент умножения К.

За промежуток времени, равный периоду входной последовательности Т_х=1/Д на вход кодоуправляемого делителя 11 частоты поступает определенное число импульсов Ν=Τ_χ/τ₀.

С приходом очередного входного импульса в регистр 8 из счетчика 12 запишется цег N1

лая часть числа Ν/Κ, обозначим ее ],

а в регистр 6 из кодоуправляемого делителя 11 перепишется число

Д/У=Л--[£]-/С

В следующий период число [ Ν/Κ], записанное в регистр 8, определяет коэффициент деления кодоуправляемого делителя 3. Таким образом, на выходе кодоуправляемого делителя 3, т. е. на выходе устройства, будут импульсы с периодом 7вых= 1/^>ых=то[ N/К]

Для умножения без погрешностей этот промежуток времени должен быть

где {^} — дробная часть от деления N на К,

а ΔΑ' — сумма остатков, ι\Ν=Κ

Значит, на выходе устройства ί-й импульс

появляется с опережением на время

1487159

Устранение указанной погрешности осуществляется следующим образом.

Каждый импульс с выхода устройства поступает через элемент ИЛИ 5 на вход записи регистра 7 и записывает в него результат суммирования слагаемых в сумматоре 10. Если на управляющем входе двухканального коммутатора 13 «ноль», то к входам первого слагаемого сумматора 10 подключен регистр б (первое слагаемое равно ΔΛ1), иначе — инверсные выходы разрядов регистра 9 (первое слагаемое равно К — обратный код числа К). В качестве второго слагаемого участвует содержимое регистра 7.

Каждый раз, когда на выходе старшего разряда регистра 7 появляется «ноль» (число, записанное в нем, становится положительным), коммутатор 13 подключает инверсные выходы регистра 9, при этом на вход переноса в младший разряд сумматора 10 поступает «1» и на выходе сумматора 6 формируется дополнительный код числа «о—X, где ао— остаток в регистре 7. При этом элемент И 2 оказывается закрыт для прохождения импульса с выхода генератора 1 тактовых импульсов, а элемент И 4 открыт. Очередной тактовый импульс поступит на вход «Запись» регистра 7 через элемент ИЛИ 5 и запишет в него число а₀—К, при этом значение старшего разряда регистра 7 станет равным единице (отрицательное число в регистре 7).

Элемент И 2 будет открыт, а элемент И 4 закрыт, коммутатор 13 подключит в качестве первого слагаемого выход регистра 6 и на выходе сумматора сформируется код ао— —Λ'+ΔΛΖ. Каждый импульс с выхода устройства будет увеличивать содержимое регистра 7 на величину Δ/ν до момента, когда сумма остатков ΔΝ превысит число К- Допустим, ао=О, тогда между моментами записи в регистр 7 числа К на выходе устройства появится πι=Κ/'ΔΝ импульсов, а величина опережения последнего импульса будет равна ζηΔΖι=το· В момент записи нового числа — К, элемент И 2 закрыт, поэтому один импульс с выхода генератора 1 тактовых импульсов не проходит на счетный вход кодоуправляемого делителя 3 частоты, т. е. импульс на выходе устройства появится с задержкой то. Таким образом, устраняется полностью или в большей мере опережение Δ/„ и импульсы появляются на выходе устройства с опережением не бо^ее, чем на то. Если опережение устранилось полностью, то ао=0, иначе Ο<αο<ΔΛ/ определяет остаток опережения. Эта величина сохраняется в регистре 7 и учитывается при последующих вычислениях погрешности, что обеспечивает компенсацию ошибки умножения.

Использование старших разрядов регистра 7 для управления работой коммутатора 13 и управления компенсацией погрешности позволило исключить блок синхронизации, имеющийся в известном устройстве, что значительно упрощает предлагаемое устройство, повышая его надежность.

Сохранение остатка погрешности измерения периода входного сигнала в регистре 7 и учет остатка при дальнейшей работе устройства устраняет накопление ошибки и обеспечивает повышение точности умножения частоты.

Claims

Формула изобретения

Цифровой умножитель частоты, содержащий генератор тактовых импульсов, выход которого соединен с первым входом первого элемента И, выход которого соединен со счетным входом первого кодоуправляемого делителя частоты, второй элемент И, выход которого соединен с первым входом элемента ИЛИ, первый, второй, третий и четвертый регистры памяти, сумматор, выходы разрядов которого соединены с входами разрядов второго регистра памяти, второй кодоуправляемый делитель частоты, выход которого соединен со счетным входом счетчика, импульсов, а также двухканальный коммутатор, выход которого соединен с входом первого слагаемого сумматора, причем управляющие входы первого и второго кодоуправляемых делителей частоты соединены с выходами разрядов третьего и четвертого регистров памяти соответственно, а выход генератора тактовых импульсов соединен со счетным входом второго кодоуправляемого делителя частоты, выходы разрядов которого соединены с входами разрядов первого регистра памяти, а выходы разрядов счетчика импульсов соединены с входами разрядов третьего регистра памяти, вход записи которого соединен с входом записи первого регистра памяти и входной шиной устройства, отличающийся тем, что, с целью повышения точности при одновременном повышении надежности, в него введены элемент задержки, вход которого соединен с входной шиной устройства, а выход — с входами «Сброс» второго кодоуправляемого делителя частоты и счетчика импульсов, причем прямой выход старшего разряда второго регистра памяти соединен с.вторым входом первого элемента И, а инверсный выход старшего разряда второго регистра памяти соединен с первым входом второго элемента И, входом переноса в младший разряд сумматора и управляющим входом двухканального коммутатора, первая группа входов которого соединена с выходами разрядов первого регистра памяти, а вторая группа входов — с инверсными выходами разрядов четвертого регистра памяти, причем второй вход второго элемента И соединен с выходом генератора тактовых импуль1487159

сов, а выход элемента ИЛИ подключен к управляющему входу второго регистра памяти, выходы разрядов которого соединены с входом второго слагаемого сумматора,

при этом второй вход элемента ИЛИ соединен с выходом первого кодоуправляемого делителя частоты и с выходной шиной устройства.