JPS59106019A - 信号線選択回路 - Google Patents
信号線選択回路Info
- Publication number
- JPS59106019A JPS59106019A JP21661382A JP21661382A JPS59106019A JP S59106019 A JPS59106019 A JP S59106019A JP 21661382 A JP21661382 A JP 21661382A JP 21661382 A JP21661382 A JP 21661382A JP S59106019 A JPS59106019 A JP S59106019A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pulse
- signal line
- output
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Electronic Switches (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、第１のパルス信号を信号線選択のための基準
信号として用い、この第１のパルス信号との間に位相な
らびに周波数に関して特定の関係が成立することのない
複数の第２のパルスがのっている信号線群の中から、第
１のパルスのエツジタイミングと最も近接したエツジタ
イミングをもつ第２のパルスがのっている１本の信号線
を選択することのできる信号線選択回路に関する。
信号として用い、この第１のパルス信号との間に位相な
らびに周波数に関して特定の関係が成立することのない
複数の第２のパルスがのっている信号線群の中から、第
１のパルスのエツジタイミングと最も近接したエツジタ
イミングをもつ第２のパルスがのっている１本の信号線
を選択することのできる信号線選択回路に関する。
従来例の構成とその問題点
デジタル信号を処理する回路システムでは、デジタルデ
ータを同期処理するために、回路システム全体の動作を
制御する同期制御マスタクロックパルスが用いられてい
る。したがって、この回路システムの外部から入力され
る入力データの取り込みのタイミングは、マスククロッ
クパルスによって決捷る入力データの取り込みタイミン
グの位相と入力データの位相との関係で決定される。と
ころで、入力データの変化点のタイミングを高い精度で
とらえるためには、マスタクロックパルスの周波数を高
めてクロックレートを小さくすればよいのであるが１．
マスククロックパルスの周波数は回路システムに適合す
る値に予め定められており、この値をむやみに変更する
ことはできない。
ータを同期処理するために、回路システム全体の動作を
制御する同期制御マスタクロックパルスが用いられてい
る。したがって、この回路システムの外部から入力され
る入力データの取り込みのタイミングは、マスククロッ
クパルスによって決捷る入力データの取り込みタイミン
グの位相と入力データの位相との関係で決定される。と
ころで、入力データの変化点のタイミングを高い精度で
とらえるためには、マスタクロックパルスの周波数を高
めてクロックレートを小さくすればよいのであるが１．
マスククロックパルスの周波数は回路システムに適合す
る値に予め定められており、この値をむやみに変更する
ことはできない。
このため、従来のデジタル信号を処理する回路システム
では、入力データの変化点を高い精度でとらえることが
できなかった。
では、入力データの変化点を高い精度でとらえることが
できなかった。
発明の目的
本発明は、入力データを取り込むタイミングの分解能を
向上させ、入力データの取り込みのタイミング誤差を小
さくすることのできるマスタクロックパルスを供給する
だめに、複数のパルス信号線の中から、基準と彦るパル
ス信号のパルスエツジのタイミングと最も近接したパル
スエツジタイミングをもつパルスがのっている信号線を
選択し、この信号崖上のパルス信号を所定の期間にわた
って出力させるようにした信号選択回路の提供を目的と
するものである。
向上させ、入力データの取り込みのタイミング誤差を小
さくすることのできるマスタクロックパルスを供給する
だめに、複数のパルス信号線の中から、基準と彦るパル
ス信号のパルスエツジのタイミングと最も近接したパル
スエツジタイミングをもつパルスがのっている信号線を
選択し、この信号崖上のパルス信号を所定の期間にわた
って出力させるようにした信号選択回路の提供を目的と
するものである。
発明の構成
本発明の信号選択回路は、信号線選択の基準信号となる
第１パルス信号がリセット端子に印加される？？、（≧
２）個のりフリップフロップと、前記第１のパルス信号
と特定の位相関係をもたない乳種の第２パルス信号が加
えられている九本の信号線と、同信号線のそれぞれが各
一方の入力端子に結合され、各他方の入力端子に前記ｎ
個のＤフリップフロップΩ一方の出力端子が結合され、
各出カフ端子を前記九個のＤフリップフロップの各クロ
ック入力端子へ結合したｎ個の論理積ゲートからなる第
１の論理積ゲート群と、前記ｎ個のＤフリップフロップ
の各他方の出力端子が入力端子に結合され、出力端子を
各Ｄフリップフロップの入力端子へ結合した第１の論理
和ゲートと、前記ｎ個のＤフリップ７０ノブの各他方の
出力が各一方の入力端子に結合され、各他方の入力端子
に前記九本の信号線が順次接続されたｎ個の論理積ゲー
トからなる第２の論理積ゲート群と、同第２の論理積ゲ
ート群の出力端子が入力端子に結合された第２の論理和
ゲートとを備え、同第２の論理和ゲートの出力端子に選
択した信号線に加わる第２のパルス信号と同期したパル
ス信号を出力させるようにした構成となっている。この
信号線選択回路では、」二記の回路要素の共動により、
ｎ本の信号線の中で、第１のパルスのエツジタイミング
に最も近接した第２のパルスが印加されている信号線が
選択され、しかも、この選択状態は、第１のパルスのレ
ベルに変化が生じるまでの間にわたって保持される。捷
だ、第１のパルスのレベルが変化することにより、回路
は初期状態へと復帰する。
第１パルス信号がリセット端子に印加される？？、（≧
２）個のりフリップフロップと、前記第１のパルス信号
と特定の位相関係をもたない乳種の第２パルス信号が加
えられている九本の信号線と、同信号線のそれぞれが各
一方の入力端子に結合され、各他方の入力端子に前記ｎ
個のＤフリップフロップΩ一方の出力端子が結合され、
各出カフ端子を前記九個のＤフリップフロップの各クロ
ック入力端子へ結合したｎ個の論理積ゲートからなる第
１の論理積ゲート群と、前記ｎ個のＤフリップフロップ
の各他方の出力端子が入力端子に結合され、出力端子を
各Ｄフリップフロップの入力端子へ結合した第１の論理
和ゲートと、前記ｎ個のＤフリップ７０ノブの各他方の
出力が各一方の入力端子に結合され、各他方の入力端子
に前記九本の信号線が順次接続されたｎ個の論理積ゲー
トからなる第２の論理積ゲート群と、同第２の論理積ゲ
ート群の出力端子が入力端子に結合された第２の論理和
ゲートとを備え、同第２の論理和ゲートの出力端子に選
択した信号線に加わる第２のパルス信号と同期したパル
ス信号を出力させるようにした構成となっている。この
信号線選択回路では、」二記の回路要素の共動により、
ｎ本の信号線の中で、第１のパルスのエツジタイミング
に最も近接した第２のパルスが印加されている信号線が
選択され、しかも、この選択状態は、第１のパルスのレ
ベルに変化が生じるまでの間にわたって保持される。捷
だ、第１のパルスのレベルが変化することにより、回路
は初期状態へと復帰する。
このように動作する本発明の信号線選択回路において、
デジタルシステムのマスククロックパルスとし、これに
特定の時間遅延を施して第２７・のパルスであるパルス
群を得、一方、第１のパルスを、デジタルシステムへの
データ入力書き込みタイミングの基準信号とするならば
、選択された信号線に印加されている第２のパルスは、
データ入力書き込みタイミングの基準信号に最も近接し
たものとなるため、この第２パルスをデジタルシステム
の新たなマスタクロックとして用いることにより、入力
データの変化点を高い精度でとらえることが可能になる
。
デジタルシステムのマスククロックパルスとし、これに
特定の時間遅延を施して第２７・のパルスであるパルス
群を得、一方、第１のパルスを、デジタルシステムへの
データ入力書き込みタイミングの基準信号とするならば
、選択された信号線に印加されている第２のパルスは、
データ入力書き込みタイミングの基準信号に最も近接し
たものとなるため、この第２パルスをデジタルシステム
の新たなマスタクロックとして用いることにより、入力
データの変化点を高い精度でとらえることが可能になる
。
実施例の説明
第１図は、本発明にかかる信号線選択回路の構成を示す
ブロック図であり、図中１は信号線選択のための基準信
号となる入力パルス信号ＣＢ が印加される端子、２
０，２１，２２・・・・・・は各々任意のパルス信号群
φ 、φ 、φ２・・・・・・φ。が加１ えられる被選択信号線、３は選択した信号線に印加され
ているパルス信号と同期した出方信号ｃＯｐを出力する
端子、そして、４は信号線選択回路部である。
ブロック図であり、図中１は信号線選択のための基準信
号となる入力パルス信号ＣＢ が印加される端子、２
０，２１，２２・・・・・・は各々任意のパルス信号群
φ 、φ 、φ２・・・・・・φ。が加１ えられる被選択信号線、３は選択した信号線に印加され
ているパルス信号と同期した出方信号ｃＯｐを出力する
端子、そして、４は信号線選択回路部である。
第２図は、以上のような構成とされた信号線選択回路の
信号選択動作の概要を説明するだめのタイミングチャー
トを、７ｔ−２、パルス信号群をφ。、φ１およびφ２
として仮定してあられした図である。すなわち、入力パ
ルス信号ＣＢｐの立上シエソジ後、パルス信号群φ。、
φ１ 、φ２の中で最初に立上るパルス信号がφ２であ
るものとすると、このパルス信号φ２が加えられる信号
線２２のみが信号線選択回路部４によって選択され、出
力端子３には、出力信号ＣＯとして、パルス信号φ２に
同期した信号が出力される。ところで、この出力信号Ｃ
Ｏｐの出力される期間は、入力パルス信号ＣＢｐのレベ
ル変化によって定まるものであシ、その立上シ時刻Ｔ１
から立下シ時刻Ｔ２までとなる。
信号選択動作の概要を説明するだめのタイミングチャー
トを、７ｔ−２、パルス信号群をφ。、φ１およびφ２
として仮定してあられした図である。すなわち、入力パ
ルス信号ＣＢｐの立上シエソジ後、パルス信号群φ。、
φ１ 、φ２の中で最初に立上るパルス信号がφ２であ
るものとすると、このパルス信号φ２が加えられる信号
線２２のみが信号線選択回路部４によって選択され、出
力端子３には、出力信号ＣＯとして、パルス信号φ２に
同期した信号が出力される。ところで、この出力信号Ｃ
Ｏｐの出力される期間は、入力パルス信号ＣＢｐのレベ
ル変化によって定まるものであシ、その立上シ時刻Ｔ１
から立下シ時刻Ｔ２までとなる。
なお、図示するよ°うに、次の時刻Ｔ３で入力パルス信
号ＣＢｐが再度立上るものとすると、時刻Ｔ２からＴ３
までの期間は、回路は待機状態となる。そして、時刻Ｔ
３で入力パルス信号ＣＢｐが立上りこの後、パルス信号
群の中でパルス信号φ１が最初に立上るものとすると、
今贋は、信号線２１が選択され、出力信号ＣＯｐは、パ
ルス信号φ１に同期したものとなる。以上のような動作
により入力パルス信号のレベル変化に対応して信号線の
選択動作が継続する。
号ＣＢｐが再度立上るものとすると、時刻Ｔ２からＴ３
までの期間は、回路は待機状態となる。そして、時刻Ｔ
３で入力パルス信号ＣＢｐが立上りこの後、パルス信号
群の中でパルス信号φ１が最初に立上るものとすると、
今贋は、信号線２１が選択され、出力信号ＣＯｐは、パ
ルス信号φ１に同期したものとなる。以上のような動作
により入力パルス信号のレベル変化に対応して信号線の
選択動作が継続する。
第３図は、第１図で示しだ信号線選択回路の具体的な回
路構成を例示する図であり、信号線の選択基準信号と特
定関係をもたない任意のパルス信号φ１．φ２〜φ。が
印加される端子（そ結合されたＡ Ｎ’ Ｄゲート５０
，５１．５２〜５７Ｌ、 リセット端子ｋに信号線選
択の基準信号となる入カバル、ス信号ＣＢ が加えら
れ、クロック端子ＣＫにＡＮＤゲー）５ｏ、５１．５２
〜５ルの出力が結合され、Ｄ端子が共通接続されたＤフ
リップフロップ６０，６１．６２〜６７ｔ、一方の入力
端子が各Ｄフリップフロップの出力端子に接続され、他
方の入力端子がφ。、φ１．φ２〜φ０の印加端子２０
，２１．２２〜２几に接続されたＡＮＤゲ−）７０，７
１，７２−７Ｔｊ、これら０ＡＮＤゲートの出力が入力
端子に加えられるＮ’ＯＲゲート８およびＤフリップフ
ロロ０，６１．６２〜６７Ｌの出力Ｑが入力端子に結合
されるＮ ＯＲゲート９とで構成されている。なお、Ｄ
フリップフロップ６０．６１．６２〜６？ｔの反転出力
◇はＡＮＤゲート５０，５１．５２〜５？２．０他方の
入力端子に結合され、また、ＮＯＲゲート９の出力端子
はＤフリップフロップ６０，６１．６２〜６几のり入力
端子Ｄ０．Ｄ１ 、Ｄ２〜Ｄｎに結合されている。
路構成を例示する図であり、信号線の選択基準信号と特
定関係をもたない任意のパルス信号φ１．φ２〜φ。が
印加される端子（そ結合されたＡ Ｎ’ Ｄゲート５０
，５１．５２〜５７Ｌ、 リセット端子ｋに信号線選
択の基準信号となる入カバル、ス信号ＣＢ が加えら
れ、クロック端子ＣＫにＡＮＤゲー）５ｏ、５１．５２
〜５ルの出力が結合され、Ｄ端子が共通接続されたＤフ
リップフロップ６０，６１．６２〜６７ｔ、一方の入力
端子が各Ｄフリップフロップの出力端子に接続され、他
方の入力端子がφ。、φ１．φ２〜φ０の印加端子２０
，２１．２２〜２几に接続されたＡＮＤゲ−）７０，７
１，７２−７Ｔｊ、これら０ＡＮＤゲートの出力が入力
端子に加えられるＮ’ＯＲゲート８およびＤフリップフ
ロロ０，６１．６２〜６７Ｌの出力Ｑが入力端子に結合
されるＮ ＯＲゲート９とで構成されている。なお、Ｄ
フリップフロップ６０．６１．６２〜６？ｔの反転出力
◇はＡＮＤゲート５０，５１．５２〜５？２．０他方の
入力端子に結合され、また、ＮＯＲゲート９の出力端子
はＤフリップフロップ６０，６１．６２〜６几のり入力
端子Ｄ０．Ｄ１ 、Ｄ２〜Ｄｎに結合されている。
以上のように構成された選択回路において、端子１０レ
ベルが零レベル（” Ｏ” ）であるときには、全ての
フリップフロップはりセットされており、出力ＱはＩＩ
ＯＩＩである。したがって、全てのＡＮＤゲートの出
力レベルはｔｌ ＯＩＩとなり１一方１Ｎ ＯＲゲート
８の出力レベルはｔｌ Ｉ ＩＩに信号線選択の基準信
号となる入力パルス信号ＣＢｐが加わると、その立上り
エツジでＤフリップフロップのリセットが解除される。
ベルが零レベル（” Ｏ” ）であるときには、全ての
フリップフロップはりセットされており、出力ＱはＩＩ
ＯＩＩである。したがって、全てのＡＮＤゲートの出
力レベルはｔｌ ＯＩＩとなり１一方１Ｎ ＯＲゲート
８の出力レベルはｔｌ Ｉ ＩＩに信号線選択の基準信
号となる入力パルス信号ＣＢｐが加わると、その立上り
エツジでＤフリップフロップのリセットが解除される。
このとき、Ｄフリノプフ０−）プロ０，６１．６２−６
ルの出力Ｑは１″０″であるため、ＮＯＲゲート９の出
力レベルはＩ ＴＪでアシ、全てのＤフリップフロップ
の入力端子り。
ルの出力Ｑは１″０″であるため、ＮＯＲゲート９の出
力レベルはＩ ＴＪでアシ、全てのＤフリップフロップ
の入力端子り。
Ｄｌ、Ｄ２〜Ｄｎの論理レベルはパ１”に保持されてい
る。上記の入力パルス信号ＣＢｐの立上りエツジに対し
て、例えば、パルス信号φ３の立上りエツジが最も近接
し、入力パルスＣＢｐの立上シエソジの直後にパルス信
号φ３が立上るものとすると、このタイミングでＤフリ
ップフロップ６３のクロックレベルが′１ ″となり、
その出力Ｑ３が１１″、反転出力◇３が１１０ ＴＩと
なる。そして、反転出力◇３が“○″となることによら
てＡＮＤゲート５３の出力レベルが′○″となシ、Ｄフ
リップフロップ６３の出力レベルは上記の論理レベルに
固定される。この状態の成立によって、ＡＮ’Ｄゲート
７３には、パルス信号φ３と等しい出力が生じ、一方、
ＮＯＲゲート８には、ＡＮＤゲート７３の出力と逆相関
係にある出力信号があられれる。なお、他のＤフリップ
７０ツブの出力レベルハ、他のＤフリップ７０ツブの出
力レベルハ、Ｄフリップフロップ６３の出力ＱがＩＩ
１１１となることによって、ＮＤＲゲート９の出力レベ
ルが′０″となり、Ｄ入力端子の入力レベルが“０″と
なるため、ＩＩ Ｑ ＋１の状態に保持され続ける。
る。上記の入力パルス信号ＣＢｐの立上りエツジに対し
て、例えば、パルス信号φ３の立上りエツジが最も近接
し、入力パルスＣＢｐの立上シエソジの直後にパルス信
号φ３が立上るものとすると、このタイミングでＤフリ
ップフロップ６３のクロックレベルが′１ ″となり、
その出力Ｑ３が１１″、反転出力◇３が１１０ ＴＩと
なる。そして、反転出力◇３が“○″となることによら
てＡＮＤゲート５３の出力レベルが′○″となシ、Ｄフ
リップフロップ６３の出力レベルは上記の論理レベルに
固定される。この状態の成立によって、ＡＮ’Ｄゲート
７３には、パルス信号φ３と等しい出力が生じ、一方、
ＮＯＲゲート８には、ＡＮＤゲート７３の出力と逆相関
係にある出力信号があられれる。なお、他のＤフリップ
７０ツブの出力レベルハ、他のＤフリップ７０ツブの出
力レベルハ、Ｄフリップフロップ６３の出力ＱがＩＩ
１１１となることによって、ＮＤＲゲート９の出力レベ
ルが′０″となり、Ｄ入力端子の入力レベルが“０″と
なるため、ＩＩ Ｑ ＋１の状態に保持され続ける。
このようにして、入力パルス信号ＣＢｐの立上９エツジ
に最も接近した立上りエツジをもつパルス信号φ３が選
択され、出力端子３には入カッくルス信号ＣＢｐのレベ
ルが１である期間パルス信号φ３に等しい出力パルス信
号が得られる。
に最も接近した立上りエツジをもつパルス信号φ３が選
択され、出力端子３には入カッくルス信号ＣＢｐのレベ
ルが１である期間パルス信号φ３に等しい出力パルス信
号が得られる。
図示する回路では出力端子３に繋がる３ゲートがＮＯＲ
ゲートであるため、出力パルス信号の位相がパルス信号
φ３の位相とは逆相となったが、このゲートをＯＲゲー
トとするならば、パルス信号φ３と同相の出力パルスを
得ることができる。
ゲートであるため、出力パルス信号の位相がパルス信号
φ３の位相とは逆相となったが、このゲートをＯＲゲー
トとするならば、パルス信号φ３と同相の出力パルスを
得ることができる。
発明の効果
本発明の信号線選択回路によれば、任意のパルス群が加
えられる多数の信号線の中から、信号線選択の基準とな
る信号に基いて、特定の信号線を選択し、この信号線に
加えられているパルス信号に同期した出力信号を発生さ
せることができる。
えられる多数の信号線の中から、信号線選択の基準とな
る信号に基いて、特定の信号線を選択し、この信号線に
加えられているパルス信号に同期した出力信号を発生さ
せることができる。
このため、デジタルシステムに対して、外部から加えら
れる入力信号をラッチするにあたり、そのランチ精度を
デジタルシステムのマスククロノクレートよりも高める
必要のある場合に、本発明の信号線選択回路を用い、入
力信号を信号線選択の基準信号とし、一方、信号線に加
えるパルス信号群を、上記のマスタクロックを基準にし
て単位遅延時間づつシフトさせたパルス信号とするなら
ば、出力信号を、このデジタルシステムに必要とされる
ラッチタイミング分解能をもつ新しいマスククロックと
して使用することが可能になる。
れる入力信号をラッチするにあたり、そのランチ精度を
デジタルシステムのマスククロノクレートよりも高める
必要のある場合に、本発明の信号線選択回路を用い、入
力信号を信号線選択の基準信号とし、一方、信号線に加
えるパルス信号群を、上記のマスタクロックを基準にし
て単位遅延時間づつシフトさせたパルス信号とするなら
ば、出力信号を、このデジタルシステムに必要とされる
ラッチタイミング分解能をもつ新しいマスククロックと
して使用することが可能になる。
なお、第３図で示しだ本発明の回路構成要素は、その全
てが半導体集積回路化に適したものであるため、各種の
デジタルシステム回路とともに単一の半導体基板内へ集
積化することが容易である。
てが半導体集積回路化に適したものであるため、各種の
デジタルシステム回路とともに単一の半導体基板内へ集
積化することが容易である。
さらに、信号線の選択が常に基準信号に最も近接した位
相にあるパルス信号の検知に基いてなされるため、外部
の温度変化あるいは回路の製作粂件のばらつきがあって
も、この影響を受けることなく安定した選択動作が保証
されるところとなる。
相にあるパルス信号の検知に基いてなされるため、外部
の温度変化あるいは回路の製作粂件のばらつきがあって
も、この影響を受けることなく安定した選択動作が保証
されるところとなる。
第１図は、本発明の信号線選択回路の構成を示すブロッ
ク図、第２図は、同回路の選択動作を説明するだめのタ
イミングチャート、第３図は、本発明の信号線選択回路
の具体的な回路構成を示す図である。 １・・・・・信号線選択の基準信号が加わる端子、２０
゜２ｊ、２２〜２ｙ＋−・・・・・・被選択信号線、３
・・・・・・出力端子、４・・・・・・信号線選択回路
部、５０，５１．５２〜５７Ｌ、７０，７１．７２−７
７ｔ−−−−・−ＡＮＤゲート、６０，６１．６２〜６
ル、、、、−、Ｄフリップフロッグ、８，９・・・・・
・ＮＯＲゲート。
ク図、第２図は、同回路の選択動作を説明するだめのタ
イミングチャート、第３図は、本発明の信号線選択回路
の具体的な回路構成を示す図である。 １・・・・・信号線選択の基準信号が加わる端子、２０
゜２ｊ、２２〜２ｙ＋−・・・・・・被選択信号線、３
・・・・・・出力端子、４・・・・・・信号線選択回路
部、５０，５１．５２〜５７Ｌ、７０，７１．７２−７
７ｔ−−−−・−ＡＮＤゲート、６０，６１．６２〜６
ル、、、、−、Ｄフリップフロッグ、８，９・・・・・
・ＮＯＲゲート。
Claims (1)
- 信号線選択の基準信号となる第１のパルス信号、かりセ
ット端子に印加されるル（≧２）個のＤフリップフロッ
プと、前記第１のパルス信号との間に特定の位相関係を
もたない乳様の第２のパルス信号がそれぞれ加えられる
九本の信号線と、同信号線のそれぞれが各一方の入力端
子に結合され、各他方の入力端子に前記憶測のＤフリッ
プフロップの各一方の出力端子が結合され、各出力端子
を前記九個のＤフリップフロップの各クロック入力端子
へ結合したｍ個の論理積回路からなる第１の論理積ゲー
ト群と、前記ｎ個のＤフリップフロップの各他方の出力
端子が入力端子に結合され、出力端子を前記各Ｄフリッ
プ７０ツブの入力端子へ結合した第１の論理和ゲートと
、前記ｍ個のＤクリップフロップの各一方の出力が各一
方の入力端子に結合され、前記九本の信号線が各他方の
入力端子に順次接続されたｍ個の論理積ゲートからなる
第２の論理積ゲート群と、同第２の論理積ゲート群と、
同第２の論理積ゲート群の出力が入力端子に結合された
第２の論理和ゲートを備え、同第２の論理和ゲートの出
力端子に、選択信号線に加わる第２のパルス信号と同期
した出力信号を発生させることを特徴とする信号線選択
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21661382A JPS59106019A (ja) | 1982-12-09 | 1982-12-09 | 信号線選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21661382A JPS59106019A (ja) | 1982-12-09 | 1982-12-09 | 信号線選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59106019A true JPS59106019A (ja) | 1984-06-19 |
Family
ID=16691166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21661382A Pending JPS59106019A (ja) | 1982-12-09 | 1982-12-09 | 信号線選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59106019A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4841548A (en) * | 1986-11-27 | 1989-06-20 | Siemens Aktiengesellschaft | Method and apparatus for extracting an auxiliary data clock from the clock and/or the clock-phase of a synchronous or plesiochronic digital signal |
-
1982
- 1982-12-09 JP JP21661382A patent/JPS59106019A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4841548A (en) * | 1986-11-27 | 1989-06-20 | Siemens Aktiengesellschaft | Method and apparatus for extracting an auxiliary data clock from the clock and/or the clock-phase of a synchronous or plesiochronic digital signal |
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