JPS63197136A - クロツク乗り換え回路 - Google Patents
クロツク乗り換え回路Info
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- JPS63197136A JPS63197136A JP62030045A JP3004587A JPS63197136A JP S63197136 A JPS63197136 A JP S63197136A JP 62030045 A JP62030045 A JP 62030045A JP 3004587 A JP3004587 A JP 3004587A JP S63197136 A JPS63197136 A JP S63197136A
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- 238000006243 chemical reaction Methods 0.000 abstract description 6
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 16
- 230000000630 rising effect Effects 0.000 description 7
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000012806 monitoring device Methods 0.000 description 2
- 102100022059 Serine palmitoyltransferase 2 Human genes 0.000 description 1
- 101710122477 Serine palmitoyltransferase 2 Proteins 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
クロック乗り換え回路において、多相書き込みクロック
と多相読み出しクロックの位相差が予め設定された値ま
で近ずいたことを検出した時、多相読み出しクロックの
生成を停止させ、データの所定位置で停止を解除するこ
とにより並列／直列変換した時のデータ誤りを少なくす
る様にしたものである。
と多相読み出しクロックの位相差が予め設定された値ま
で近ずいたことを検出した時、多相読み出しクロックの
生成を停止させ、データの所定位置で停止を解除するこ
とにより並列／直列変換した時のデータ誤りを少なくす
る様にしたものである。
本発明はクロック乗り換え回路、例えば回線監視装置で
使用されるクロック乗り換え回路の改良す。
使用されるクロック乗り換え回路の改良す。
図において、低次群多重変換装置（図示せず）からの低
次群データは復号器１で復号されて元のデータが取り出
されるが、このデータは別の復号器で取り出された別の
データと多重変換装置２で多重化され、符号器３で符号
化されて高次群データとして送出されるが、同時にこの
多重変換装置でデータが正確に多重化されているか否か
をチェックする。
次群データは復号器１で復号されて元のデータが取り出
されるが、このデータは別の復号器で取り出された別の
データと多重変換装置２で多重化され、符号器３で符号
化されて高次群データとして送出されるが、同時にこの
多重変換装置でデータが正確に多重化されているか否か
をチェックする。
この為、送出した高次群データと同じものを予備装置内
の復号器４で復号化し２分離部５で分離し、符号器６で
符号化して得られた低次群データとクロックとを回線監
視装置に加える。
の復号器４で復号化し２分離部５で分離し、符号器６で
符号化して得られた低次群データとクロックとを回線監
視装置に加える。
ここには、低次群多重変換装置より送出された低次群デ
ータとクロックとが加えられているが、２つのクロック
の位相が異なるのでデータの比較ができない。
ータとクロックとが加えられているが、２つのクロック
の位相が異なるのでデータの比較ができない。
そこで、クロック乗り換え回路７で予備装置より加えら
れた低次群データを低次群多重変換装置より加えられた
クロックで打ち直した後、例えばＥＸ−ＯＲゲート８で
２つの低次群データが一致するか否かをチェックし、一
致すれば多重変換装置は入力データを正確に多重化して
いると判定する。
れた低次群データを低次群多重変換装置より加えられた
クロックで打ち直した後、例えばＥＸ−ＯＲゲート８で
２つの低次群データが一致するか否かをチェックし、一
致すれば多重変換装置は入力データを正確に多重化して
いると判定する。
この時、クロック乗り換え回路７より送出されるデータ
は誤りの少ないデータであることが必要である。
は誤りの少ないデータであることが必要である。
第６図は従来例のブロック図、第７図は第６図の動作説
明図を示す。尚、第７図中の左側の数字は第６図中の同
じ数字の部分の波形を示す。
明図を示す。尚、第７図中の左側の数字は第６図中の同
じ数字の部分の波形を示す。
以下、入力データを８つの並列データに変換するとして
第７図を参照して第６図の動作を説明する。
第７図を参照して第６図の動作を説明する。
先ず、上記の予備装置で得られたクロックと低次群デー
タは８相書き込みクロック生成器１０と直ロック生成器
１２にそれぞれ加えられる。
タは８相書き込みクロック生成器１０と直ロック生成器
１２にそれぞれ加えられる。
そこで、直列／並列変換器（以下、 Ｓ／Ｐ変換器と省
略する）は８相書き込みクロック生成器からの第７図−
〇に示す様な８相の書き込みクロック（以下、Ｗ−ＣＫ
と省略する）を用いて、第７図−■に示す低次群データ
（以下、入力データと省略する）を第７図−■に示す様
な８本のデータに変換して並列／直列変換器（以下、
Ｐ／Ｓ変換器と省略する）１１に加える。
略する）は８相書き込みクロック生成器からの第７図−
〇に示す様な８相の書き込みクロック（以下、Ｗ−ＣＫ
と省略する）を用いて、第７図−■に示す低次群データ
（以下、入力データと省略する）を第７図−■に示す様
な８本のデータに変換して並列／直列変換器（以下、
Ｐ／Ｓ変換器と省略する）１１に加える。
ここには８相読み出しクロック生成器１２からの第７図
−■に示す様な８相の読み出しクロック（以下、 Ｒ−
ＣＫと省略する）が加えられているので、このＲ−ＧＫ
を用いて８本のデータが第７図−〇に示す様に１本のデ
ータに変換される。
−■に示す様な８相の読み出しクロック（以下、 Ｒ−
ＣＫと省略する）が加えられているので、このＲ−ＧＫ
を用いて８本のデータが第７図−〇に示す様に１本のデ
ータに変換される。
尚、Ｐ／Ｓ変換器１１は例えば図示の様にＡＮＤゲー・
トとＯＲゲートとの組み合わせで構成される。
トとＯＲゲートとの組み合わせで構成される。
ここで、Ｒ−（ＪとＷ−ＣＭとは別々の回路で発生して
いるので、瞬時、瞬時でみると発振周波数が少しずれる
。例えば、前者の方が後者よりも少し高いとすると、Ｒ
−ＣＫの周期が短くなり、第７図−■に示す様にＲ−Ｃ
Ｋの立上り点が点線の様に左側にずれる。
いるので、瞬時、瞬時でみると発振周波数が少しずれる
。例えば、前者の方が後者よりも少し高いとすると、Ｒ
−ＣＫの周期が短くなり、第７図−■に示す様にＲ−Ｃ
Ｋの立上り点が点線の様に左側にずれる。
この時、第７図−〇に示す並列データＤＴ １〜の変化
点付近まで８相Ｒ−ＣＫの立上り点がずれると、変化点
の右側又は左側のデータの何れを読み出すのか確定しな
いので、正しいデータが上記のＥＸ−ＯＲゲートに送れ
なくなる可能性がある。
点付近まで８相Ｒ−ＣＫの立上り点がずれると、変化点
の右側又は左側のデータの何れを読み出すのか確定しな
いので、正しいデータが上記のＥＸ−ＯＲゲートに送れ
なくなる可能性がある。
そこで、位相比較回路１４で８相Ｒ−ＣＫの位相がデー
タの変化点に近ずいたか否かを監視する為、８相書き込
みクロック生成器１０と８相続み出しクロック生成器１
２から１つずつ送出されたパルスを比較し、２つのパル
スの位相差が設定された値より近すいた時にＡＮＤゲー
ト１３をオフにして８相読み出しクロック生成器１２に
加えられるＲ−ＣＫを１ビット停止、即ち１ビット歯抜
けにさせる。
タの変化点に近ずいたか否かを監視する為、８相書き込
みクロック生成器１０と８相続み出しクロック生成器１
２から１つずつ送出されたパルスを比較し、２つのパル
スの位相差が設定された値より近すいた時にＡＮＤゲー
ト１３をオフにして８相読み出しクロック生成器１２に
加えられるＲ−ＣＫを１ビット停止、即ち１ビット歯抜
けにさせる。
この為、８相Ｒ−ＣＫは１ビツトずれた所に生成される
ので、データの変化点より１ビツト分だけ離れ、正しく
変換が行われる。
ので、データの変化点より１ビツト分だけ離れ、正しく
変換が行われる。
こ供で、第７図−〇、■に示す様に並列データの変化点
と−ＣＫの立上り点とは一致しているので、Ｒ−ＣＫの
立上り点がデータの変化点に近ずくか否かを−ＣＫとＲ
−ＣＫの位相差で見ている。
と−ＣＫの立上り点とは一致しているので、Ｒ−ＣＫの
立上り点がデータの変化点に近ずくか否かを−ＣＫとＲ
−ＣＫの位相差で見ている。
上記の様にＲ−ＧＫがデータの変化点に近すいている時
はＲ−ＣＫに対して１ビット歯抜けにすることを何回も
繰り返す。
はＲ−ＣＫに対して１ビット歯抜けにすることを何回も
繰り返す。
しかし、１ビット歯抜けにするとＰ／Ｓ変換器より１ビ
ツトシフトした誤ったデータが出力されるので、この歯
抜は動作の繰り返しを少なくして誤りの少ないデータを
送出しなければならないと云う問題点がある。
ツトシフトした誤ったデータが出力されるので、この歯
抜は動作の繰り返しを少なくして誤りの少ないデータを
送出しなければならないと云う問題点がある。
上記の問題点は第１図に示すクロック乗り換え回路によ
り解決される。１７は多相書き込みクロックと多相読み
出しクロックの位相差が設定された値まで近ずいたこと
を検出した時、該多相読み出しクロックを所定位置まで
シフトさせるための出力を該並列／直列変換部１６に送
出する位相比較手段である。
り解決される。１７は多相書き込みクロックと多相読み
出しクロックの位相差が設定された値まで近ずいたこと
を検出した時、該多相読み出しクロックを所定位置まで
シフトさせるための出力を該並列／直列変換部１６に送
出する位相比較手段である。
本発明は入力する直列データを並列データに変換するた
めに生成された多相読み出しクロックと、並列データを
直列データに変換する為に生成された多相書き込みクロ
ックの位相差が設定された値まで近ずいたことを位相比
較手段１７が検出した時、多相読み出しクロックの生成
を停止させ、並列データの所定位置でこの停止を解除さ
せる事により一回の位相調整により大きな位相差が得ら
れる様にした。
めに生成された多相読み出しクロックと、並列データを
直列データに変換する為に生成された多相書き込みクロ
ックの位相差が設定された値まで近ずいたことを位相比
較手段１７が検出した時、多相読み出しクロックの生成
を停止させ、並列データの所定位置でこの停止を解除さ
せる事により一回の位相調整により大きな位相差が得ら
れる様にした。
そこで、歯抜は動作の回数が減り、並列／直列変換部１
６より誤りの少ないデータを送出することができる。
６より誤りの少ないデータを送出することができる。
第２５図は本発明を実施したクロック乗り換え回路のブ
ロック図、第３図は第２図中の８相書き込みクロック生
成器、８相読み出しクロック生成器及び位相比較回路の
ブロック図、第４図は第３図の動作説明図で、第４図（
ａ）は８相書き込みクロック生成器及び８相読み出しク
ロック生成器の動作説明図、第４図（′ｂ）は位相修正
が不要な時の位相比較回路の動作説明図、第４図（Ｃ）
は位相修正が必要な時の動作説明図を示す。
ロック図、第３図は第２図中の８相書き込みクロック生
成器、８相読み出しクロック生成器及び位相比較回路の
ブロック図、第４図は第３図の動作説明図で、第４図（
ａ）は８相書き込みクロック生成器及び８相読み出しク
ロック生成器の動作説明図、第４図（′ｂ）は位相修正
が不要な時の位相比較回路の動作説明図、第４図（Ｃ）
は位相修正が必要な時の動作説明図を示す。
尚、第４図中の左側の符号は第３図中の同じ符号の部分
の波形を示す。又、全図を通じて同一符号は同一対象物
で、第１図の位相比較手段は第２図中の位相比較回路で
ある。
の波形を示す。又、全図を通じて同一符号は同一対象物
で、第１図の位相比較手段は第２図中の位相比較回路で
ある。
以下、入力データを８つの並列データに変換するとして
第２図、第３図、第４図を用いて本発明の実施例の動作
を説明する。
第２図、第３図、第４図を用いて本発明の実施例の動作
を説明する。
先ず、第２図に示す様にＷ−ＣＫを用いて８相書き込み
クロック生成器１５１で生成した８相−ＣＫの８φ１〜
８φ８をＳ／Ｐ変換器９に加え、ここで入力データを８
本の並列データに変換した後、Ｐ／Ｓ変換器１１に加え
る。
クロック生成器１５１で生成した８相−ＣＫの８φ１〜
８φ８をＳ／Ｐ変換器９に加え、ここで入力データを８
本の並列データに変換した後、Ｐ／Ｓ変換器１１に加え
る。
ここには、入力したＲ−ＣＫを用いて８相読み出しクロ
ック生成器１６１で生成した８相Ｒ−ＣＫ ８φ１〜８
φ８が加えられているので上記の８本の並列データは直
列データに変換される。
ック生成器１６１で生成した８相Ｒ−ＣＫ ８φ１〜８
φ８が加えられているので上記の８本の並列データは直
列データに変換される。
位相を比較して、Ｒ−ＣＫの位相が設定された値まで近
すいた時には８相読み出しクロック生成器１６１の生成
動作を８φ８で停止させた後、リセットパルスを送出し
て停止を解除させて、Ｒ−ＣＫ ８φ１′〜８φ８′の
立上り点を８本の並列データのほぼ中央付近にシフトさ
せる。
すいた時には８相読み出しクロック生成器１６１の生成
動作を８φ８で停止させた後、リセットパルスを送出し
て停止を解除させて、Ｒ−ＣＫ ８φ１′〜８φ８′の
立上り点を８本の並列データのほぼ中央付近にシフトさ
せる。
次に第４図を参照して第３図の動作を説明する。
先ず、第４図（ａ）−■に示す様なＷ−ＣＫが８相書き
込みクロック生成器１５１に加えられると、第４図（ａ
）−■に示す様な８φ１〜８φ８の８相−ＣＫが生成さ
れると共に、第４図（ａ）−■に示す様に一〇にの８φ
８の生成タイミングでＮＯＲゲート１７１からＨハルス
（ＳＦＴ １）が８相書き込みクロック生成器に加えら
れるので８φ１〜８φ８の８相−ＣＫが周期的に生成さ
れる。
込みクロック生成器１５１に加えられると、第４図（ａ
）−■に示す様な８φ１〜８φ８の８相−ＣＫが生成さ
れると共に、第４図（ａ）−■に示す様に一〇にの８φ
８の生成タイミングでＮＯＲゲート１７１からＨハルス
（ＳＦＴ １）が８相書き込みクロック生成器に加えら
れるので８φ１〜８φ８の８相−ＣＫが周期的に生成さ
れる。
又、第４図（ａ）−〇に示す様なＲ−ＣＫが８相続み出
しクロック生成器１６１に加えられると、後述する様に
正常な場合は第４図（ａ）−■に示す様にＲ−ＣＫの８
φ８′の生成タイミングで、１１パルス（ＳＦＴ ２）
が８相続み出しクロック生成器１６１に加えられるので
８φ１〜８φ８の８相Ｒ−ＣＫが周期的に生成される。
しクロック生成器１６１に加えられると、後述する様に
正常な場合は第４図（ａ）−■に示す様にＲ−ＣＫの８
φ８′の生成タイミングで、１１パルス（ＳＦＴ ２）
が８相続み出しクロック生成器１６１に加えられるので
８φ１〜８φ８の８相Ｒ−ＣＫが周期的に生成される。
次に、Ｒ−ＣＫの立上り点がデータのほぼ真中にある場
合と変化点に近ずいている場合について位相比較回路の
動作について説明する。
合と変化点に近ずいている場合について位相比較回路の
動作について説明する。
（１） Ｒ−ＣＫの位相修正が不要の場合。
第４図（ｂｌ−■に示す様に８相Ｒ−ＧＫの内の８φ８
゜８φ１．８φ２がＮＯＲゲート１７４を介してＤ−Ｆ
Ｆ １７６のＤ端子に加えられ、第４図（ｂ）−■、■
に示す様にＮＯＲゲート１７２及びＯＲゲート１７３に
より８相トＣＫの内の８φ８，８φ１，８φ２のタイミ
ングの間だけ−ＣＫがＤ−ＦＦ １７６のＣＫ端子に加
えられる。
゜８φ１．８φ２がＮＯＲゲート１７４を介してＤ−Ｆ
Ｆ １７６のＤ端子に加えられ、第４図（ｂ）−■、■
に示す様にＮＯＲゲート１７２及びＯＲゲート１７３に
より８相トＣＫの内の８φ８，８φ１，８φ２のタイミ
ングの間だけ−ＣＫがＤ−ＦＦ １７６のＣＫ端子に加
えられる。
そこで、第４図（ｂ）−［相］、■に示す様に、Ｄ−Ｆ
Ｐ １７６からＨレベルが連続してラッチ１７７のＳ端
子に加えられるのでランチの出力（ＳＦＴ）は連続して
Ｈレベルとなり、反転ルてＮＯＲゲート１７５に加えら
れるので、前記の様に８φ８のタイミングでＮＯＲゲー
ト１７５からＳＦＴ ２が８相読み出しクロック生成器
１６１に加えられるので８相Ｒ−ＧＫが周期的に生成さ
れる。
Ｐ １７６からＨレベルが連続してラッチ１７７のＳ端
子に加えられるのでランチの出力（ＳＦＴ）は連続して
Ｈレベルとなり、反転ルてＮＯＲゲート１７５に加えら
れるので、前記の様に８φ８のタイミングでＮＯＲゲー
ト１７５からＳＦＴ ２が８相読み出しクロック生成器
１６１に加えられるので８相Ｒ−ＧＫが周期的に生成さ
れる。
尚、ラッチ１７７のＲ端子には例えばデータのほぼ真中
の一〇Ｋ ８φ４を反転して加えている。
の一〇Ｋ ８φ４を反転して加えている。
（２） Ｒ−ＣＫの位相修正が必要な場合。
第４図（Ｃ）−〇、■に示す様に、ＮＯＲゲート１７４
゜１７２から出力されるＬレベルの部分が重複している
と第４図（Ｃ）−［相］に示す様にＤ−ＰＦ １７６よ
りＬレベルの出力が送出され、位相差が設定された値の
３ビツト（ＮＯＲゲート１７２に加えられる８φ８，８
φ１．８φ２により決定される）以内に入ったことを示
す。
゜１７２から出力されるＬレベルの部分が重複している
と第４図（Ｃ）−［相］に示す様にＤ−ＰＦ １７６よ
りＬレベルの出力が送出され、位相差が設定された値の
３ビツト（ＮＯＲゲート１７２に加えられる８φ８，８
φ１．８φ２により決定される）以内に入ったことを示
す。
この為、第４図（Ｃ１−■に示す様にラッチ１７７よリ
ラッチされたＬレベルが出力されて、８相Ｒ−ＣＫの生
成が停止されるが、リセットパルスとして上記の様にデ
ータのほぼ中央である８相−ＣＫの内の８φ４を反転し
たものを加えると、この立下りでリセットされＨレベル
が出力される。
ラッチされたＬレベルが出力されて、８相Ｒ−ＣＫの生
成が停止されるが、リセットパルスとして上記の様にデ
ータのほぼ中央である８相−ＣＫの内の８φ４を反転し
たものを加えると、この立下りでリセットされＨレベル
が出力される。
そこで、ＮＯＲゲート１７５から第４図（Ｃ）−■に示
す様に、ＳＦＴ ２が８相続み出しクロック生成回路１
６１に加えられるので、このタイミングで８φ１から生
成される。即ち、位相を修正しない場合はＳＰＴ ２は
点線のタイミングで８相続み出しクロック生成器１６１
に加えられていたが、修正により実線の部分までシフト
して８φ１の立上りはほぼデータの中央になる。
す様に、ＳＦＴ ２が８相続み出しクロック生成回路１
６１に加えられるので、このタイミングで８φ１から生
成される。即ち、位相を修正しない場合はＳＰＴ ２は
点線のタイミングで８相続み出しクロック生成器１６１
に加えられていたが、修正により実線の部分までシフト
して８φ１の立上りはほぼデータの中央になる。
又、上記のＮＯＲゲート１７３に加えられるパルスの数
に対応して立上りが設定できる。
に対応して立上りが設定できる。
以上詳細に説明した様に本発明によれば、Ｒ−ＣＫと−
ＣＫの位相を任意のクロック分だけ離すことができるの
で誤りの少ないデータが出力されると云う効果がある。
ＣＫの位相を任意のクロック分だけ離すことができるの
で誤りの少ないデータが出力されると云う効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明を実施したクロック乗り換え回路のブロ
ック図、 第３図は第２図中の８相書き込みクロック生成器。 ８相読み出しクロック生成器及び位相比較回路のブロッ
ク図、 第４図は第３図の動作説明図、 第５図はクロック乗り換え回路使用例説明図、第６図は
従来例のブロック図、 第７図は第６図の動作説明図を示す。 図において、 １５は直列／並列変換部、 １６は並列／直列変換部、 ＃涜ト日月の原理７゛ロツ７図 ＃ １ 図 本ちＢ＠を、変能し代、フロック本・１ｓ！文７回寥６
９つブロツ７図塾２Ｍ ■Ｗ−ＣＫ 寓 ３’Ｗ の重かイ矢＠党、日月図＃ ４ 図 ７０・ン７墳石、り中央え１回ごケｑ方圧しラ・］盲剋
日月図＃５１！ｌ ）トで ○Ｏ■■■Ｏ墓墓■ ポし和停弓のフ゛口・ンク図 第 乙 図 ■ ２ ＴＤ３Ｄ Ｔｌ）５ ＤπＴＤ７
ＴＤｆ Ｄｒ ｏｒ２Ｄｒ４ 「−一 ■ ／ ０１２ Ｄｒ３ Ｄ
ｒ４ Ｍ５ ／）ｎ ＤＴ’７２ζら Ｄｄの重カイ′
Ｆ−６牙ζす］図集ワ固
ック図、 第３図は第２図中の８相書き込みクロック生成器。 ８相読み出しクロック生成器及び位相比較回路のブロッ
ク図、 第４図は第３図の動作説明図、 第５図はクロック乗り換え回路使用例説明図、第６図は
従来例のブロック図、 第７図は第６図の動作説明図を示す。 図において、 １５は直列／並列変換部、 １６は並列／直列変換部、 ＃涜ト日月の原理７゛ロツ７図 ＃ １ 図 本ちＢ＠を、変能し代、フロック本・１ｓ！文７回寥６
９つブロツ７図塾２Ｍ ■Ｗ−ＣＫ 寓 ３’Ｗ の重かイ矢＠党、日月図＃ ４ 図 ７０・ン７墳石、り中央え１回ごケｑ方圧しラ・］盲剋
日月図＃５１！ｌ ）トで ○Ｏ■■■Ｏ墓墓■ ポし和停弓のフ゛口・ンク図 第 乙 図 ■ ２ ＴＤ３Ｄ Ｔｌ）５ ＤπＴＤ７
ＴＤｆ Ｄｒ ｏｒ２Ｄｒ４ 「−一 ■ ／ ０１２ Ｄｒ３ Ｄ
ｒ４ Ｍ５ ／）ｎ ＤＴ’７２ζら Ｄｄの重カイ′
Ｆ−６牙ζす］図集ワ固
Claims (1)
- 【特許請求の範囲】 書き込みクロックを用いて多相書き込みクロックを生成
し、該多相書き込みクロックを用いて入力する直列デー
タを並列データに変換する直列／並列変換部（１５）と
、読み出しクロックを用いて多相読み出しクロックを生
成し、該多相読み出しクロックを用いて該並列データを
直列データに変換する並列／直列変換部（１６）とを有
するクロック乗り換え回路において、 該多相書き込みクロックと多相読み出しクロックとの位
相差が設定された値まで近ずいたことを検出した時、該
多相読み出しクロックを所定位置までシフトさせるため
の出力を該並列／直列変換部（１６）に送出する位相比
較手段（１７）を付加したことを特徴とするクロック乗
り換え回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62030045A JPS63197136A (ja) | 1987-02-12 | 1987-02-12 | クロツク乗り換え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62030045A JPS63197136A (ja) | 1987-02-12 | 1987-02-12 | クロツク乗り換え回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63197136A true JPS63197136A (ja) | 1988-08-16 |
| JPH0559622B2 JPH0559622B2 (ja) | 1993-08-31 |
Family
ID=12292850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62030045A Granted JPS63197136A (ja) | 1987-02-12 | 1987-02-12 | クロツク乗り換え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63197136A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005086242A (ja) * | 2003-09-04 | 2005-03-31 | Nec Corp | 集積回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775046A (en) * | 1980-10-29 | 1982-05-11 | Fujitsu Ltd | Phose absorbing circuit |
| JPS61243527A (ja) * | 1985-04-19 | 1986-10-29 | Nec Corp | ビツトバツフア回路 |
| JPS61256842A (ja) * | 1985-05-09 | 1986-11-14 | Mitsubishi Electric Corp | ２フレ−ムメモリ回路 |
-
1987
- 1987-02-12 JP JP62030045A patent/JPS63197136A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775046A (en) * | 1980-10-29 | 1982-05-11 | Fujitsu Ltd | Phose absorbing circuit |
| JPS61243527A (ja) * | 1985-04-19 | 1986-10-29 | Nec Corp | ビツトバツフア回路 |
| JPS61256842A (ja) * | 1985-05-09 | 1986-11-14 | Mitsubishi Electric Corp | ２フレ−ムメモリ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005086242A (ja) * | 2003-09-04 | 2005-03-31 | Nec Corp | 集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0559622B2 (ja) | 1993-08-31 |
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