JPS61256842A - ２フレ−ムメモリ回路 - Google Patents
２フレ−ムメモリ回路Info
- Publication number
- JPS61256842A JPS61256842A JP60098623A JP9862385A JPS61256842A JP S61256842 A JPS61256842 A JP S61256842A JP 60098623 A JP60098623 A JP 60098623A JP 9862385 A JP9862385 A JP 9862385A JP S61256842 A JPS61256842 A JP S61256842A
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- JP
- Japan
- Prior art keywords
- frame
- memory
- circuit
- frame memory
- clock signal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ディジタル端局装置等においてデータのフ
レーム位相同期化を図るために用いられる２フレームメ
モリ回路に関するものである。
レーム位相同期化を図るために用いられる２フレームメ
モリ回路に関するものである。
第２図は従来の２フレームメモリ回路を示すブロック図
である。図において、（１１は１フレーム分の記憶容量
を有するフレームメモリ、（２）は同じく１フレーム分
の記憶容量を有するフレームメモリ、（３）はこの２つ
のフレームメモリ（１１＃よび（２）のどちらを書込み
に使用するかをフレーム単位に指定する１７２分周回路
、（４）は書込みアドレス発生回路、（５）は上記２つ
のフレームメモリ（１）および（２）のどちらを読出し
に使用するかをフレーム単位に指定する１７２分周回路
、（６）は読出しアドレス発生回路、（７）は１７２分
周回路（３）の出力信号と１７２分周回路（５）の出力
信号との位相比較を行う位相比較回路、（８）は位相比
較回路（７）の出力信号と入力端フレームクロック信号
との論理和をとり、１／２分周回路（３）のクロック信
号を作る論理和回路、（９）は１７２分周回路（５）の
指定によりフレームメモリ（１）からの出力データをゲ
ートするゲート回路、（１０）は同じ＜ｌ／２分周回路
（５）の指定によりフレームメモリ（２１からの出力デ
ータをゲートするゲート回路、（１１）はゲート回路（
９）の出力信号とゲート回路（１０）の出力信号との論
理和をとる論理和回路、（２１）はフレームメモリ（１
１および（２）に書き込む入力データを供給する入力デ
ータライン、（２２）は上記入力データのフレームクロ
ック信号を供給するフレームクロック信号ライン、（２
３）は上記入力データ（２１）の書込みクロック信号を
供給する書込みクロック信号ライン、（２４）はフレー
ム位相を同期化された出力データが出力される出力デー
タライン、（２５）は所定の読出しフレーム位相を与え
るフレームクロック信号を供給するフレームクロック信
号ライン、（２６）は出力データ（２４）の読出しクロ
ック信号を供給する読出しクロック信号ラインである。
である。図において、（１１は１フレーム分の記憶容量
を有するフレームメモリ、（２）は同じく１フレーム分
の記憶容量を有するフレームメモリ、（３）はこの２つ
のフレームメモリ（１１＃よび（２）のどちらを書込み
に使用するかをフレーム単位に指定する１７２分周回路
、（４）は書込みアドレス発生回路、（５）は上記２つ
のフレームメモリ（１）および（２）のどちらを読出し
に使用するかをフレーム単位に指定する１７２分周回路
、（６）は読出しアドレス発生回路、（７）は１７２分
周回路（３）の出力信号と１７２分周回路（５）の出力
信号との位相比較を行う位相比較回路、（８）は位相比
較回路（７）の出力信号と入力端フレームクロック信号
との論理和をとり、１／２分周回路（３）のクロック信
号を作る論理和回路、（９）は１７２分周回路（５）の
指定によりフレームメモリ（１）からの出力データをゲ
ートするゲート回路、（１０）は同じ＜ｌ／２分周回路
（５）の指定によりフレームメモリ（２１からの出力デ
ータをゲートするゲート回路、（１１）はゲート回路（
９）の出力信号とゲート回路（１０）の出力信号との論
理和をとる論理和回路、（２１）はフレームメモリ（１
１および（２）に書き込む入力データを供給する入力デ
ータライン、（２２）は上記入力データのフレームクロ
ック信号を供給するフレームクロック信号ライン、（２
３）は上記入力データ（２１）の書込みクロック信号を
供給する書込みクロック信号ライン、（２４）はフレー
ム位相を同期化された出力データが出力される出力デー
タライン、（２５）は所定の読出しフレーム位相を与え
るフレームクロック信号を供給するフレームクロック信
号ライン、（２６）は出力データ（２４）の読出しクロ
ック信号を供給する読出しクロック信号ラインである。
次に、動作について説明する。入力データライン（２１
）を通じて供給された入力データは、１７２分周回路（
３）により指定されたフレームメモリ＋１１または（２
）に書込みアドレス発生回路（４）のアドレス信号に従
って順次書き込まれる。そして、フレームメモリ（１１
または（２）に書き込まれたデータは、１／２分周回路
（５）により指定されたフレームメモ１月１）または（
２）から読出しアドレス発生回路（６）のアドレス信号
に従って順次読み出される。ゲート回路（９）、ゲート
回路（ＩＩおよび論理和回路αυによって、１７２分周
回路（５）により指定されたフレ−ムメモ１月１）また
は（２）の出力信号を選択的に出力することにより出力
データのフレーム位相の同期化が達成される。
）を通じて供給された入力データは、１７２分周回路（
３）により指定されたフレームメモリ＋１１または（２
）に書込みアドレス発生回路（４）のアドレス信号に従
って順次書き込まれる。そして、フレームメモリ（１１
または（２）に書き込まれたデータは、１／２分周回路
（５）により指定されたフレームメモ１月１）または（
２）から読出しアドレス発生回路（６）のアドレス信号
に従って順次読み出される。ゲート回路（９）、ゲート
回路（ＩＩおよび論理和回路αυによって、１７２分周
回路（５）により指定されたフレ−ムメモ１月１）また
は（２）の出力信号を選択的に出力することにより出力
データのフレーム位相の同期化が達成される。
位相比較回路（７）は、１７２分周回路（３）の出力信
号と１７２分周回路（５）の出力信号との位相を比較し
、その差が一定値に接近すると、論理和回路（８）を経
由して１７２分周回路（３）の出力信号をトグルして書
込みを行うフレームメモリ＋１１または（２）を切り替
える。
号と１７２分周回路（５）の出力信号との位相を比較し
、その差が一定値に接近すると、論理和回路（８）を経
由して１７２分周回路（３）の出力信号をトグルして書
込みを行うフレームメモリ＋１１または（２）を切り替
える。
従来の２フレームメモリ回路は以上のように構成されて
いるので、フレームメモリが素子として２つ必要であり
、書込みメモリの指定制御や２つのメモリ出力の選択を
行わなければならないなどの問題点があった。
いるので、フレームメモリが素子として２つ必要であり
、書込みメモリの指定制御や２つのメモリ出力の選択を
行わなければならないなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、フレームメモリとして使用する記憶素子の数
が少なく、かつ、制御が簡単な２フレームメモリ回路を
提供することを目的とする。
たもので、フレームメモリとして使用する記憶素子の数
が少なく、かつ、制御が簡単な２フレームメモリ回路を
提供することを目的とする。
この発明に係る２フレームメモリ回路は、フレームメモ
リとして１つの記憶素子を使用し、かつその記憶容量が
ｎを正の整数として入力データの１フレームがＮビット
で２”≧Ｎなる関係において２ ｎ＋１ ビットであり
、メモリアドレスの０番地からＮ−１番地までを１フレ
ーム分のフレームメモリとして使用し、メモリアドレス
の２″番地から２′′＋Ｎ−１番地までをもう１フレー
ム分のフレームメモリとして使用するものである。
リとして１つの記憶素子を使用し、かつその記憶容量が
ｎを正の整数として入力データの１フレームがＮビット
で２”≧Ｎなる関係において２ ｎ＋１ ビットであり
、メモリアドレスの０番地からＮ−１番地までを１フレ
ーム分のフレームメモリとして使用し、メモリアドレス
の２″番地から２′′＋Ｎ−１番地までをもう１フレー
ム分のフレームメモリとして使用するものである。
この発明における２フレームメモリ回路は、１つの記憶
素子のメモリ領域を２のべき乗単位で２分割して２つの
フレームメモリとして使用することにより、書込みメモ
リの指定制御や２つメモリ出力の選択を不要とする。
素子のメモリ領域を２のべき乗単位で２分割して２つの
フレームメモリとして使用することにより、書込みメモ
リの指定制御や２つメモリ出力の選択を不要とする。
以下、この発明の一実施例を図について説明する。第１
図において、 （１０１）はフレームメモリ、（１０２
）はこのフレームメモリ（１０１）の書込みアドレスの
最上位ビットを発生する１ノ２分周回路、（１０３）は
同じくフレームメモリ（１０１）の書込みアドレスの最
上位ビットを除く下位ビットを発生する書込みアドレス
発生回路、（１，０４）はフレームメモリ（１０１）の
読出しアドレスの最上位ビットを発生する１／２分周回
路、（１０５）は同じくフレームメモリ（１０１）の読
出しアドレスの最上位ビットを除く下位ビットを発生す
る読出しアドレス発生回路、（１０６）は１７２分周回
路（１０２）の出力信号と１７２分周回路（１０４）の
出力信号との位相を比較する位相比較回路、（１０７）
は位相比較回路（１０６）の出力信号と入力側フレーム
クロック信号との論理和をとり、１７２分周回路（１０
２）のクロック信号を作る論理和回路、（２０１）はフ
レームメモリ（１０１）に書き込む入力データを供給す
る入力データライン、（２０２）は上記入力データのフ
レームクロック信号を供給するフレームクロック信号ラ
イン、（２０３）は上記入力データの書込みクロック信
号を供給する書込みクロック信号ライン、（２０４）は
フレーム位相が同期化された出力データを出力する出力
データライン、（２０５）は所定の読出しフレーム位相
を与えるフレームクロック信号を供給するフレームクロ
ック信号ライン、（２０６）は上記出力データの読出し
クロ７り信号を供給するフレームクロック信号ラインで
ある。
図において、 （１０１）はフレームメモリ、（１０２
）はこのフレームメモリ（１０１）の書込みアドレスの
最上位ビットを発生する１ノ２分周回路、（１０３）は
同じくフレームメモリ（１０１）の書込みアドレスの最
上位ビットを除く下位ビットを発生する書込みアドレス
発生回路、（１，０４）はフレームメモリ（１０１）の
読出しアドレスの最上位ビットを発生する１／２分周回
路、（１０５）は同じくフレームメモリ（１０１）の読
出しアドレスの最上位ビットを除く下位ビットを発生す
る読出しアドレス発生回路、（１０６）は１７２分周回
路（１０２）の出力信号と１７２分周回路（１０４）の
出力信号との位相を比較する位相比較回路、（１０７）
は位相比較回路（１０６）の出力信号と入力側フレーム
クロック信号との論理和をとり、１７２分周回路（１０
２）のクロック信号を作る論理和回路、（２０１）はフ
レームメモリ（１０１）に書き込む入力データを供給す
る入力データライン、（２０２）は上記入力データのフ
レームクロック信号を供給するフレームクロック信号ラ
イン、（２０３）は上記入力データの書込みクロック信
号を供給する書込みクロック信号ライン、（２０４）は
フレーム位相が同期化された出力データを出力する出力
データライン、（２０５）は所定の読出しフレーム位相
を与えるフレームクロック信号を供給するフレームクロ
ック信号ライン、（２０６）は上記出力データの読出し
クロ７り信号を供給するフレームクロック信号ラインで
ある。
次に、このように構成された本実施例の２フレームメモ
リ回路の動作ついて説明する。
リ回路の動作ついて説明する。
入力データライン（２０１）を通じて供給される入力デ
ータは、フレームクロ７り信号ライン（２０２）を通じ
て供給されるフレームクロ７り信号によりトグルされる
１７２分周回路（１０２）の出力信号を最上位アドレス
とし、書込みクロ７り信号ライン（２０３）を通じて供
給される書込みクロック信号によって歩進する書込みア
ドレス発生回路（１０３）の出力信号を下位アドレスと
して、フレームメモリ（１０１）に順次書き込まれる。
ータは、フレームクロ７り信号ライン（２０２）を通じ
て供給されるフレームクロ７り信号によりトグルされる
１７２分周回路（１０２）の出力信号を最上位アドレス
とし、書込みクロ７り信号ライン（２０３）を通じて供
給される書込みクロック信号によって歩進する書込みア
ドレス発生回路（１０３）の出力信号を下位アドレスと
して、フレームメモリ（１０１）に順次書き込まれる。
次に、フレームクロック信号ライン（２０５）を通じて
供給されるフレームクロック信号によりトグルされるＩ
／２分周回路（１０４）の出力信号を最上位アドレスと
し、読出しクロック信号ライン（２０６）を通じて供給
される読出しクロック信号によって歩進する読出しアド
レス発生回路（１０５）の出力信号を下位アドレスとし
て、フレームメモリ（１０１）の内容を読み出すことに
より出力データライン（２０４）に出力される出力デー
タのフレーム位相の同期化を達成している。
供給されるフレームクロック信号によりトグルされるＩ
／２分周回路（１０４）の出力信号を最上位アドレスと
し、読出しクロック信号ライン（２０６）を通じて供給
される読出しクロック信号によって歩進する読出しアド
レス発生回路（１０５）の出力信号を下位アドレスとし
て、フレームメモリ（１０１）の内容を読み出すことに
より出力データライン（２０４）に出力される出力デー
タのフレーム位相の同期化を達成している。
ここで、１／２分周回路（１０２）の出力信号と１７２
分周回路（１０４）の出力信号とは位相比較回路（１０
６）で位相を比較されており、その差が一定値に接近し
た場合には論理和回路（１０７）を経由して１７２分周
回路（１０２）の出力信号がトグルされる。この１ノ２
分周回路（１０２）の出力信号は、フレームメモリ（１
０１）への書込みアドレスの最上位ビット、ここでは２
ｎ４１ ビットであり、フレームメモリ（１０１）の２
つに分けたメモリ領域の前領域か後領域かの選択のため
のフラッグの役割を果たしている。
分周回路（１０４）の出力信号とは位相比較回路（１０
６）で位相を比較されており、その差が一定値に接近し
た場合には論理和回路（１０７）を経由して１７２分周
回路（１０２）の出力信号がトグルされる。この１ノ２
分周回路（１０２）の出力信号は、フレームメモリ（１
０１）への書込みアドレスの最上位ビット、ここでは２
ｎ４１ ビットであり、フレームメモリ（１０１）の２
つに分けたメモリ領域の前領域か後領域かの選択のため
のフラッグの役割を果たしている。
したがって、書込みフレーム位相と読出しフレーム位相
とが接近した場合においても、書込みアドレス発生回路
（１０３）を何ら制御する必要はない。
とが接近した場合においても、書込みアドレス発生回路
（１０３）を何ら制御する必要はない。
なお、上記実施例では、書込みフレーム位相と読出しフ
レーム位相との接近を１７２分周回路（１０２）の出力
信号と１７２分周回路（１０４）の出力信号との位相を
比較することによって検出するようにしたが、フレーム
メモリ（１０１）の書込みアドレスと続出しアドレスと
をデコードして比較してもよい。
レーム位相との接近を１７２分周回路（１０２）の出力
信号と１７２分周回路（１０４）の出力信号との位相を
比較することによって検出するようにしたが、フレーム
メモリ（１０１）の書込みアドレスと続出しアドレスと
をデコードして比較してもよい。
また、上記実施例では、メモリアドレスのジャンプ量を
２″としているが、２″１以上の２のべき束単位であっ
てもよく、上記実施例と同様の効果を奏する。
２″としているが、２″１以上の２のべき束単位であっ
てもよく、上記実施例と同様の効果を奏する。
以上のように、この発明によればフレームメモリを１つ
の記憶素子で構成しメモリ領域を２のべき乗を単位とし
て２分割して使用しているので、記憶素子の数が少なく
、かつ、制御が塗車な２フレームメモリ回路が得られる
効果がある。
の記憶素子で構成しメモリ領域を２のべき乗を単位とし
て２分割して使用しているので、記憶素子の数が少なく
、かつ、制御が塗車な２フレームメモリ回路が得られる
効果がある。
第１図はこの発明の一実施例による２フレームメモリ回
路を示すブロック図、第２図は従来の２フレームメモリ
回路を示すブロック図である。 （１０１）はフレームメモリ、（１０２）は１７２分周
回路、（１０３）は書込みアドレス発生回路、（１０４
）は１／２分周回路、（１０５）は読出しアドレス発生
回路、（１０６）は位相比較回路、（１０７）は論理和
回路、（２０１）は入力データライン、（２０２）は入
力側フレームクロック信号ライン、（２０３）は書込み
クロック信号ライン、（２０４）は出力データライン、
（２０５）は出力側フレームクロック信号ライン、（２
０６）は読出しクロック信号ライン。
路を示すブロック図、第２図は従来の２フレームメモリ
回路を示すブロック図である。 （１０１）はフレームメモリ、（１０２）は１７２分周
回路、（１０３）は書込みアドレス発生回路、（１０４
）は１／２分周回路、（１０５）は読出しアドレス発生
回路、（１０６）は位相比較回路、（１０７）は論理和
回路、（２０１）は入力データライン、（２０２）は入
力側フレームクロック信号ライン、（２０３）は書込み
クロック信号ライン、（２０４）は出力データライン、
（２０５）は出力側フレームクロック信号ライン、（２
０６）は読出しクロック信号ライン。
Claims (1)
- １フレームがＮ（ただし、Ｎは正の整数）ビットで構成
される入力データ列を２フレーム分のメモリにある書込
みフレーム位相で書き込みつつ、それを所定の読出しフ
レーム位相で読み出すことにより位相同期をとる２フレ
ームメモリ回路において、ｎを正の整数として２＾ｎ≧
Ｎなる関係において２＾ｎ＾＋＾１ビット以上の記憶容
量を有するメモリを用い、独立に与えられるその書込み
フレーム位相と読出しフレーム位相との差が一定値に接
近したときに書込みアドレスを２＾ｎビット以上ジャン
プさせることを特徴とする２フレームメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60098623A JPS61256842A (ja) | 1985-05-09 | 1985-05-09 | ２フレ−ムメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60098623A JPS61256842A (ja) | 1985-05-09 | 1985-05-09 | ２フレ−ムメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61256842A true JPS61256842A (ja) | 1986-11-14 |
Family
ID=14224666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60098623A Pending JPS61256842A (ja) | 1985-05-09 | 1985-05-09 | ２フレ−ムメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61256842A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6286935A (ja) * | 1985-10-11 | 1987-04-21 | Nec Corp | フレ−ムアライナ回路 |
| JPS63197136A (ja) * | 1987-02-12 | 1988-08-16 | Fujitsu Ltd | クロツク乗り換え回路 |
-
1985
- 1985-05-09 JP JP60098623A patent/JPS61256842A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6286935A (ja) * | 1985-10-11 | 1987-04-21 | Nec Corp | フレ−ムアライナ回路 |
| JPS63197136A (ja) * | 1987-02-12 | 1988-08-16 | Fujitsu Ltd | クロツク乗り換え回路 |
| JPH0559622B2 (ja) * | 1987-02-12 | 1993-08-31 | Fujitsu Ltd |
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