JPS58177510A

JPS58177510A - 符号変換回路

Info

Publication number: JPS58177510A
Application number: JP5976282A
Authority: JP
Inventors: Masateru Sasaki; 佐々木　政照
Original assignee: Computer Basic Technology Research Association Corp
Current assignee: Computer Basic Technology Research Association Corp
Priority date: 1982-04-12
Filing date: 1982-04-12
Publication date: 1983-10-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（１）　　発明の技術分野本発明は符号変換回路に関する。

（２）技術の背景例えば磁気ディスク装置においてディヅタルデータを書
き込む場合、ＮＲＺのデータをそのまま書き込むという
のが普通である。ところがこのようＫＮＲＺのデータを
そのまま書き込むと、次の２つの問題が生ずる。第１は
、ＮＲＺのデータは原データの１又は０に変化がない限
り全く無変化となり、動作周波数帯域としてはＤＣ成分
から考慮しなければならず極めて広帯域化してしまうと
いう問題である。第２は、上述の如＜ＮＲＺのデータが
全く無変化になると、いわゆるクロック成分の抽出が行
えず、復号化が困難になるという問題である。このよう
な問題を解決すベーく、２ビツトおよび４ビツトのＮＲ
Ｚデータをそれぞれ３ビツトおよび６ピツトの阿コード
ワードに変換するという符号化変換方式が提案されてい
る。例えば、ＩＥＥＥ　Ｔｒａｎｓ　ｏｎ　Ｍａｇ　Ｖ
ｏｌ　ＭＡＧＩ　２　Ｎｏ　、６１９７６Ｎｏマ・ｍｂ
ｅｒ郷に述べられている。ここにＨコードワードとはあ
るピット１とその次のピット１の間にピット０が最低ｉ
ｓ、最大を個人るようにしたコードを意味する。このよ
うに、ピット０が必ず所定期間内に出現することから上
記２つの問題は同時に解決される。さらに加えて、上記
提案の符号化変換方式では、２ビツト→３ビツトならび
に４ピツト→６ピツトの符号変換がなされるから周波数
（Ｆ）は１．５倍に増大するが、ピット′″０−の結果
、ＮＲＺデータをそのまま書き込む従来の場合に比して
いわゆる記録密度がさらに高くなり、磁気ディスクの利
用効率が向上するという利点も４走らされる。

（３）　　従来技術と問題点ところで紙上のように優れた機能を発揮し得る符号化変
換方式に対し、これを実施する触り符号変換回路は未だ
市場に提供されたものは少ない。

当然に考えられる１つの試みとしては、その符号変換回
路をＲＯＭで構成することが挙げられる。

すなわち２ピツト又は３ピツトのＮＲＺデータをＲＯＭ
のアドレス入力として、４ピツト又は６ピツトのコード
ワードを該ＲＯＭより読み出すものである。これは単純
な発想であシ現実的ではめるが、ＲＯＭのアクセス時間
に限界があることを考慮すると、高速の符号変換には対
応できない。そこで、ＲＯＭを用いずにディスクリート
な構成で実現できる符号変換回路の出現が是非とも要望
される。

（４）発明の目的本発明は上記事情に鑑み、ＲＯＭを用いることのない符
号変換回路を実現することを目的とするものである。

（５）発明の構成上記目的を達成するために本発明は、２以上のピットモ
ードを単位として構成される入力データを逐次保持する
入力レジスタと、該入力データを符号変換する符号変換
用の論理回路と、該論理回路からの出力を逐次保持して
出力データを送出する出力レジスタと、前記ピットモー
ドを識別して該出力レジスタへ前記出力データを保持す
る入力タイミングおよび該出力レジスタから該出力デー
タを堆シ出す出力タイミングを交互に切換えて設定する
タイミング制御回路とから構成することを特徴とするも
のである。

（６）発明の実施例第１図は２ピツトおよび３ビ・ソトのＮ１−ＬＺデデー
を４ビツトおよび６ビツトのコードワードに符号変換す
るときの対応を示す図表である７本発明は左側のＮＲＺ
データ例えば（１０）を人力として、右側のコードワー
ド例えば（０１０）に符号変換するだめの回路について
舊及する。上記図表中、コードワードのビットＣ６の中
でＸを付したものがあるが、これはその直前に来るコー
ドビットの１又はＯＫ応じてそれぞれ０又は１となる不
定のビットを表わす。いずれにしても、第１図の図表に
示す対応関係をほぼ瞬時的に得るだめの符号変換回路の
実現はそう簡単なことではない。

第２図は本発明に基づく符号変換回路の一実施例を示す
回路図である、以下、この符号変換回路の構成ならびに
動作を説明する。なお、第３図は第２図の符号変換回路
の動作説明に用いる、要部の波形を示すタイムチャート
である。第２図ならびに第３図を参照すると、第２図中
の左側より入力され九入力データ）ｉ第１図のＮＲＺデ
ータ）は、本発明の符号変換回路２０により符号変換さ
れ、同図中の右側より出力データＤｏｕｔ　（第１図の
コードワード）としてビットシリアルに出力される。こ
の入力データ）上第３図の０１欄に例示されており、こ
れに対応する出力データＤｏｕｔは同図の０υ欄に例示
されているー、この場合　入力データＴ）ｈ　（ＮＲＺ
ｆ−ｆｉ　）は第３図ノ（１）欄に示すＩＦ（Ｆｒｅｑ
ｕｅｎｃｙ）のりｏｙりＣＬＫに同期しており、一方、
出力データＤｏｕｔは同図の（２）欄に示す、１．５倍
の周波数すなわち１，５ＦのクロックＣＬＫに同期して
いる。１．５倍となるのは同一の時間内に２ピツト→３
ビツト（又は４ビツト→６ビツト）の符号変換がなされ
るからである。

先ず入力のＮＲＺデーデーＩＪ＋はビットシリアルにシ
フトレジスタ（４ピツトシフトレゾスタ）２１に入力さ
れる。シフトレジスタ２１内の４ビツトＤｓ　−Ｄｔ　
、ＤｓおよびＤ４は、第１図のＮＲＺデータの各ビット
Ｄ、〜Ｄ、が完全に詰った場合に対応する。ここで最初
になすべきことはいわゆる同期引込みである。このため
に本来のＮＲＺデータの直前にスタートビットパターン
を付与する。スタートビットパターンとしては、ギャッ
プパターンと明確に区別できるものであればどの様なパ
ターンでも良い。一般に磁気ディスク上の各トラックの
構成は、（ギャップパターン）（シンクビットパターン
）（データパターン）という風になっているから、ギャ
ップパターンとしては例えば（１ｔ　ｔ　ｉ−）を与え
、シンクビットパターン（ｓｙｎｃｈｒｏｎｏｕｓ　ｂ
ｉｔ　ｐａｔｔｅｒｎ）として、スタートビットパター
ン（１１１０）を与えるようにすれば良い。以下、スタ
ートビットパターンとしてその（１１１０）を例にとっ
て説明する。今、データの書込み指令（ＷＣ：　Ｗｒｉ
ｔｅ　Ｃｏｍｍａｎｄ）が与えられたとする（第３図の
（３）欄におけるＷＣの立上り）。この指令ＷＣは、同
期引込み回１Ｎｒ３５の一部を構成するフリップ・フロ
ッグ２３のリセット入力にレベル反転して印加され、該
フリップ・フロップ２３をアクティブにする。一方、該
同期引込み回路３５の一部を構成するＡＮＤ−ダート２
２は、各入力をレベル反転したシフトレジスタ２１から
のデータビット（Ｄ、〜Ｄ４　　）が与えられる。

丸だし、シフトレジスタ２１０ビツトのうちＤ４〜Ｄ、
については反転出力（小さい○印を付して示す）として
、ビットＤ、にりいてはそのままの出力でＡＮＤｒ−ト
２２に与えられる。このため、シフトレジスタ２１内の
（Ｄａ　Ｄｓ　Ｄ２　ＤＩ　）に丁度前記スタートビッ
トパターン（１１１０）が揃ったところで人ＮＤＰ−）
２２の入力には（００００）が印加され、各入力のレベ
ル反転によりＡＮＩＩ”−ト２２は出力１を送出する。

この出力１は第３図の（４）欄に示される。この出力１
に−より、今、ＷＣＫよってアクティブになっているフ
リップ・フロップ２３がセットされ、その出力Ｐも又立
上る（第３図の（５）欄）。そしてこの出力Ｐを受けて
。

同期引込み回路３５の一部を構成するクリップ・７０ツ
ブ２４の出力Ｑが立下がる（第３図の（６）欄）。

この出力Ｑは図示のとおりクロック１．５　Ｆ−ＣＬＫ
Ｋ同期しており、ロード・シフト・イネーブル信号ＬＳ
Ｉとして機能する。このロード・シフト・イネーブル信
号ＬＳＩは論理０となったとき、ロード・シフト切換ｆ
−）　（ＮＯＲｒ−）　）２７を開成する。ここにロー
ドとは、６ピツトのシフトレジスタ２Ｂに、前記シフト
レジスタ２１内のＮＲＺデータを符号変換して（第１図
の対応関係に従って）、パラレルに入力することをいう
。又、シフトとは、シフトレジスタ２８にロードされた
符号変換後のデータ（コードワード）を、クロック１．
５　Ｆ−ＣＬＫに同期して上方に押し出すことをいう、
なお、シフトレジスタ２８の各ビットＣ０〜Ｃ６は第１
図のコードワードの各ビットＣ１〜Ｃ６に対応する。

かくして、入力データＤｈ１（Ｎ　ＲＺデータ）に対す
る同期引込みが完了し、且つロード・シフト切換ｒ−）
２７を開成したところで、次に本来のＮＲＺデータの符
号変換を開始する。ところがこの符号変換は即座に開始
できない、なぜなら第１図に示すとおり、入力のＮＲＺ
データには２ビツトＯ′モードと４ピツトのモードがラ
ンダムに現われるからである。そこで、２ピー４を予め識別しておかなゆればならない。この識別も単純
且つ迅速に行われるのが好ましい。そこで本実施例では
シフトレジスタ２１内の内容を見ていずれかのモードに
固有のビットパターンを発蒐することとする。再び第１
図を参照すると、　ＮＲＺデータの第４および第３ビツ
ト（ＤＩ　ＤＩ　）に着目したどき、（００）という固
有のビットパターンが見れる。つまり１ａＤｓ）が（０
０）のときは、２ビット羊−ドではなく４ビツトモード
なのである。このモード識別を行うのがモード識別回路
であり、具体的にはＡＮＩＩ”−）２９であり、シフト
レジスタ２１の（ＤＩ　ＤＩ　　）が（００）。

すなわち小さい○印を付した反転出力が（１１）となっ
たとき、４ビツトモードであって２ビツトモードでない
ことを示す出力Ｓ（第３図の（９）欄参照）が送出され
る。従って出力Ｓが論理０のときは逆に２ピツトモード
である。この出力Ｓはさらにプリセット回路３７に印加
される。プリセクト回路３７は図示のとおりＡＮＤＰ−
トとインバータを含んでなる。プリセットとは後述する
カウント回路３６０カウント値を初期設定することを意
味スル。とのカウント値は前述したシフトレジスタ２８
でのビットシフト量を示す。このカウント値は２ピツト
モードにおいて２（＝３−１）である。このうち（）内
の３は２ピツトモードに対応するコードワードのピット
数である。又、そのカウント値は４ビツトモードにおい
て５（＝６−１）である。６の意味は、この４ビツトモ
ードに対応するコード７−ド゛のピット数である。これ
らカウント値に応じてシフトレジスタ２８の内容を、Ｎ
ＲＺデータの２ビツトモードにへいて、２→ｌ→０と、
コードワードの３ピツト分を押し出しくデータＤｏｕｔ
のシリアルアウト）ｓ　ＮＲＺデータの４ビツトモード
において５→４→３→２→１→０と、コードワードの６
ピツト分をシリアルアウトする。なぜなら、コードワー
ドは３ピツト又は６ビツトで１つのワードをなすからで
ある。くれら２→１→０，５→４→３→２→１→０は第
３図の（８）欄で説明される（後述）。

上述のようにシフトレジスタ２８の内容を、クロック１
．５Ｆ−ＣＬＫを用いてワード単位でシフトするとき、
その内容は既に％第１図の対応関係で符号変換されてい
なければなら々い。この丸め、シフトレジスタ２１内の
ＮＲＺデータは、前記のクロックと非同期で、略瞬時的
に符号変換され且つシフトレジスタ２８内にパラレルに
ロードされなければならない、これを行うのが符号変換
論理囲路３８である。本回路３８内のロジックは第１図
の対応関係を生ずるように組まれている。このロジック
は、ある規則性に着目すれば比較的単純に組むことがで
きる６例えば、コードワードのピッ）Ｃ，、Ｃ，は常に
０である。ピッ、トＣ８はＮＲＺデータのビットＤ、と
常に同じである。ビットＣ４が１になるのは、ＮＲＺデ
ータのビット（Ｄ４Ｄ＃）が（１１）のときである。ビ
ットＣ１がＩＫなるのは％ＮＲＺデータのビット（ＤＩ
　Ｄ、＞が（１０）のときであシ、又はピッ）　（ＤＩ
　Ｄａ）が（００）で且つビット１ｔＤｔ）が（１１）
又は（００）のときである、ビットＣ，につぃては、Ｎ
ＲＺデータの２ビツトモードのとき（Ｄ４ＤＩ　）が（
１０）で０、その４ビツトモードのとき（Ｄ４　ＤＩ　
）が（００）で１ｙＤｘ）が（１１）又は（００）の時
Ｏとなる。この場合のビットモード判別は既述のＡＮＤ
Ｐ−）２９の出力Ｓを兼用する。又、ビットＣ６の×の
ピットは、その直前のコードワードピットを反転したも
のであるから、シフトレジスタ２８の上方の７リツプ・
フロップ３０の反転比カメ（出力データｐｃ）ｕｔ　（
コードワード出力）を反転したレベル）神を回路３８内
の所定のｒ−）にフィードバックする。かくの如く、シ
フトレジスタ２１内のＮＲＺデータは常時所定の符号変
換かなされた後、シフトレジスタ２８内にコードワード
としてパラレルロート°される。

上述のようにパラレルロードされたコードワードは、４
ビツトコードワード（第１図のＣ６〜Ｃ４）か６ピツト
コ〜ドワード（同図のＣ６〜Ｃ１）カに応じて、シフト
レジスタ２８よりシリアルアウトすべきシフト量が異な
る（既述）。このために１前記カウン）１回路３６が有
効になる。カウント回路３６はロード・シフト切換出力
Ｌ　Ｓ’（Ｌｏａｄ　。

５ｈｉｆｔ）を送出し、今、前記ロード・シフト・イネ
ーブル信号ＬＳＥ（第３図の（６）欄）によって開成し
ているロード・シフト切換ｆ−）　２７を通過してロー
ド・シフト切換出力ＬＳとなり、一方では、カウント回
路３６内のカウンタ２５における入力ＳｓＫ印加され、
他方では、シフトレジスタ２８のシフト人力Ｓ！に印加
される。ここで説明を分り易くするために、ＮＲＺデー
タ）のビット列（１，０）が第３図の（１０）欄に示す
如くクロックＩＦ−ＣＬＫに同期して現われ、結論とし
て、同図の００欄に示す如くクロック１．５Ｆ−ＣＬＫ
Ｋ同期してコードワードのピット列（ｉ、ｏ）が、少し
遅れて出力される場合を例にとって述べる。

先ず、既述のスタートピットパター７８ＢＰ。

（１１１０）がＤｉｎ内に現われたものとすると、第３
図の（４）欄の如く先ずＡＮＤｒ−ト２２の出力が立上
り、同期引込みに入る。なお、本実施例では、ｆｉｓＢ
Ｐ、　と２連続となるスタートビットパターンＳＢＰ、
（１１１０）を付加し、いわゆる先頭７ラダとして機能
させる。このＳＢＰ、の後に本来のＮＲＺｆ−タ、例え
ば（ｏｏｔＯ）。

（１１）−・・が続く。その対応コードワードは（１０
００００）、（１０１）・・・となる、第３図の（７）
欄に示す如く、ロード・シフト切換出力ＬＳがロード（
Ｌｏａｄ）とシフト（Ｓｈｉｆｔ）の動作を順次繰り返
す。

例えば５ｈｉｆｔ３ではＬｏａｄ　３で瞬時にロードし
たＮＲＺの４ピツトモードのデータに対応する、シフト
レジスタ２８内の６ビツトコードワードを。

既述の如く、５→４→３→２→１→０とシフトする。そ
して次のＬｏａｄ　４でＮＲＺの２ビツトモードのデー
タに対応する、シフトレジスタ２８内の４ビツトコード
ワード（Ｃｍ　Ｃｓ　Ｃａ　）を２→１→０とシフトす
る。これは５ｈｉｆｔ４にて行われる。

前記Ｌｏａｄ　３で、ＮＲＺデータの４ピツトモードデ
ータに対応するコードワードがシフトレジスタ２８内に
取）込まれていることは、既述のＡＮＤｒ−）２９の出
力Ｓ（論理１）によって判別される（第３図の（９）欄
）、従って、この出力Ｓが論理１と汝ったときには前記
５ｈｉｆｔ３で６ピツトのシフトがなされなければなら
ない、このため、カウンタ２５の（ＤｔＤ、Ｄｅ）入力
にはバイナリ−でカウント値５がプリセットされなけれ
ばならない。

このカウント値５は前記入力（Ｄｔ　ＤＩ　Ｄｏ　’）
が（１０１）のときく当る。この（１０１）Ｆｉ、前記
プリセット回路３７のＡＮＤｒ−）より与えられる。−
このプリセット回路３７は、上記の場合、ＮＲＺデータ
の４ビツトモードデータを入力中であるから、ＡＮＤｒ
−）２９からの出力Ｓ（論理１）を受信して、２出力の
ＡＮＤｒ−トの一方（図中上方）よシ論理ｌを、その他
方（図中下方）より論理０を、カラ／り２５の（ＤＩ　
ＤＩ　Ｄｏ　）に（１０１）として印加するととくなる
。カウンタ′２５は減算カラ／りを構成しており、クロ
ック１．５Ｆ−ＣＬＫの到来毎に１ずつ減算する。ここ
に５→４→３→２→・・・と減算中は、カラ／り２５の
（Ｑ＝　Ｑｔ　Ｑｏ）出力を受信するＮｏＩｎ”−）２
６からは論理０が出力され続ける。すなわち、ロード・
シフト切換出力ＬＳ’は論理０になっていて、ロード・
シフト切換ｒ−）　２７からのロード・シフト切換出力
部は論理ｌとなる（第３図の（７）欄における論理１の
５ｈｉｆｔ３）。この論理１の切換出力ＬＳは、シフト
レノスタ２８のシフト人力Ｓ、に印加されてこれをシフ
トモードにする。他方、その論理１の切換出力ＬＳは、
カウンタ２５の入力Ｓ、に印加されてこれを減算動作モ
ードにする。且つ、プリセット回路３７のインバータを
通してその２出力ＭωＰ−）を閉成する。そして、前記
の減算が５→４・・・→１を超えて０に至ると、前記Ｎ
０ＲＰ−）２６の出力（Ｌ　Ｓ’）は論理１に変化し、
切換ｒ−）２７からのロード・シフト切換出力ＬＳは論
理０となる（第３図の（７）欄における論理ＯのＬｏａ
ｄ４　）、これＫより、シフトレソスタ２８はシフトモ
ードからロードモードに切り換わり次のコードワードを
瞬時に取り込む。他方、プリセット回路３７のインバー
タを通して２出力ＡＮＤｒ−）を開成し、このロードの
時点での出力５（ＡＮＤｒ−ト２９より）を通過させる
。この例の場合、ＮＲＺの２ビツトモードデータが人力
中であり、前記出力Ｓは論理０である（第３図の（７）
欄における１ｏａｄ　４の下方における同（９）欄に示
す論理が０である）から、カウンタ２５の（ＤＩ　ＤＩ
　ＤＩ　”）は（０１０）とな如、バイナリ−で２のカ
ウント値が該カラ／り２５に与えられる。既述のとおり
、カラ／り２５は減算カウンタを構成しており、クロッ
ク１．５Ｆ・ＣＬＫの到来毎に１ずつ減算する。ここに
２→１→・・・と減算中は、カラ／り２５の（Ｑ、　Ｑ
、　Ｑｌ　）出力を受信するＮＯＲゲート２６からは論
理Ｏが出力され続ける。すなわち、ロード・シフト切換
出力ＬＳ’は論理０になっていて、ロード・シフト切換
ｒ−ト２７からのロード・シフト切換出力Ｌ８は論理１
となる（第３図の（７）欄における論理１の５ｈｉｆｔ
４　）。この論理１の切換出力−ＬＳは、シフトレソス
タ２８のシフト人力Ｓ、に印加されてこれをシフトモー
ドにする。他方、その論理ｌの切換出力ＬＳは、カウン
タ２５の入力Ｓ、に印加されてこれを減算動作モードに
する。且つ、プリセット囲路３７のインバータを通して
その２出力ＡＮＤｒ−）を閉成する。そして、前記の減
算が２→１・・・を超えて０に至ると、前記Ｎ０Ｒｒ−
）２６の出力（ＬＳ’）は論理ＩＫ変化し、切換ｒ−ト
２７からのロード・シフト切換出力ＬＳは論理０となる
（第３図の（７）欄における論理０のＬｏａｄ５）。こ
れにより、シフトレソスタ２８はシフトモードからロー
ドモードに切シ換わり次のＮＲＺデータ入力に対応する
コードワードをロードする。

上記の５ｈｉｆｔ　４ではシフトレジスタ２８内のコー
ドワードＣＣａ　ＣＩ　Ｃ４）がシリアルアウトされる
だけで、コードワード（Ｃｍ　Ｃｔ　Ｃａ　）はそのま
まシフトレジスタ２８内の（Ｃｍ　Ｃｓ　Ｃａ　）の位
置に止まる。

然し、これは何の意味もないデータであり、次のＮＲＺ
データに対応するコードワードをパラレルインするとき
に上塗シされ、消滅する。

上述の説明は第１図に示した符号変換表に基づく阿コー
ドワードの生成回路について述べたが、一般的に埼（Ｎ
は自然数）コードワードの生成回路についても同様に応
用できる。すなわち１例えｔｆＮＲＺデータのにビット
モード、ｔビットモードおよびｍビットモードを、コー
ドワードのにビットワード、ＬビットワードおよびＭピ
ットワードに符号変換することもできる。この場合の回
路構成も基本的ＫＶｉ第２図の場合と何ら変わらない。

第４図は一般的な米コードワードを得る符号変換回路の
一例を示す！ロブ２図であるう本図中の参照番号４１，
４２，４３，４４，４５，４６゜４７．４８．５０．５
７．５８を付した構成要素は、第２図中の２１．２２，
２３，２４，２５゜２６．２７．２８．３０．３７．３
８を付した構成要素とそれぞれ実質的に同一である。異
なるところは、スタートビットパターンを検知する部分
と、カラ／り４５にプリセットすべきカウント値でアル
、前記スタートビットパターンは、新たな符号変換回路
４０用に設定し直す必要がある。又。

前記カウント値（第２図の場合の「２」又は「５」）は
、に、ｔおよびｍビットモード毎にそれぞれ設定し直さ
なければならない、然し、既述の動作原理が理解されれ
ば、どのように設定すべきか自ずと明らかでおる。かく
の如く、別の符号変換手法が与えられたとしても、ＮＲ
Ｚの入力データ１′からコードワード出力ｏ６ｕｔを得
る基本プロセスは１１３図の場合と同様である。

（７）発明の効果以上詳細に説明したように本発明によれば斑αデータか
らコードワードへの符号変換回路が具体的に実現され、
しかも殆どｒ−）回路で構成されるので、アクセス時間
が不可欠なＲＯｊ４を利用する場合に比して高速動作が
期待される。

【図面の簡単な説明】

＃！１図は２ビツトおよび３ピツトのＮＲＺデータを４
ビツトおよび６ピツトのコードワードに符号変換すると
きの対応を示す図表、第２図は本発明に基づく符号変換
回路の一実施例を示す回路図、第３図は嬉２図の符号変
換回路の動作説明に用いる要部の波形を示すタイムチャ
ート、９４図は一般的な１４コードワードを得る符号変
換回路の一例を示すブロック図である。２０．４０・・・符号変換回路、２１・・・シフトレジ
スタ、２７・・・ロード・シフト切換ｒ−ト、２８・・
・シフトレジスタ、２９・・・ＡＮＤｒ−）、３５・・
・同期引込み回路、３６・・・カウント回路、３７・・
・プリセット回路、３８・・・符号変換論理回路、ｌ・
・・入力データ、　Ｄｏｕｔ−・・出力データ。特許出願人電子計算機基本技術研究組合特許出願代理人弁理士　青　木　　　朗弁理士西舘和之弁理士内田幸男弁理士　山　口　昭　之

Claims

【特許請求の範囲】

１．２以上のビットモードを単位として構成される入力
データを逐次保持する入力レジスタと、該入力データを
符号変換する符号変換用の論理回路と、該論理回路から
の出力を逐次保持して出力データを送出する出力レジス
タと、前記ビットモードを識別して骸出力レジスタへ前
記出力データを保持する入力タイミングおよび該出力レ
ジスタから該出力データを取如出す出力タイミングを交
互に切換えて設定するタイミング制御回路とからなるこ
とを特徴とする符号変換回路。 λ　ビット数ＡＩ　、　Ａｓ　・・−Ａｎ（Ａｔ　、　
Ａｓ　−Ａｎ（ＡＩ＜入−・＜ＡｎＢいずれも自然数）
のいずれかの単位で構成される周波数ｆの入力データ（
Ｄｉｎ）を該周波数ｆでシリアルイ／した後にパラレル
アウトする如ビットの第１シフトレゾスタ（２１）　ト
、　ＩＩＩシフトレジスタ（２１）からパラレルアウト
され九人カデータ（Ｄｍ）　Ｋ対して、人、→Ｂ、、Ａ
、→Ｂ１・・Ａ？Ｂｎ（Ｂｓ　ｖ　Ｂｌ　−Ｂｎ（Ｂ、
　（Ｂ、−Ｂｎ）はいずれも自然数でＡＩ　＜Ｂｌ　、
ん〈班・・・Ａｎ＜Ｂｎ）なる対応で、ビット数Ｂ、、
Ｂ、・・・Ｂｎの各単位で構成されるコードワードに予
め定めた符号変換則に従って符号変換する論理回路（３
８）と、論理回路（３８）からの符号変換出力をパラレ
ルインした後に周波数ｆ’（ｆ’）ｆ）で出力データ（
Ｄｏｕｔ）としてシリアルアウトするｈビットの第２シ
フトレゾスタ（２８）と、入力データ（）１に含まれる
スタートビットパターンを検出して同期引込みを行う同
期引込み回路（３５）と、同期引込みの完了と共に開成
するロード・シフト切換ｒ−）　（２７）と、ロード・
シフト切換ｒ−）（２７）を介して出力が送出され且つ
周波数ｆ′で減算カウントを行うカウント回路（３６）
と、カウント回路（３６）　Ｋ対し前記減算カウントの
ための初期カウント値をプリセットする丸め第１シフト
レジスタ（２１）内Ｏ入力データ０−が前記ビット数４
、〜・・・紅のいずれのビットモードで構成されている
かを識別すると共に該ビットモード毎に予め割シ当てら
れた該初期カウント値を指定するピットモード識別回路
（２９，３７）とを備え、前記初期カウント値が前記減
算カウントによって零に至るまでカウント回路（３６）
の出力によって第２シフトレノスタ（２Ｂ）をシフトモ
ードにして出力データ（Ｄｏｕｔ）をシリアルアウトす
ると共にカウント回路（３６）自身を減算カウンタとし
て動作させ、該初期カウント値が該減算カウントによっ
て零となったときカウント回路（３６）の出力を切り換
えて第２ソフトレジスタ（２８）をパラレルインモード
にして前記符号変換出力を白肉にパラレルロードすると
共にピットモード識別回路（２９、３７）によって新た
に受信した入力データ（）イに対応する前記初期カウン
ト値をカラン）Ｉｆｆｌ路（３６）　Ｋプリセットする
特許請求の範囲第１項記載の符号変換回路。