KR0123771B1

KR0123771B1 - Efm 변조장치

Info

Publication number: KR0123771B1
Application number: KR1019920014884A
Authority: KR
Inventors: 심재성
Original assignee: 강진구; 삼성전자주식회사
Priority date: 1992-08-19
Filing date: 1992-08-19
Publication date: 1997-11-27
Also published as: KR940004548A

Abstract

본 발명의 EFM 변조장치는 기록이 가능한 광기록기기에 있어서 EFM 변조시 변조된 코드워드의 특성을 추출을 상용소자를 이용하여 구현한 것이다. 이를 위하여 8비트의 데이터를 14비트로 EFM 코드변환하여 출력하는 EFM 코드변환부, EFM 코드변환부에서 출력되는 14비트의 변환된 코드의 특성을 추출하기 위한 코드특성추출부, 코드특성추출부에서 출력되는 추출결과값에 의해 해당되는 머지비트를 발생하기 위한 머지비트발생부와 머지비트발생부에서 출력되는 머지비트와 EFM 코드변환부에서 출력되는 14비트의 EFM 변환된 코드워드를 직렬형태로 배열하고 논리턴투제로인버터변환하여 최종의 EFM 신호를 출력하기 위한 직병렬변환 및 NRZI 변환부를 구비하여 인가되는 코드를 EFM 변환하기 위한 EFM 변조장치에 있어서; 코드특성 추출부는, EFM 코드변환부에서 출력되는 코드워드를 병렬로 일시저장하고 직렬형태로 출력하기 위한 직병렬변환회로; 직병렬변환회로에서 출력되는 엔드로드신호를 기준으로 하여 기준클럭신호를 카운트하고 최종 엔드로드신호가 발생된 후 카운트된 기준클럭신호를 한 코드워드에 대한 엔드제로수 계산값으로 출력하기 위한 엔드제로수계산회로; 로드신호에 의하여 로드되어 기준클럭신호를 가운트하고 직병렬변환회로에서 출력되는 리드인에이블 신호의 논리가 처음으로 변환된 시점의 카운트결과를 리드제로수계산값으로 출력하기 위한 리드제로 계산회로와 상기 코드워드 형태에 따라 직병렬변환회로에서 출력되는 업/다운 신호를 업/다운카운팅하여 한 코드워드내의 직류값을 계산하여 출력하기 위한 코드합값 계산회로를 포함하도록 구성된다.

Description

EFM 변조장치

제 1 도는 일반적인 EFM 변조장치의 블럭도.

제 2 도는 제 1 도에 도시된 코드특성추출부에서 이루어지는 종래의 메모리를 사용한 코드특성추출방법.

제 3 도는 본 발명에 따른 코드특성추출부의 블럭도.

제 4 도는 제 3 도에 도시된 직병렬변환회로의 상세한 회로도.

제 5 도는 제 3 도에 도시된 END ZERO 계산회로의 상세한 회로도.

제 6 도는 제 3 도에 도시된 LEAD ZERO 계산회로의 상세한 회로도.

제 7 도는 제 3 도에 도시된 CSV 계산회로의 상세한 회로도.

제 8 도 내지 제 11 도는 하나의 코드워드에 4종류의 결합비트(또는 머지비트, Merge Bit)를 각각 적용한 예를 나타낸 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

410 : 직병렬변환회로 420 : END ZERO 계산회로

430 : LEAD ZERO 계산회로 440 : CSV(Code Sum Value) 계산회로

본 발명은 기록이 가능한 광기록기기에 있어서 EFM(Eight Fourteen Modulation, 이하 EFM이라 약함) 변조기술에 관한 것으로, 특히 EFM 변조시 결합비트(머지비트, Merge Bit)의 생성을 위하여 EFM 변조된 코드의 특징을 추출하는 기능을 갖는 EFM 변조장치에 관한 것이다.

인가되는 오디오 및/또는 비디오신호에 대한 기록이 가능한 광기록기기에 있어서 EFM 변조는 8비트의 데이터를 14비트로 재구성하는 것이다. EFM 변조에 대하여 제1도를 통해 좀더 상세히 설명하기로 한다.

제 1 도는 기록이 가능한 광기록기기에 있어서 일반적인 EFM 변조장치의 블럭도를 나타낸 것으로, 데이터래치부(10)는 CIRC(Cross Interleave Reed-solomon Coding, 이하 CIRC라 함)부 (도시되지 않음)에서 데이터와 에러정정용의 패리티를 DSYMCLK의 상승에지에서 래치하여 EFM 코드변환부(20)로 출력한다.

여기서 DSYMCLK는 CIRC의 콘트롤러(도시되지 않음)에서 발생되는 동기클럭신호이다. EFM 코드변환부(20)는 데이터래치부(10)에서 래치된 8비트의 데이터를 소정의 양식에 따라 14비트의 코드워드로 변환시켜준다. 코드 특성추출부(40)는 변환된 코드워드의 앞부분의 제로수(이하 리드제로수, Lead Zero수)와 뒷부분의 제로수(이하 엔드제로수, End Zero수) 및 한 코드워드내의 직류값인 CSV(Code Sum Value)등 코드워드의 특징을 추출하여 머지비트발생부(30)로 출력한다. 머지비트발생부(30)는 코드특성 추출부(40)로부터 추출된 정보를 이용하여 3비트의 머지비트를 추출한다. 직병렬변환부 및 NRZI 변환부(50)는 EFM 코드변환부(20)로부터 출력되는 24비트의 코드워드와 머지비트발생부(30)에서 출력되는 3비트의 머지비트를 병렬로 받아 직렬로 변환시킨 뒤 NRZI(Non Return to Zero Inverted, 이하 ZRZI라 약함) 변환하여 최종적으로 EFM 변조된 신호를 출력한다.

여기서 머지비트는 신호자체가 갖는 저역성분을 적게 하고 기록 및 재생시 연속된 피트의 길이를 제한하기 위하여 적당한 수의 0과 1의 반전이 이루어지도록 EFM 코드변환부(20)에서 출력된 14비트의 코드워드간에 삽입하여 최적의 EFM 신호를 출력하기 위한 것이다. 즉 8비트의 입력데이터를 받아 14비트의 변환된 코드워드에 대하여 소정의 최대 런랭스(Run Length)와 최소 런랭스를 만족하고, 출력되는 EFM 신호의 직류성분값인 DSV(Digital Sum Value, 이하 DSV라 약함)를 0에 가깝게 하여 서보가 안정되도록 하기 위한 것이다. 여기서 최소 런랭스는 1과 1사이에 적어도 2개 이상의 0이 존재하여야 하기 때문에 2가 되고 최대 런랭스는 1과 1 사이의 0이 10개 이하로 존재하여야 하기 때문에 10이 된다.

여기서 최대 런랭스의 길이는 동기신호의 비트가 24비트중 로우와 하이의 기간이 각각 11비트로 되어 있기 때문에 동기신호와 구분하기 위해서이다. 이러한 머지비트는 오디오 혹은 비디오정보에 포함되지 않고 디코더에 의하여 스킵(Skip)된다.

제 2 도는 제 1 도에 도시된 코드특성추출부(40)에서 이루어지는 메모리를 사용한 종래의 코드특성추출방법을 나타낸 것이다.

제 2(a) 도는 코드특성추출부(40)의 피롬(PROM)의 내부 데이터 포맷으로 0∼12 비트중 0∼4 비트는 CSV값으로 할당되고, 5∼8비트는 END ZERO수로 할당되고, 9∼12 비트는 LEAD ZERO수로 할당되는 것을 나타낸 것이다. 제 2(b) 도는 EFM코드변환부(20)에서 출력된 14 비트의 코드특성을 추출하는 예로, 인가된 14 비트의 코드값에 4개의 머지비트(000, 001, 010, 100)를 각각 결합하여 우측에 계산된 LEAD ZERO수와 END ZERO수 및 CSV의 값을 제2(A)도와 같이 할당된 비트에 저장하여 머지비트발생부(30)로 각각 전달하고 INVERT 신호의 전송로를 통해 14비트의 코드에 존재하는 1의 값이 짝수인지 홀수인지를 알려주고, 11T의 데이터가 발생된 경우 EXCEPT신호의 전송로를 통해 알려준다. 이와 같은 정보에 의하여 머지비트 발생부(30)는 DSV가 0에 가깝고 상술한 최소런랭스와 최대런랭스를 만족하는 머지비트를 발생하게 되는 것이다.

그러나 제 2 와 같이 피롬을 사용하게 되면 회로가 간편하고 피롬에 저장된 데이터만 바꾸면 즉시 코드의 특정값들을 변경할 수 있다는 장점은 있지만 2⁸=256개의 코드와 2개의 EFM 싱크패턴 2개의 서브코드싱크패턴을 합해 총 260에 대해 각각 4개의 머시비트를 첨가해 제 2(a) 와 같이 4비트의 리드제로, 4비트의 앤드제로, 5비트의 CSV값을 표시하기 위해서는 4×260×13≒1.7kbytes의 메모리가 필요하여 직접화에 어려움이 있으며 소비전력이 높은 단점이 있다.

따라서 본 발명의 목적은 상술한 바와 같은 단점을 보완하기 위하여 일반적인 상용 개별소자들을 이용하여 EFM 코드변환된 코드워드의 특성을 추출하는 기능를 갖는 EFM 변조장치를 제공함에 있다.

상기 목적을 달성하기 위하여 본 발명은 인가되는 8비트의 데이타를 14비트로 EFM 코드변환하여 출력하는 EFM 코드변환부, EFM 코드변환부에서 출력되는 14비트의 변환된 코드의 특성을 추출하기 위한 코드특성추출부, 코드특성추출부에서 출력되는 추출결과값에 의해 해당되는 머지비트를 발생하기 위한 머지비트발생과 머지비트발생부에서 출력되는 머지비트와 EFM 코드변환부에서 출력되는 14 비트의 EFM변환된 코드워드를 직렬형태로 배열하고 논리턴투제로인버트변환하여 최종의 EFM 신호를 출력하기 위한 직병렬변환 및 NRZI 변환부를 구비하여 인가되는 코드를 EFM 변환하기 위한 EFM 변조장치에 있어서; 상기 코드특성 추출부는, EFM 코드변환부에서 출력되는 코드워드를 병렬로 일시 저장하고 직렬형태로 출력하기 위한 직병렬변환회로; 상기 직병렬변환회로에서 출력되는 엔드로드신호를 기준을 하여 기준 클럭신호를 카운트하고 최종 엔드로드신호가 발생된 후 카운트된 기준클럭신호를 한 코드워드에 대한 엔드제로수 계산값으로 출력하기 위한 엔드제로계산회로; 상기 로드신호에 의하여 로드되어 상기 기준클럭신호를 카운트하고 상기 직병렬변환회로에서 출력되는 리드인에이블 신호의 논리가 처음으로 변환된 시점의 카운트결과를 리드제로수 계산값으로 출력하기 위한 리드제로 계산회로와 상기 코드워드 형태에 따라 직병렬변환회로에서 출력되는 업/다운신호를 업/다운카운팅하여 한 코드워드내의 직류값을 계산하여 출력하기 위한 코드합값계산회로를 포함하도록 구성된다.

이어서 첨부된 도면을 참조하여 본 발명에 대하여 상세히 기술하기로 한다.

제 3 도는 본 발명에 따른 EFM 변조에 적용한 로드특성추출부(40)의 구성도로서, 제1도의 EFM 코드변환부(20)로부터 출력되는 코드워드를 병렬로 받아 직렬로 출력시키기 위한 직병렬변환회로(410)와, 직병렬변환회로(410)에서 출력되는 ENDLD 신호와 기준클럭신호인 CHKCK 신호를 입력신호로 하여 매 코드워드내의 마지막 1이 발생된 후 0의 갯수를 카운트한 값을 출력하기 위한 ENDZERO 계산회로(420)와, 직병렬변환회로(410)에서 출력되는 LEADLD 신호와 상기 기준클럭신호인 CHKCK 신호를 입력신호로 하여 매코드워드내에서 첫번째 1이 발생되기 전의 0의 갯수를 카운트한 값을 출력하기 위한 LEAD ZERO 계산회로(430)와, 직병렬변환회로(410)에서 매 코드워드내의 비트가 0인 경우에 하이논리를 출력하는 다운제어신호와 1인 경우에 하이논리를 출력하는 업제어신호 및 기준클럭신호인 CHKCK 신호를 입력신호로 하여 한 코드워드내의 직류값을 계산하여 출력하기 위한 CSV 계산회로(440)로 이루어진다.

제 4 도는 제 3 도에 도시된 직병렬변환회로(410)의 상세한 회로도로서, EFM 코드변환부(20)에서 출력되는 14비트의 코드워드와 소정의 메모리부(도시되지 않음)에서 출력되는 3비트의 머지비트를 기준클럭신호인 CHKCK 신호와 LOAD 신호에 의해 제어되어 병렬로 임시저장하고 직렬로 출력하기 위한 직병렬변환수단(418)과, 직병렬변환수단(418)에서 출력되는 직렬데이터와 상기 LOAD 신호를 논리곱하여 END ZERO 계산회로(420)로 ENDLD 신호를 출력하기 위한 논리곱소자(415)와, 직병렬변환수단(418)에서 출력되는 신호를 클럭신호로 하고 LOAD 신호를 클리어신호로 하여 CSV 계산회로(440)로 업/다운신호를 출력하기 위한 제 1 플립플롭(416)과, 직병렬변환 수단(418)에서 출력되는 신호를 클럭신호로 하고 LOAD 신호를 클리어 신호로 하여 LEAD ZERO 계산회로(430)의 입력신호로 출력하기 위한 제 2 플립플롭(417)으로 이루어진다.

특히 직병렬변환수단(418)은 8비트의 제1∼4PISO(Parallel In/Serial Out)시프트레지스터(411,412,413,414)를 병렬접속하여 구성하고, 제1∼4PISO시프트레지스터(411,412,413,414)중 제 1 PISO 시프트레지스터(411)의 반전출력신호(＿QH)를 논리곱소자(415)의 일측입력신호로 출력하고 비반전출력신호(QH)를 제1, 2플립플롭(416,417)의 클럭신호로 출력한다.

제 5 도는 제 3 도의 END ZERO 계산회로(420)의 상세한 회로도로서, 직병렬변환회로(410)에서 출력되는 ENDLD 신호를 로드단에 인가되도록 접속하고 기준클럭신호인 CHKCK 신호를 클럭단에 인가되도록 접속하여 4비트의 엔트제로수 카운트결과를 출력하는 업카운터(421)로 구성된다. 업카운터(421)의 입력단(D, C, B, A, DN＿UP, ＿ENG)은 접지되도록 접속되어 있다.

제 6 도는 제 3 도에 도시된 LEAD ZERO 계산회로(430)의 상세한 회로도로서, LOAD 신호를 로드제어신호로 하고 ＿ENG 입력단에 직병렬변환회로(410)에서 출력되는 LEADEN 신호가 인가되도록 접속하여 기준클럭신호 CHKCK 신호를 카운트하기 위한 업카운터(431)로 구성되어 있다. 업카운터(431)의 입력단 (D, C, B, A, DN＿UP)은 접지되도록 접속되어 있다.

제 7 도는 제 3 도에 도시된 CSV 계산회로(440)의 상세한 회로도로서, 직병렬변환회로(410)에서 출력되는 다운신호를 다운업 입력단자(DN＿UP)에 인가되도록 접속하고 LOAD 신호에 로드되어 기준 클럭신호인 CHKCK 신호를 업카운팅하여 4비트의 CSV 계산값을 출력하기 위한 업/다운카운터(443)와, 직병렬변환회로(410)에서 출력되는 업/다운신호를 CHKCK 신호와 논리조합하여 출력하기 위한 논리조합 수단(448)과, 논리조합수단(448)으로부터 출력되는 업과 다운에 대한 논리조합의 결과를 각각 카운트하기 위한 카운팅수단(447)과, 카운팅수단(447)에서 출력되는 신호를 비교하여 업/다운카운터(443)에서 출력된 CSV 계산값의 부호비트를 출력하기 위한 비교기(446)로 이루어진다. 여기서 카운팅수단(447)은 다운신호를 카운트하는 비동기리셋카운터(444)와, 업신호를 카운트하는 비동기리셋카운터(445)로 구성된다.

제 8 도는 제 3 도와 같은 회로에 의하여 코드워드의 특성을 추출하는데 있어서 머지비트가 000인 경우에 대한 타이밍차트이다.

여기서는 14비트 코드워드가 예를 '00000100010000'일때의 예로서, (A)는 CLK 신호이고, (B)는 DSYCLK 신호이고, (C)는 LOAD 신호이고, (D)는 CHKCK 신호이고, (E)는 ENDLD 신호이고, (F)는 END ZERO 계산회로(420)에서 출력되는 엔드제로수(END)이고, (G)는 직병렬변환회로(410)에서 출력되는 LEADEN 신호이고, (H)는 LEAD ZERO 계산회로(430)에서 출력되는 리드제로수(LEAD)이고, (I)는 직병렬변환회로(410)에서 출력되는 업신호이고, (J)는 직병렬변환회로(410)에서 출력되는 다운신호이고, (K)는 CSV 계산회로(440)에서 출력되는 CSV 값이다.

제 9 도는 제 8 도와 같은 코드워드에 001 머지비트를 결합한 예에 대한 타이밍도로서, (A)∼(K)의 타이밍도는 제 8 도와 동일한 회로에서 출력되는 것이다.

제 10 도 역시 제 8 도와 같은 코드워드에 010 머지비트를 결합한 예에 대한 타이밍도로서, (A)∼(K)의 타이밍도는 제 8 도와 동일한 회로에서 출력되는 것이다.

제 11 도도 마찬가지로 제 8 도와 같은 코드워드에 100 머지비트를 결합한 예에 대한 타이밍도로서, (A)∼(K)의 타이밍도는 제 8 도와 동일한 회로에서 출력되는 것이다.

그러면 제 3 도의 작동을 제4∼11도를 결부시켜 상세하게 설명하기로 한다.

우선 제 8∼11 도의 (A)와 같이 발생되는 클럭신호(CLK)는 일반적인 클럭신호로 이를 이용하여 기준클럭신호인 CHKCK 신호를 (D)와 같이 생성한다. 이는 14비트에 머지비트 3비트를 부가한 것으로 17클럭을 기준클럭으로 하여 발생된다. DSYCLK 신호는 EFM 변환하기 전에 거치게 되는 CIRC 회로내의 콘트롤러에서 발생되는 소정치만큼 지연된 동기클럭신호로 (B)와 같이 발생된다.

로드신호(LOAD)도 DSYCLK 신호와 마찬가지로 콘트롤러(도시되지 않음)에서 (C)와 같이 DSYCLK 신호의 상승에지에서 하이논리에서 로우로 떨러지면서 클럭신호(CLK)의 반주동안 로우논리를 유지하다가 하이로 논리변환된다.

이와 같은 주기로 로드신호 및 기준클럭신호(CHKCK)가 인가될때, 제 8 도 내지 제 11 도에서 예를 든 바와 같이 '00000100010000'로 EFM 변조된 코드워드가 인가되면 직병렬변환회로(410)는 로드신호의 로우에서 로드한다. 그리고 (D)와 같이 인가되는 CHKCK의 하강에지에 동기시켜 직렬로 출력시킨다.

제 4 도를 통해 좀더 상세하게 설명하면, 직병렬변환수단(418)은 제1∼4PISO 시프트레지스터(411,412,413,414)를 통해 머지비트를 저장한 메모리(도시되지 않음)로부터 독출한 3비트의 머지비트와 EFM 코드변환부(20)에서 출력되는 14 또는 24비트(싱크)의 코드워드가 인가되면 제 8 내지 11 도의 (C)와 같은 LOAD 신호가 로우인 구간에서 병렬로드하고 기준클럭신호인 CHKCK의 하강에지에서 직렬로 출력시킨다. 이때 출력은 제 1 PISO 시프트레지스터(411)의 출력단을 통해 출력된다.

직병렬변환수단(418)에서 출력되는 직렬형태의 코드워드는 반전출력(＿QH)의 경우는 논리합소자(415)로 출력하고, 비반전출력(QH)의 경우는 제 1 플립플롭(416)의 클럭단자와 제 2 플립플롭(417)의 클럭단자로 출력한다.

논리곱소자(415)는 제 1 PISO 시프트레지스터(411)에서 출력된 반전출력신호(＿QH)와 로드신호(LOAD)를 논리곱하여 END ZERO 계산회로(420)로 ENDLD 신호를 출력한다.

제 1 플립플롭(416)은 제 1 PISO 시프트레지스터(411)의 비반전출력단(QH)에서 출력되는 코드워드 데이타에 의하여 클럭되고, 로드신호의 '로우'기간에 클리어되어, 비반전출력단(QH)으로 CSV 계산회로(440)에 인가되는 업데이타를 출력하고 반전출력단(＿QH)의 출력은 CSV 계산회로(440)에 인가되는 다운데이타를 출력한다. 제 1 플립플롭(416)은 D형 플립플롭으로서 반전출력신호(＿QH)를 입력신호로 한다. 그리고 나머지 입력단(＿PRE )은 VCC에 연결한다.

제 2 플립플롭(417)은 제 1 PISO 시프트레지스터(411)의 비반전 출력단(QH)의 출력신호를 제 1 플립플롭(416)에서와 같이 클럭신호로 하고, 로드신호의 로우논리구간에서 클리어되어 LEAD ZERO 계산회로(430)로 출력되는 LEADEN 신호를 비반전출력단을 통해 출력한다. 여기서 제 2 플립플롭(417) 역시 D형 플립플롭으로서 D입력단과 ＿PRE 입력단을 공급전원(Vcc)와 접속되어 항상 하이논리를 유지한다.

이와 같은 직병렬변환회로(410)의 동작을 제 8 도 내지 제 11 도의 예를 통해 좀더 상세히 설명하기로 한다.

우선 EFM 코드 변환부(20)에서 출력되는 코드워드가 '00000100010000'일때 제 8 도와 같이 머지비트가 '000'이면, 직병렬변환수단(418)은 (C)도의 로드신호가 로우인 구간에 인가되는 14비트의 코드워드와 3비트의 머지비트를 로드하고(D)의 하강에지에서 1비트씩 직렬로 코드워드로 출력한다. 이때 출력은 제 1 PISO 시프트레지스터(411)의 출력단을 통해 출력된다. 제 1 PISO 시프트레지스터(411)은 비반전출력단(QH)으로 상술한 코드워드를 출력하고 반전출력단(＿QH)으로는 상술한 코드워드와 반대의 논리신호를 출력한다. 즉 '111 11111011101111'의 17비트의 데이터를 출력된다.

논리곱소자(415)는 제 1 PISO 시프트레지스터(415)의 반전 출력단을 통해 출력되는 신호와 (C)와 같은 코드신호를 입력신호로하여 인가되는 두 신호가 모두 하이인 구간에 하이논리신호를 출력하게 된다. 따라서 직병렬변환수단(418)이 로드되는 구간을 제외하고는 직병렬변환수단(418)에서 출력되는 반전코드워드가 그대로 출력된다. 따라서 (E)와 같이 머지비트 3비트구간부터 코드워드의 처음의 5비트 구간을 하이논리를 출력하고 그 다음 1비트구간은 로우로 떨어졌다가 다시 3비트구간을 하이논리를 출력하고 그 다음 1비트는 다시 로우로 떨어졌다가 다시 4비트구간부터 하이논리를 유지한다. 이때 유지기간은 다음 로드신호의 하강에지까지가 된다.

제 1 플립플롭(416)은 제 1 PISO 시프트레지스터(411)의 비반전출력단자(QH)에서 출력되는 코드워드가 클럭단자에 인가되게 되는데 현재의 예로는 머지비트 3비트와 코드워드의 처음 5비트가 0이므로 플립플롭(416)의 비반전출력신호는 로우논리로 출력된다. 이로 인해 반전출력단(＿QH)에서 출력되는 신호는 하이논리가 되어 제 1 플립플롭(416)의 D입력단에는 하이가 인가된다. 그러나 클럭단자로 인가되는 신호의 논리는 6비트까지 계속 로우를 유지하므로 전출력상태를 유지하다가 코드워드의 7비트에서 하이논리가 클럭단으로 인가되므로 출력단(Q)의 신호를 D입력단에 걸린 논리로 출력하게 되므로 제 1 플립플롭(416)의 비반전출력신호는 로우에서 하이논리로 전환하여 출력된다. 이것이 업신호가 된다. 다음신호는 제 1 플립플롭(416)의 반전출력단에서 출력되는 신호이므로 업신호와 항상 반대 논리의 신호가 출력된다. 그 다음 3비트가 경과되어 코드워드가 1로 전환되므로 제 1 플립플롭(416)은 D 입력단에 걸린 신호를 비반전출력신호로 출력한다. 이때 D 입력단은 전반전 출력신호와 동일한 논리인 로우논리상태이므로 비반전출력단으로 로우논리를 출력함과 동시에 반전출력신호로 하이논리를 출력하여 다운신호는 하이논리로 출력되고 동시에 제 1 플립플롭(416)의 D 입력단으로 하이를 출력한다. 이와 같이 클럭신호가 하이가 될때마다 출력신호의 논리를 변환시키고 로드신호가 로우인 구간에서 클리어된다. 이러한 업/다운신호는 제 8 도의 (I)와 (J)와 같다.

제 2 플립플롭(417)은 제 1 PISO 시프트레지스터(411)의 비반전출력신호(QH)를 제 1 플립플롭(416)에서와 같이 클럭신호로 하고 D입력은 Vcc로 고정하므로 클럭입력단으로 인가되는 신호가 하이논리일 경우에 하이를 출력하고 로우논리가 인가되면 전출력신호를 그대로 유지하게 되므로 하이논리를 계속 출력하고 두번째의 하이논리신호가 클럭신호로 인가되어도 D 입력단의 D 입력단이 Vcc와 계속 연결되어 있으므로 제 2 플립플롭(417)의 출력은 계속 하이논리를 출력하다가 클리어단자로 인가되는 로드신호가 로우논리로 전환되는 하강에지에서 클리어된다. 이는 제 8 도의 (G)와 같다.

제 9 도와 제 10 도 및 제 11 도에서도 코드워드에서는 상술한 제 8 도에서와 같이 이루어지고 선택된 머지비트가 변경되는 것이므로 머지비트가 변경된 부분에서는 상술한 논리대로 출력되는 ENDLD 신호와 업/다운신호, LEADEN 신호를 출력한다. 이는 각각의 도면에서 제 8 도와 동일한 순번에 도시되어 있다.

제 3 도의 END ZERO 계산회로(420)는 직병렬변환회로(410)로부터 출력되는 ENELD 신호를 로드신호로 하여 CHKCK의 상승에지에서 제로수를 계산하는 것으로 카운터(421)를 이용하여 ENDLD 신호에 의해 로드되고 CHKCK 신호를 카운트하여 엔드제로수인 END를 출력한다.

좀더 구체적으로 설명하며, 상술한 바와 같이 제 8 도 내지 제 11 도에서 예시한 바와 같이 코드워드가 인가될때 각도의(E)와 같이 ENDLD 신호가 인가되면, ENDLD 신호의 로우구간에서 입력단(D,C,B,A)의 값인 OH를 로드한다. ENDLD 신호의 하이 구간에서 카운터(421)는 클럭입력단(CLK)으로 입력되는 CHKCK의 상승에지에서 업카운트를 수행하고 코드워드의 앤드제로값을 출력단(QD, QC, QB, QA)으로 출력한다. 제 8 도 내지 제 11 도에 도시된 바와 같이 (E)신호의 타이밍도가 하이인 구간에(F)와 같이 머지비트와 코드워드의 5번째 비트까지 업카운트되다가 코드워드의 6번째 비트에서 카운트는 로드되고 다시 클럭단자로 인가되는 CHKCK 신호의 라이징에지에서 업카운트한다. 그러나 다음의 로우논리구간으로 인하여 업카운트된 값은 다시 0으로 로드되고 재차 업카운팅되게 된다. 따라서 코드워드의 마지막 1이 발생된 후 업카운트된 값이 END 신호로 출력되게 된다. 따라서 제 8∼11 도는 서로 머지비트만 다를 뿐 모드워드는 동일하므로 END 신호의 값은 4로 동일하다. END 신호는 머지비트발생부(30)로 출력된다.

LEAD ZERO 계산회로(430)는 직병렬변환회로(410)로부터 LEADEN 신호를 받아 CHKCK의 상승에지에서 리드제로수를 계산하는 것으로, 제 6 도와 같은 카운터(431)로 구성된다. 따라서 로드단(＿LD)으로 입력되는 LOAD 신호의 로우 구간에서 입력단(D,C,B,A)의 값인 OH를 로드하고 직병렬변환회로(410)에서 출력되는 LEADEN 신호의 로우 구간에서 업카운트를 수행하고 코드워드의 리드제로값을 출력단(QD, QC, QB, QA)으로 출력한다. 리드제로값은 상술한 바와 같이 머지비트와 같이 코드워드를 모두 합친 17비트의 코드중 처음으로 1이 발생되기전까지의 0의 갯수를 카운트하여 출력하는 것이므로, 로드신호의 로우인 구간에 0으로 로드되고 CHKCK 단으로 인가되는 클럭신호를 카운트하다가 LENDEN 신호에 의해 인에이블되어 카운트를 멈춘다. 여기서는 제 8∼11 도의 머지비트가 서로 다르므로 LEAD 값이 각기 다르다. 제 8 도의 경우, (H)에 도시된 바와 같이 카운트값은 8이 된다. 따라서 LEAD 값은 8로서 머지비트 발생부(30)로 출력된다. 그러나 제 9 도의 경우는 2이고, 제 10 도의 경우는 1이고, 제 11 도의 경우는 0이다.

CSV 계산회로(440)은 직병렬변환회로(410)로부터 업/다운 신호를 받아 CHKCK의 상승에지에서 CSV를 계산하는 회로로서, 직병렬변환회로(410)에서 출력되는 업/다운신호가 (I)와 (J)와 같은때 논리조합수단(448)의 제 1 논리곱소자(441)은 다운신호가 하이일때 CHKCK 신호를 그대로 출력하고 제 2 논리곱소자(442)는 업신호가 하이일때 CHKCK 신호를 그대로 출력한다. 따라서 제 8 도의 (J)와 같이 머지비트에서 코드워드 5비트째까지와 11비트째부터 로드신호가 로드될때까지 다운신호가 하이이므로 제 1 논리곱소자(441)는 그 기간 동안에 인가되는 CHKCK 신호를 그대로 출력한다.

반면에 제 2 논리곱소자(442)는 다운신호의 반전신호로 업신호가 인가되므로 6번째 비트부터 10번째 비트까지 하이로 인가되어 그 기간동안의 기준클럭신호를 출력한다. 이와 같은 논리조합에 의하여 직병렬변환회로(410)에서 출력되는 NRZ 형태의 신호를 NRZI 형태로 변환한다.

카운팅수단(447)의 제 1 비동기리셋카운터(444)는 로드신호의 로우논리기간에서 클리어되어 제 1 논리곱소자(441)에서 출력되는 신호의 상승에지에서 업카운트하고 그 결과값을 출력단(QD, QC, QB, QA)을 통해 비교기 (446)의 한 입력단(B3, B2, B1, B0)로 출력한다.

또한 비동기리셋카운터(445)는 클리어단자(＿CLR)로 입력되는 신호 LOAD의 '로우'에서 클리어되며 제 2 논리곱소자(442)의 출력신호의 상승에지에서 업카운팅을 실시하고 그 결과값을 출력단(QD, QC, QB, QA)을 통해 비교기(46)의 한 입력단(A3, A2, A1, A0)으로 출력한다. 비교기(446)에서는 두입력(R3∼B0, A3∼A0)을 비교하여 한 입력 A3∼A0가 다른 입력 B3∼B0 보다 크면 출력단(A, LT, B＿0)으로 '로우'를 출력하고 한 입력 A3~A0가 다른 입력 B3~B0 보다 작으면 출력단(A, LT, B_O)으로 하이를 출력하여 코드워드내의 CSV 값의 부호를 나타내는 비트역할을 한다.

업다운카운터(443)는 LOAD 신호의 로우 구간에서 입력단(D, C, B, A)의 값 OH를 로드하고 클럭입력단(CLK)에 입력되는 CHKCK의 상승에지에서 DN＿UP에 입력되는 다운신호가 로우일때 업카운팅을, 다운신호가 하이일때 다운카운팅을 실시한다.

NRZI 형태로 변환된 코드워드내의 0의 수와 1의 수를 카운팅한 결과값을 업다운카운터(443)의 출력단(QD, QC, QB, QA)으로 출력한다. 업다운카운터(443)의 출력값은 한 코드워드내의 직류값인 DSV가 된다.

제 7 도의 CSV 계산회로(440)는 업다운카운터(443)와 비교기(446)를 제거하고 앤드게이트(441,442)와 비동기리셋카운터(444,445)에 가산기(도시되지 않음) 등을 이용하여 비동기리셋카운터(445)의 출력을 비동기리셋카운터(444)의 출력으로 감산하는 회로로 구현할 수 있다.

이화 같은 과정을 통하여 4가지 경우의 머지비트를 인가되는 코드워드에 결합하여 결과를 구해진 앤드제로수와 리드제로수, 한 워드내의 직류값을 머지비트발생부(30)로 인가하면 상술한 최소의 런랭스길이 및 최대의 런랭스길이를 만족하면서 검출된 CSV의 값이 0에 가장 근사하게 검출되는 머지비트를 발생한다.

상술한 바와 같이 본 발명는 EFM 변조에 있어서 코드의 특성을 추출하기 위하여 일반적인 상용 개별소자들을 이용하여 구현함으로써, 소비전력을 저감시켰으며 집적화에 유리한 이점이 있다. 또한 0에 근사한 직류값이 검출되도록 코드워드를 제어함으로써 서보가 안정되는 이점이 있다.

Claims

인가되는 8비트의 데이터를 14비트로 EFM 코드변환하여 출력하는 EFM 코드변환부(20), EFM 코드변환부(20)에서 출력되는 14비트의 변환된 코드의 특성을 추출하기 위한 코드특성추출부(40), 코드특성추출부(40)에서 출력되는 추출결과값에 의해 대당되는 머지비트를 발생하기 위한 머지비트발생부(30)와 머지비트 발생부(30)에서 출력되는 머지비트와 EFM 코드변환부(20)에서 출력되는 14비트의 EFM 변환된 코드워드를 직렬형태로 배열하고 논리턴투제로인버트변환하여 최종의 EFM 신호를 출력하기 위한 직병렬변환 및 NRZI 변환부(50)를 구비하여 인가되는 코드를 EFM 변환하기 위한 EFM 변환장치에 있어서; 상기 코드특성추출부(40)는, EFM 코드변환부(20)에서 출력되는 코드워드를 병렬로 일시저장하고 직렬형태로 출력하기 위한 직병렬변환회로(410); 상기 직병렬변환회로(410)에서 출력되는 엔드로드신호를 기준으로 하여 기준클럭신호를 카운트하고 최종 엔드로드신호가 발생된 후 카운트된 기준클럭신호를 한 코드워드에 대한 엔드제로수 계산값으로 출력하기 위한 엔드제로계산회로(420); 상기 로드신호에 의하여 로드되어 상기 기준클럭 신호를 카운트하고 상기 직병렬변환회로(410)에서 출력되는 리드인에이블 신호의 논리가 처음으로 변환된 시점의 카운트결과를 리드제로수 계산값으로 출력하기 위한 리드제로계산회로(430)와 상기 코드워드 형태에 따라 직병렬변환회로(410)에서 출력되는 업/다운신호를 업/다운카운팅하여 한 코드워드내의 직류값을 계산하여 출력하기 위한 코드합값계산회로(440)를 포함함을 특징으로 하는 EFM 변조장치.
제 1 항에 있어서, 상기 엔드제로계산회로(420)는 상기 직병렬변환회로(410)에서 NRZ 형태로 출력되는 코드를 카운트하는데 있어서 상기 엔드로드신호에 의하여 상기 코드워드중1이 있는 부분에서 클리어되면서 상기 직병렬변환회로(410)에서 출력되는 코드워드의 비트가 0일때마다 업카운트하는 카운터(421)로 이루어짐을 특징으로 하는 EFM 변조장치.
제 1 항에 있어서, 상기 리드제로계산회로(430)는 상기 직병렬변환회로(410)에서 NRZ 형태로 출력되는 코드중 최조의 1이 발생할때까지 업카운팅한 값을 리드제로수로 출력하는 카운터(431)로 이루어짐을 특징으로 하는 EFM 변조장치.
제 1 항에 있어서, 상기 CSV 계산회로(440)는 직병렬변환회로(410)에서 출력되는 형태의 신호를 NRZI 변환한 상기 업/다운 신호에 대하여 상기 기준클럭신호와 별도의 논리조합에 의해 출력하기 위한 논리조합수단(448)과, 상기 논리조합 수단(447)에서 출력되는 NRZI 변환된 업/다운신호를 카운팅하기 위한 카운팅수단(447), 상기 카운팅수단(447)에서 출력되는 업카운팅과 다운카운팅의 크기를 비교하여 상기 직류값의 부호를 출력하기 위한 비교기(446), 상기 다운신호에 의해 기준클럭의 업/다운 카운팅을 제어하기 위한 카운터(443)로 이루어짐을 특징으로 하는 EFM 변조장치.
제 1 항에 있어서, 상기 CSV 계산회로(440)는 상기 직병렬변환회로(410)에서 출력되는 NRZ 형태의 신호를 NRZI 변환하고 각각 다운카운팅과 업카운팅을 수행하여 덧셈을 함으로서 NRZI 변환된 코드워드내의 직류값을 구함을 특징으로 하는 EFM 변조장치.
제 1 항에 있어서, 상기 직병렬변환회로(410)는 소정의 메모리에서 독출하는 머지비트와 상기 EFM 코드변환부(20)에서 출력되는 코드워드를 로드제어신호에 의하여 병렬로 로드하고 소정의 기준클럭에 의하여 직렬로 출력하기 위한 직병렬변환수단(418)과, 상기 직병렬변환수단(418)에서 출력되는 직렬형태의 코드워드를 반전한 신호와 로드제어신호의 논리조합에 의하여 상기 엔드제로 계산회로(420)의 상기 엔드로드제어 신호로 출력하기 위한 논리수단(415)과, 상기 직병렬변환수단(418)에서 출력되는 직렬형태의 코드워드신호를 클럭신호로 하고 상기 로드제어신호를 클리어신호로 하여 상기 CSV 계산회로(440)의 업/다운신호를 출력하기 위한 제 1 플립플롭(416)과, 상기 제 1 플립플롭(416)과 동일한 입력신호에 의해 상기 리드제로계산회로(430)의 리드인에이블신호를 출력하기 위한 제 2 플립플롭1(417)를 포함함을 특징으로 하는 EFM 변조장치.