JPH08508623A - データ通信システム - Google Patents

Abstract

(57)【要約】 本発明のシリアル・データ通信システムは、シリアル・データを送信する少なくとも３つの通信回線（回線０、回線１、回線２、回線３）を用いている。各通信回線はデータ回線Ｄまたはストローブ回線Ｓとして指定することができる。各バイナリ・データビット送信期間中、２つの連続したデータ遷移が任意の通信回線で起こらないように、ある通信回線をデータ回線Ｄ、またある通信回線をストローブ回線Ｓとして動的に指定する回路（シフトレジスタ２０、ＸＯＲ８）を設けている。各バイナリ・データビット送信期間において、エンコーダ（図１）は、そのデータ期間に送信されるデータビットの値の関数としてデータ回線Ｄまたはストローブ回線Ｓで遷移を発生させる。受信局（図２）において、そのデータビット送信期間に対し、データ回線Ｄとして指定した通信回線、またはストローブ回線Ｓとして指定した通信回線でのデータビット送信期間中、遷移が発生したか検出する回路を設けている。さらに、次の送信期間でどの通信回線がデータ回線Ｄに、どの通信回線がストローブ回線Ｓに指定されているか決定する回路、さらに、エンコーダ（図１）がエンコードしたバイナリ・データを復元するデータ・デコーダ（シフトレジスタ８５）も設けている。

Description

【発明の詳細な説明】 データ通信システム 発明の背景 本発明は送信局と受信局との間の複数の通信回線を経由してバイナリ・データ をシリアルに送信するシリアル・データ通信システムに関する。 従来技術の説明 シリアル・データ通信システムは、パラレル・データ通信システムより帯域が 狭いという欠点がある。通信回線は、その通信回線において高い信頼性で遷移す る最高周波数のことである。 通信システムの帯域を拡大するため、２回線間でシリアル・データを送信する プロトコルが提案されている。ＩＥＥＥ−１３９４データ交換プロトコルはこの ような２回線システムでのプロトコルである。第１回線は専用データ回線Ｄで、 連続したバイナリ・データの値が変化するたびに、すなわち、データ・シーケン スが１から０へまたは０から１へ変化するときに遷移が発生する。第２回線は、 専用要求回線Ｒで、各バイナリ・データビットの送信期間中に、２つのクロック の遷移が発生する。ＩＥＥＥ−１３９４プロトコルの例を図５に示す。このプロ トコルの欠点は、送信可能な最高データ周波数が占有されている通信回線の半分 に等しいということである。 ＩＥＥＥ−１３９４プロトコルの帯域の欠点を改善するため、ＤＳリンク・プ ロトコルが開発されている。第１回線は専用データ回線Ｄで、連続したバイナリ ・データの値が変化するたびに、すなわ ち、データ・シーケンスが１から０へまたは０から１へ変化したときに遷移が発 生する。第２回線は専用ストローブ回線Ｓで、連続したバイナリ・データ変化し ないたびに遷移が発生する。すなわち、データ・シーケンスは、１から１または ０から０の同じ値のままである。すべてのバイナリ・データビット送信期間は、 データ回線Ｄかストローブ回線Ｓで発生する。ＤＳプロトコルの例を図５に示す 。ＤＳリンク・プロトコルは、最高データ周波数が占有中の送信帯域に制限され るというを欠点を持っていることである。 発明の要約 従って、本発明の目的は、データ送信周波数が占有中の送信帯域に制限されな い複数の通信回線にわたるシリアル・データ通信システムを提供することである 。 本発明の別の目的は、バイナリ・データ転送用の複数通信回線をエンコードす るエンコーダを提供することであり、ここで各通信回線は、任意のバイナリ・デ ータビット送信期間中にデータ回線Ｓまたはストローブ回線Ｄのいずれかに指定 でき、その結果、２つのシーケンシャル・バイナリ・データビット送信期間は、 通信回線の送信帯域より高い周波数でシステムのどの通信回線にも発生しない。 本発明のさらに別の目的は、各バイナリ・データビットの送信期間中、どの回 線がデータ回線Ｄで、どの回線がストローブ回線Ｓであるか決定し、通信回線で エンコードされたバイナリ・データを復元するデコーダを提供することである。 簡単にいうと、本発明のシリアル・データ通信システムは、シリアル・データ を送信する少なくとも３つの通信回線を用いている。 各通信回線は、データ回線Ｄまたはストローブ回線Ｓとして指定できる。どの通 信回線にも２つの連続したデータ遷移が発生しないよ う各バイナリ・データビットの送信期間中、ある通信回線をデータ回線Ｄとして 、またあるデータ通信をストローブ回線として動的に割り当てることができる手 段が設けられている。各バイナリ・データビット送信期間において、エンコード 手段は、先行するバイナリ・データビットが送信されているバイナリ・データビ ット（０１または１０の組合せ）と異なる値を持つ場合、データ回線Ｄで遷移を 発生させ、または先行するバイナリ・データビットが送信されているバイナリ・ データビット（１１または００の組合せ）と同じ値を持つ場合、ストローブ回線 Ｓで遷移を発生させる。受信局において、データビット送信期間中に、データビ ット送信期間のデータ回線Ｄとして指定された通信回線、またはストローブ回線 Ｓとして指定された通信回線で遷移が発生したかどうか決定する手段が提供され ている。さらに、次のデータビット送信期間中に、どの通信回線がデータ回線Ｄ として指定されているか、またはどの送信回線がストローブ回線Ｓとして指定さ れているか決定する手段も提供されている。データ回線とストローブ回線Ｓで発 生する連続した遷移でエンコードされたバイナリ・データを復元する手段も提供 されている。 本発明のシリアル・データ通信システムの利点は、２つのシーケンシャル・デ ータビット期間の遷移が、通信回線の送信帯域より高い周波数でどの通信回線に も発生しないシステムの通信回線の１つで遷移が発生する点にある。それゆえ、 システムで３つの通信回線を用いている場合、最高データ送信周波数は、専有中 の通信回線の帯域の２倍になる。シリアル・データ通信システムの最高データ周 波数は、占有中の通信回線の帯域に制限されない。 本発明のシリアル・データ通信システムの別の利点は、エンコーダとデコーダ が使用可能な特定の通信回線数に適合できるように、エンコーダとデコーダを選 択的に設定して、エンコードとデコード ができるようにすることである。 図面の簡単な説明 図１は、３または４通信回線を経由してデータのエンコードと送信をするシリ アル・データ通信システムのエンコーダの論理回路を示す図である。 図２は、３または４通信回線でエンコードされたデータの受信とデコードをす るシリアル・データ通信システムの論理回路を示す図である。 図３は、３回線シリアル・データ通信システムとして動作する図１のエンコー ダの動作を示すタイミング・チャートである。 図４は、３回線シリアル・データ通信システムとして動作する図２のデコーダ の動作を示すタイミング・チャートである。 図５は、３回線または４回線シリアル・データ通信システムのＩＥＥＥ−１３ ９４プロトコルとＤＳプロトコルおよびエンコーダ・プロトコルのデータ周波数 を比較する図である。 好適な実施例の説明 シリアル・データ通信システムのプロトコルは次の手順で実行される。 １．各バイナリ・データビットの送信期間中、１通信回線でのみ遷移が起こる 。 ２．各バイナリ・データビットの送信期間中、ある通信回線がデータ回線Ｄ、 また第２通信回線がストローブ回線Ｓとして指定される。 ３．各バイナリ・データビットの送信期間中、データ回線Ｄまたはストローブ 回線Ｓで遷移が発生する。 ４．各バイナリ・データビットの通信期間中、エンコードされているデータビ ットの値が先行するエンコードされたデータビット値以外の場合、データ回線Ｄ で遷移が発生する。 ５．各バイナリ・データビットの通信期間中、エンコードされているデータビ ットの値が先行するエンコードされたデータビット値と同じ場合、ストローブ回 線Ｓで遷移が発生する。 ６．データ回線Ｄでの遷移後、最後に専有された通信回線は、次のバイナリ・ データビット送信期間中、データ回線Ｄとして指定される。 ７．ストローブ回線Ｓでの遷移後、最後に占有された通信回線は、次のバイナ リ・データビットの送信期間中、ストローブ回線Ｓとして指定される。 図１はシリアル・データ通信システム用の３回線または４回線エンコーダであ る。クロック９は、各バイナリ・データビットの送信期間中にエンコーダの動作 を制御するタイミング信号Ｔ０，Ｔ１，Ｔ２，およびＴ３を発生する。シフトレ ジスタ２０は、０〜８の９桁からなり、各バイナリ・データビット送信期間のＴ ３でシフトされる。１バイト（８ビット）のデータは、９つのバイナリ・データ ビット送信期間のＴ０でシフトレジスタ２０の１〜８桁に並列に格納される。シ フトレジスタ２０の桁０は、常に最後にエンコードされたバイナリ・データビッ トを含み、第１サイクル中、第１エンコード・サイクルの前にシステムにより周 知の値に初期化される。シフトレジスタ２０は、パラレルからシリアルへのデー タ・コンバータである。 排他的ＯＲ（ＸＯＲ）はシフトレジスタの桁０と１に接続されている。シフト レジスタ２０の桁０と１の内容が異なるときは常にＸＯＲ８の出力Ｄはハイ、シ フトレジスタ２０の桁０と１が同じとき は常にＸＯＲ８の出力Ｓはハイになる。 Ｔ０において、現在のバイナリ・データビットは送信期間中、レジスタ１３は データ回線Ｄとして指定された通信回線のアドレスを格納し、レジスタ１４は、 ストローブ回線Ｓとして指定された通信回線のアドレスを格納する。 Ｔ１において、ＸＯＲ８で排他的論理差が取られたＤ１がＡＮＤ１７に入力し た場合、レジスタ１３に格納されたアドレス、またはＸＯＲ８で排他的論理差が 取られたＤ２がＡＮＤ１８に入力した場合、レジスタ１４に格納されたアドレス がスイッチ３２と３３の状態により、ＯＲ１９を通してアドレス・デコーダ２１ とレジスタ１６または１７へ格納される。アドレス・デコーダ２１は、ＯＲ１９ から受け取ったアドレスをデコードし、デコードしたアドレスに応じてＡＮＤ２ ２，２３，２４，または２５の入力に出力する。また、Ｔ１において、スイッチ ３４の状態により、レジスタ３７に格納されたアドレスがレジスタ１６へ転送さ れる。エンコーダが３回線モードで動作しているとき、スイッチ３２がクローズ し、スイッチ３３と３４がオープンする。エンコーダが４回線モードで動作して いるとき、スイッチ３２がオープンし、スイッチ３３と３４がクローズする。 Ｔ２において、Ｔ２クロックパルスはＡＮＤ２２，２３，２４，または２５の いずれか、および相補型マルチバイブレータ２６，２７，２８，および２９をそ れぞれ通り、これにより、回線０，１，２，または３のいずれかで遷移を発生さ せる。また、Ｔ２において、レジスタ１５に格納されたアドレスは、ＸＯＲ８で 排他的論理差を取ったＤ１がＡＮＤ１０に入力した場合、レジスタ１３へ、また はＸＯＲ８で排他的論理差を取ったＤ２がＡＮＤ１１へ入力した場合、レジスタ １４へ転送される。 Ｔ３において、レジスタ３６に格納されたアドレスはレジスタ３７へ転送され る。システムを初期化して動作を開始したとき、アドレス・デコーダ２１のＤ出 力からの出力はＡＮＤ２２でアンドが取られ、レジスタ１３はアドレス０に、レ ジスタ１４はアドレス１に、レジスタ１５はアドレス２に、およびレジスタ３７ はアドレス３にセットされる。レジスタ１６と３６の初期値はプリセットする必 要がない。なぜなら、レジスタ１６と３６は第ＩＴＩの発生で適切な値にセット されるからである。 レジスタ１５，１６，３７，３６およびスイッチ３２，３３，および３４はエ ンコーダが３回線モードにあるとき、１桁のキューを形成し、エンコーダが４回 線モードにあるとき、２桁のキューを形成する。キューを任意の桁数に拡張して 任意の数の通信回線数に適合させる。この回線でキューに必要な桁数がシステム の通信回線数より少ない２桁である。アドレス・デコーダ２１は、システムの各 通信回線のためのアドレスをデコードするため拡張できる。ＡＮＤと双安定マル チバイブレータを追加して、追加通信回線の出力信号を制御する必要がある。シ リアル・データ通信システムの動作モードを決定するスイッチ類は、マニュアル または遠隔コンピュータ制御により制御することができる。 図２はシリアル・データ通信システムの３回線または４回線用デコーダを示す 図である。アドレス・デコーダが３回線モードのとき、スイッチ５６はクローズ し、スイッチ５５と６０はオープンする。アドレス・デコーダが４回線モードの とき、スイッチ５６はオープンし、スイッチ５５と６０はクローズする。これら のスイッチは、マニュアルまたは遠隔コンピュータ制御のいずれかにより、所望 の動作モードの適切な設定にセットできる。 デコーダを初期化して動作を開始したとき、レジスタ４３はアド レス０に、レジスタ４４はアドレス１に、レジスタ４５はアドレス２に、レジス タ５０はアドレス３にセットされ、アドレス・デコーダ６１の０出力はＡＮＤ７ ３でアンドが取られ、アドレス・デコーダ６２の１出力はＡＮＤ７９でアンドが 取られる。レジスタ４６と５１は、第１Ｔ１の発生で適切なアドレス値にセット される。 回線１の遷移検出器は遅延６５とＸＯＲ６６により構成され、パルス幅が遅延 ６５の遅延量に等しい回線１で発生する各遷移パルスを発生する。回線１，２， および３の遷移検出器は、遅延６７とＸＯＲ６８、遅延６９とＸＯＲ７０、およ び遅延７１とＸＯＲ７２によりそれぞれ構成される。 アドレス・デコーダ６１は、ＡＮＤ７３，７４，７５，または７６のいずれか でアンドを取って、どの通信回線を各バイナリ・データビット期間のデータ回線 Ｄにするか選択する。アドレス検出器６２は、ＡＮＤ７８，７９，８０，または ８１のいずれかでアンドを取って、どの通信回線を各バイナリ・データビット期 間のストローブ回線Ｓにするか選択する。ＡＮＤ７３，７４，７５，または７６ のいずれかを通る遷移パルスは、ＯＲ８２と相補型双安定マルチバイブレータ９ ６を通るデータパルスであり、双安定マルチバイブレータ９５をセットし、ＯＲ ８４を経由してクロック８６へ入り、タイミング・パルス・シーケンスＴ０，Ｔ １，Ｔ２，およびＴ３を初期化する。ＡＮＤ７８，７９，８０，または８０を通 る遷移パルスはストローブ・パルスであり、ＯＲ８３を通り、双安定マルチバイ ブレータ９５をリセットし、ＯＲ８４を経由してクロック８４に入り、タイミン グ・パルス・シーケンスＴ０，Ｔ１，Ｔ２，およびＴ３を初期化する。マルチバ イブレータ９５がセットされるとＤ出力がハイになり、マルチバイブレータ９５ がリセットされるとマルチバイブレータ９５のＳ出力がハイになる。 データ検出器は、双安定マルチバイブレータ９６、ＡＮＤ９７、９８およびシ フトレジスタ８５により構成される。シフトレジスタ８５は０〜７の８桁からな り各Ｔ０パルスによりシフトされる。マルチバイブレータ９６の１出力がハイの とき、タイミング・パルスＴ２はシフトレジスタ８５の桁７に１を格納するＡＮ Ｄ９７を通る。マルチバイブレータ９６の０出力がハイのとき、タイミング・パ ルスＴ２はシフトレジスタ８５の桁７に０を格納するＡＮＤ９８を通る。８個の すべてのＴ３パルスは、シフトレジスタ８５に格納されている１データバイト（ ８ビット）を並列にシフトレジスタ８５から送出される。シフトレジスタ８５は シリアルからパラレルへのデータ・コンバータのように動作する。 Ｔ１において、マルチバイブレータ９５のＤ出力がハイの場合、レジスタ４３ に格納されたアドレスが、マルチバイブレータ９５のＳ出力がハイの場合、レジ スタに格納されたアドレスがＯＲ４９に出力される。ＯＲ４９のアドレス出力は アドレス・デコーダが３回線モードのときレジスタ４６に、デコーダが４回線モ ードのときレジスタ５１に格納される。レジスタ５０に格納されたアドレスは、 デコーダが４回線モードのときレジスタ４６に格納される。 Ｔ２において、レジスタ４５に格納されたアドレスはマルチバイブレータ９６ のＤ出力がハイの場合、ＡＮＤ４０を通ってレジスタ４３に格納されるか、また はレジスタ４５に格納されたアドレスはマルチバイブレータ９６のＳ出力がハイ の場合、ＡＮＤ４１を通ってレジスタ４４に格納される。 Ｔ３において、レジスタ４３に格納されたアドレスはマルチバイブレータのＤ 出力がハイの場合、ＡＮＤ４７を通ってアドレス・デコーダ６１でデコードされ るか、またはレジスタ４４に格納されたアドレスはマルチバイブレータ９６のＳ 出力がハイの場合、ＡＮＤ ４８を通ってアドレス・デコーダ６２でデコードされる。 デコーダは新規通信回線にサービスを提供するため、エンコーダに関し説明し たように、アドレス・キューを拡張し、各新規回線へ遷移検出器を提供し、アド レス・デコーダ６１とそれに関連するＡＮＤおよびアドレス・デコータ６２とそ れに関連するＡＮＤを拡張して、任意の数の通信回線にサービスを拡張すること ができる。 ３回線モードにある図３のエンコーダの動作を図３のタイミング・チャートを 参照しながら説明する。図３はシフトレジスタ２０に格納されている８データビ ット（１バイト）をエンコードする８つのバイナリ・データビットの送信期間、 各期間のＴ０，Ｔ１，Ｔ２，Ｔ３におけるレジスタ１３，１４，１５，および１ ６に格納されたアドレス、各期間におけるＸＯＲ８の状態、各期間における回線 ０，１，および２の状態を示している。エンコーダは上述したように初期化され ていると仮定している。 第１のエンコード期間のＴ０において、レジスタ１３，１４，および１５に格 納されているアドレスはそれぞれ０，１，および２であり、シフトレジスタ２０ の桁０に０を桁１に０を含み、排他的ＯＲ出力のＳ出力はハイ、出力Ｄはローに なる。このとき、レジスタ１３のアドレスは回線０をデータ回線Ｄとして指定し 、レジスタ４のアドレスは回線１をストローブ回線Ｓとして指定する。Ｔ１にお いて、レジスタ１４に格納されたアドレス１はＡＮＤ１８，ＯＲ１９，およびス イッチ３２を経由して転送され、レジスタ１６に格納され、ＯＲ１９を通って１ 出力からＡＮＤ２３へデコードしたアドレスを出力するアドレス・デコーダ２１ に入る。Ｔ２において、タイミング・パルスＴ２は、ＡＮＤ２３と双補型双安定 マルチバイブレータ２７を通って回線１に遷移を発生させ、レジスタ１５に格納 されたアドレス２はＡＮＤ１１を通って転送され、レジスタ１４に 格納される。Ｔ３において、レジスタ１６に格納されたアドレス１は転送され、 レジスタ１５に格納されて、シフトレジスタ２０がシフトされる。 第２エンコード期間のＴ０において、レジスタ１３，１４，および１５に格納 されたアドレスはそれぞれ０，２，および１であり、シフトレジスタ２０の桁０ に０を、桁１に１を含み、排他的ＯＲの出力Ｄはハイ、出力Ｓはローになる。こ のとき、レジスタ１３のアドレスは回線０をデータ回線Ｄとして指定し、レジス タ１４のアドレスは回線２をストローブ回線Ｓとして指定する。Ｔ１において、 レジスタ１３に格納されたアドレス０はＡＮＤ１７、ＯＲ１９、およびスイッチ ３２を経由して転送され、レジスタ１６に格納され、ＯＲ１９を通って０出力か らＡＮＤ２２にデコードしたアドレスを出力するアドレス・デコーダ２１に転送 される。Ｔ２においてタイミング・パルスＴ２は、ＡＮＤ２２と相補型双安定マ ルチバイブレータ２６を通って回線０に遷移を発生させ、レジスタ１５に格納さ れたアドレス１はＡＮＤ１１を通って転送され、レジスタ１３に格納される。Ｔ ３において、レジスタ１６に格納されたアドレス０は転送され、レジスタ１５に 格納されて、シフトレジスタ２０がシフトされる。 第３エンコード期間のＴ０において、レジスタ１３，１４，および１５に格納 されたアドレスはそれぞれ１，２，および０であり、シフトレジスタ２０の桁０ に１を桁１に０を含み、排他的ＯＲ８のＤ出力はハイ、出力Ｓはローになる。こ のとき、レジスタ１３のアドレスは回線１をデータ回線Ｄとして指定し、レジス タ１４のアドレスは回線２をストローブ回線Ｓとして指定する。Ｔ１において、 レジスタ１３に格納されたアドレス１はＡＮＤ１７，ＯＲ１９，およびスイッチ ３２を経由して転送され、レジスタ１６に格納され、 ＯＲ１９を通ってＡＮＤ２３へデコードしたアドレスを出力するアドレス・デコ ーダ２１に入る。Ｔ２において、タイミング・パルスＴ２は、ＡＮＤ２３と相補 型双安定マルチバイブレータ２７を通って、回線１に遷移を発生させ、レジスタ １５に格納されたアドレス０はＡＮＤ１１を通って転送され、レジスタ１３に格 納される。Ｔ３において、レジスタ１６に格納されたアドレス１は転送され、レ ジスタ１５に格納されて、シフトレジスタ２０がシフトされる。 第４エンコード期間のＴ０において、レジスタ１３，１４，および１５に格納 されたアドレスはそれぞれ０，２，および１であり、シフトレジスタ２０の桁０ に０を桁１に１を含み、排他的ＯＲの出力Ｄはハイ、出力Ｓはローになる。この とき、レジスタ１３のアドレスは回線０をデータ回線Ｄとして指定し、レジスタ １４のアドレスは回線２をストローブ回線Ｓとして指定する。Ｔ１において、レ ジスタ１３に格納されたアドレス０はＡＮＤ１７，ＯＲ１９，およびスイッチ３ ２を経由して転送され、レジスタ１６に格納され、ＯＲ１９を通って０出力から ＡＮＤ２２へデコードしたアドレスを出力するアドレス・デコーダ２２に入る。 Ｔ２において、タイミング・パルスＴ２はＡＮＤ２２と相補型双安定マルチバイ ブレータ２６を通って、回線０に遷移を発生させ、レジスタ１５に格納されたア ドレス１はＡＮＤ１１を通って転送され、レジスタ１３に格納される。Ｔ３にお いて、レジスタ１６に格納されたアドレス０は転送され、レジスタ１５に格納さ れて、シフトレジスタ２０がシフトされる。 第５エンコード期間のＴ０において、レジスタ１３、１４および１５に格納さ れているアドレスはそれぞれ１、２、および０であり、シフトレジスタ２０の桁 ０に１を桁１に１を含み、排他的ＯＲ８の出力Ｓはハイ、出力Ｄはローになる。 このとき、レジスタ１３の アドレスは回線１をデータ回線Ｄとして指定し、レジスタ１４のアドレスは回線 ２をストローブ回線Ｓとして指定する。Ｔ１において、レジスタ２に格納された アドレス２はＡＮＤ１８、ＯＲ１９、およびスイッチ３２を経由して転送され、 ＯＲ１９を通って２出力からＡＮＤ２４へデコードしたアドレスを出力するアド レス・デコーダ２１に入る。Ｔ２において、タイミング・パルスＴ２は、ＡＮＤ ２４と相補型双安定マルチバイブレータ２８を通って回線２に遷移を発生させ、 レジスタ１５に格納されたアドレス０はＡＮＤ１４を通ってレジスタ１４に格納 される。Ｔ３において、レジスタ１６に格納されたアドレス２は転送され、レジ スタ１５に格納されて、シフトレジスタ２０がシフトされる。 第６エンコード期間のＴ０において、レジスタ１３、１４、および１５に格納 されたアドレスはそれぞれ１、０、および２であり、シフトレジスタ２０の桁０ に１を、桁１に１を含み、排他的ＯＲ８の出力Ｓはハイ、出力Ｄはローになる。 このとき、レジスタ１３のアドレスは回線１をデータ回線Ｄとして指定し、レジ スタ１４のアドレスは回線０をストローブ回線Ｓとして指定する。Ｔ１において 、レジスタ１４に格納されたアドレス０はＡＮＤ１８、ＯＲ１９、およびスイッ チ３２を経由して転送され、レジスタ１６に格納され、ＯＲ１９を通って、０出 力からＡＮＤ２２へデコードしたアドレスを出力するアドレス・デコーダ２１に 入る。Ｔ２において、タイミング・パルスＴ２と相補型双安定マルチバイブレー タ２６は回線０に遷移を発生させ、レジスタ１５に格納されたアドレス２はＡＮ Ｄ１１を通ってレジスタ１４に格納される。Ｔ３において、レジスタ１６に格納 されたアドレス０は転送され、レジスタ１５に格納されて、シフトレジスタ２０ がシフトされる。 第７エンコード期間において、レジスタ１３、１４、および１５ に格納されたアドレスはそれぞれ１、２、および０であり、シフトレジスタ２０ の桁０に０を、桁１に０を含み、排他的ＯＲ８の出力Ｄはハイ、出力Ｓはローに なる。このとき、レジスタ１３のアドレスは回線１をデータ回線Ｄとして指定し 、レジスタ１４のアドレスは回線２をストローブ回線Ｓとして指定する。Ｔ１に おいて、レジスタ１３に格納されたアドレス１はＡＮＤ１７、ＯＲ１９、および スイッチ３２を経由して転送され、レジスタ１６に格納され、ＯＲ１９を通って １出力からＡＮＤ２３へデコードしたアドレスを出力するアドレス・デコーダ２ １に入る。Ｔ２において、タイミング・パルスＴ２はＡＮＤ２３と相補型双安定 マルチバイブレータ２７を通って、回線１に遷移を発生させ、レジスタ１５に格 納されたアドレス０はＡＮＤＩＩを通って転送され、レジスタ１３に格納される 。Ｔ３において、レジスタ１６に格納されたアドレス１は転送され、レジスタ１ ５に格納されて、シフトレジスタ２０がシフトされる。 第８エンコード期間のＴ２において、レジスタ１３、１４、および１５に格納 されたアドレスはそれぞれ０、２、および１であり、シフトレジスタ２０の桁０ に０を、桁１に０を含み、排他的ＯＲ８の出力Ｓはハイ、出力Ｄはローになる。 このとき、レジスタ１３に格納されたアドレスは回線０をデータ回線Ｄとして指 定し、レジスタ１４に格納されたアドレスは回線２をストローブ回線Ｓとして指 定する。Ｔ１において、レジスタ１４に格納されたアドレス２はＡＮＤ１８、Ｏ Ｒ１９、およびスイッチ３２を経由して転送され、レジスタ１６に格納され、Ｏ Ｒ１９を通って２出力からＡＮＤ２４にデコードしたアドレスを出力するアドレ ス・レジスタ２１に入る。Ｔ２において、タイミング・パルスＴ２と相補型双安 定マルチバイブレータ２８を通って、回線２に遷移を発生させ、レジスタ１５に 格納されたアドレス１はＡＮＤＩＩを通って転送され、レジスタ１４に格納され る。Ｔ３において、レジスタ１６に格納されたアドレス２は転送されて、レジス タ１５に格納され、シフトレジスタ２０がシフトされる。この第８エンコード期 間において、新８データビットは、シフトレジスタ２の桁８と桁１を通って並列 に転送され、先行するバイトの最後のデータビットを含む。また、それぞれアド レス０、１、および２を格納するレジスタ１３、１４、および１５は新規に格納 したデータバイトの第１エンコード期間に用いられる。第８エンコード期間の最 後でレジスタ１３、１４、および１５に格納されたアドレスはエンコードされた バイトのデータビット・シーケンスの関数であり、その結果、レジスタ１３、１ ４、および１５に格納された最後のアドレスは、それぞれ必ずしも値０、１、２ を持たないことに注意されたい。 上述したことから、エンコーダの動作原理により、２つの連続した遷移が通信 回線の通信回線の帯域より高い周波数で同じ通信回線で発生しないようにしてい ることが理解できる。各３回線は８データビットの処理のエンコード期間中、ス トローブ回線Ｓおよびデータ回線Ｄとして指定されているため、各通信回線はデ ータ回線Ｄまたはストローブ回線Ｓ専用として指定されていないことに気付くこ とが重要である。 ３回線モードにある図４のデコーダの動作は、図４のタイミング・チャートを 参照して説明する。図４は図１のエンコーダでエンコードされた回線０、１、お よび２で受け取った８バイナリ・データビット送信期間のエンコードされたデー タを示す。図３には送信期間の各タイミング期間Ｔ０、Ｔ１、Ｔ２、およびＴ３ 期間でのレジスタ４３、４４、４５，および４５に格納されたアドレス、回線０ ，１および２の遷移検出器のＸＯＲ６６、６８、および７０からの パルス出力、ＯＲ８２のデータ回線のＤ出力に現れるパルス、ＯＲ８３のストロ ーブ回線Ｓの出力に現れるパルス、ＯＲ８４のクロック初期化回線出力に現れる パルス、マルチバイブレータ９５のＤとＳ出力、マルチバイブレータ９６の１と ０出力および格納レジスタ８５に格納されている各送信期間のデコードされたデ ータビットの値を示している。 第１送信期間は回線１での遷移の発生で開始する。このとき、レジスタ４３、 ４４、および４５に格納されているアドレスはそれぞれ０、１、および２であり 、ＡＮＤ７３にはアドレス・デコーダ６１の選択回線０からデータ回線Ｄとして 出力され、ＡＮＤ７９にはアドレス・デコーダ６２からストローブ回線Ｓとして 選択回線１が出力される。回線１の遷移は回線１の遷移検出器で検出し、ＸＯＲ ６８からパルスを出力する。ＸＯＲ６８からのパルスはＡＮＤ７９とＯＲ８３を 通る。ＯＲ８３からのパルス出力は、双安定マルチバイブレータ９５をリセット し、Ｓ出力がハイ、Ｄ出力がローになり、ＯＲ８４を通ってクロック８６に入り 、タイミング・パルス・シーケンスＴ０、Ｔ１、Ｔ２、およびＴ３を初期化する 。このとき、マルチバイブレータ９６の０出力はハイ、１出力はローになり、こ れにより、ＡＮＤ９８に０出力が入力する。Ｔ０において、シフトレジスタ８５ がシフトされる。Ｔ１において、レジスタ４４に格納されたアドレスがＡＮＤ４ ８、ＯＲ４９、およびスイッチ５６を経由して転送され、レジスタ４６に格納さ れる。Ｔ２において、レジスタ４５に格納されたアドレス２はＡＮＤ４１を通っ て転送され、レジスタ４４に格納され、Ｔ２タイミング・パルスは、シフトレジ スタ８５の桁７に０を格納するＡＮＤ９８を通る。Ｔ３において、レジスタ４６ に格納されたアドレス１はレジスタ４５に転送され、レジスタ４４に格納された アドレス２はＡＮＤ４８を経由してアド レス・デコーダ６２に転送され、次にＡＮＤ８０に入る。 第２送信期間は回線０での遷移の発生により開始する。このとき、レジスタ４ ３、４４、および４５に格納されているアドレスはそれぞれ０、２、および１で あり、アドレス・デコーダ６１の選択回線０からＡＮＤ７３へデータ回線Ｄとし て出力され、アドレス・デコーダ６２の選択回線２からＡＮＤ８０へストローブ 回線Ｓとして出力される。回線０の遷移は回線０の遷移検出器により検出され、 ＸＯＲ６６からパルスを出力させる。ＸＯＲ６６からのパルスはＡＮＤ７３とＯ Ｒ８２を通る。ＯＲ８２からの出力パルスは、双安定マルチバイブレータ９５を セットし、Ｄ出力をハイ、Ｓ出力をローにし、相補型双安定マルチバイブレータ ９６の１出力をハイ、０出力をローにする。これにより、ＡＮＤ９７を通り０Ｒ ８４を経由してクロック８６に入り、タイミング・パルス・シーケンスＴ０、Ｔ １、Ｔ２、およびＴ３を初期化する。Ｔ０において、シフトレジスタ８５がシフ トされる。Ｔ１において、レジスタ４３に格納されたアドレス０がＡＮＤ４７、 ＯＲ４９、およびスイッチ５６を経由して転送され、レジスタ４６に格納される 。Ｔ２において、レジスタ４５に格納されたアドレス１は、ＡＮＤ４０を通って 転送され、レジスタ４３に格納され、Ｔ２タイミング・パルスは、シフトレジス タ８５の桁７に１を格納するＡＮＤ９７を通る。Ｔ３において、レジスタ４６に 格納されたアドレス０はレジスタ４５に転送され、レジスタ４３に格納されたア ドレス１はＡＮＤ４７を通ってアドレス・デコーダ６１に転送され、次にＡＮＤ ７４に入る。 第３送信期間は回線１での遷移の発生により開始する。このとき、レジスタ４ ３、４４、および４５に格納されているアドレスはそれぞれ１、２、および０で あり、アドレス・デコーダ６１の選択回線１からデータ回線１としてＡＮＤ７４ に出力され、アドレス・デ コーダ６２の選択回線２からストローブ回線ＳとしてＡＮＤ８０に出力される。 回線１の遷移は回線１の遷移検出器により検出され、ＸＯＲ６８からパルスを出 力させる。ＸＯＲ６８からのパルスはＡＮＤ７４とＯＲ８２を通る。ＯＲ８２か らのパルスは双安定マルチバイブレータ９５をセットして、Ｄ出力をハイ、Ｓ出 力をローにし、相補型双安定マルチバイブレータ９６の０出力をハイ、１出力を ローする。これにより、ＡＮＤ９８を通り、ＯＲ８４を経由してクロック８６に 入り、タイミング・パルス・シーケンスＴ０、Ｔ１、Ｔ２、およびＴ３を初期化 する。Ｔ０において、シフトレジスタ８５がシフトされる。Ｔ１において、レジ スタ４３に格納されたアドレス１はＡＮＤ４７、ＯＲ４９、およびスイッチ５６ を経由して転送され、レジスタ４６に格納される。Ｔ２において、レジスタ４５ に格納されたアドレス０はＡＮＤ４０を通って転送され、レジスタ４３に格納さ れ、Ｔ２タイミング・パルスは、シフトレジスタ８５の桁７に１を格納するＡＮ Ｄ９８を通る。Ｔ３において、レジスタ４６に格納されたアドレス１はレジスタ ４５に転送され、レジスタ４３に格納されたアドレス０はＡＮＤ４７を経由して アドレス・デコーダ６１に転送され、次にＡＮＤ７３に入る。 第４送信期間は回線０での遷移の発生により開始する。このとき、レジスタ４ ３、４４、および４５に格納されているアドレスはそれぞれ０、２、および１で あり、アドレス・デコーダ６１の選択回線０からデータ回線ＤとしてＡＮＤ７３ に出力され、アドレス・デコーダ６２の選択回線２からストローブ回線Ｓとして ＡＮＤ８０に出力される。回線Ｏの遷移は回線０の遷移検出器により検出され、 ＸＯＲ６６からパルスを出力させる。ＸＯＲ６６からのパルス出力はＡＮＤ７３ とＯＲ８２を通る。ＯＲ８２からの出力パルスは双安定マルチバイブレータ９５ をセットして、Ｄ出力をハイ、Ｓ出力を ローにし、相補型双安定マルチバイブレータ９６の１出力をハイ、０出力をロー にする。これにより、ＡＮＤ９７を通り、ＯＲ８４を経由してクロック８６に入 り、タイミング・パルス・シーケンスＴ０、Ｔ１、Ｔ２、およびＴ３を初期化す る。Ｔ０において、シフトレジスタ８５がシフトされる。Ｔ１において、レジス タ４３に格納されたアドレス０はＡＮＤ４７、ＯＲ４９、およびスイッチ５６を 経由して転送され、レジスタ４６に格納される。Ｔ２において、レジスタ４５に 格納されたアドレス１はＡＮＤ４０を通って転送され、レジスタ４３に格納され 、Ｔ２タイミング・パルスはシフトレジスタ８５の桁７に１を格納するＡＮＤ９ ７を通る。Ｔ３において、レジスタ４６に格納されたアドレス０はレジスタ４５ に転送され、レジスタ４３に格納されたアドレス１はＡＮＤ４７を経由してアド レス・デコーダ６１に入り、次にＡＮＤ７４に入る。 第５送信期間は回線２での遷移の発生により開始する。このとき、レジスタ４ ３、４４、および４５に格納されているアドレスはそれぞれ１、２、および０で あり、アドレス・デコーダ６１の選択回線１からデータ回線ＤとしてＡＮＤ７４ に出力され、アドレス・デコーダ６２の選択回線２からストローブ回線２として ＡＮＤ８０に出力される。回線２の遷移は回線２の遷移検出器により検出され、 ＸＯＲ７０からパルスを出力させる。ＸＯＲ７０からのパルスはＡＮＤ８０とＯ Ｒ８３を通る。ＯＲ８３からの出力パルスは双安定マルチバイブレータ９５をリ セットし、Ｓ出力をハイ、Ｄ出力をローにして、ＯＲ８４を経由してクロック８ ６に入り、タイミング・パルス・シーケンスＴ０、ＴＬＴ２、およびＴ３を初期 化する。このとき、マルチバイブレータ９６の１出力はハイ、０出力はローにな る。これにより、ＡＮＤ９７へ１出力が入る。Ｔ０において、シフトレジスタ８ ５がシフトされる。Ｔ１において、レジスタ４４に 格納されたアドレス２はＡＮＤ４８、ＯＲ４９、およびスイッチ５６を経由して 転送され、レジスタ４６に格納される。Ｔ２において、レジスタ４５に格納され たアドレス０はＡＮＤ４１を通って転送され、レジスタ４４に格納され、Ｔ２タ イミング・パルスは、シフトレジスタ８５の桁７に１を格納するＡＮＤ９７を通 る。Ｔ３において、レジスタ４６に格納されたアドレス２はレジスタ４５に転送 され、レジスタ４４に格納されたアドレス０はＡＮＤ４８を経由してアドレス・ デコーダ６２に入り、次にＡＮＤ７８に入る。 第６送信期間は回線０での遷移の発生により開始する。このとき、レジスタ４ ３、４４、および４５に格納されたアドレスはそれぞれ１、０、および２であり 、アドレス・デコーダ６１の選択回線１からデータ回線ＤとしてＡＮＤ７４に出 力され、アドレス・デコーダ６２の選択回線２からストローブ回線ＳとしてＡＮ Ｄ７８に出力される。回線０の遷移は回線０の遷移検出器により検出され、ＸＯ Ｒ６６からパルスを出力させる。ＸＯＲ６６からのパルス出力はＡＮＤ７８とＯ Ｒ８３を通る。ＯＲ８３からのパルスは双安定マルチバイブレータ９５をリセッ トし、Ｓ出力をハイ、Ｄ出力をローにして、ＯＲ８４を経由してクロック８６に 入り、タイミング・パルス・シーケンスＴ０、Ｔ１、Ｔ２、およびＴ３を初期化 する。このとき、マルチバイブレータ９６の１出力はハイ、０出力はローになる 。これにより、ＡＮＤ９７に１出力が入る。Ｔ０において、シフトレジスタ８５ がシフトされる。Ｔ１において、レジスタ４４に格納されたアドレス０がＡＮＤ ４８、ＯＲ４９、およびスイッチ５６を経由して転送され、レジスタ４６に格納 される。Ｔ２において、レジスタ４５に格納されたアドレス２がＡＮＤ４１を通 って転送され、レジスタ４４に格納され、Ｔ２タイミング・パルスは、シフトレ ジスタ８５の桁７に１を格納するＡＮＤ９７を通る。Ｔ３において 、レジスタ４６に格納されたアドレス０はレジスタ４５に転送され、レジスタ４ ４に格納されたアドレス２はＡＮＤ４８を通ってアドレス・デコーダ６２に入り 、次にＡＮＤ８０に入る。 第７送信期間は回線１での遷移の発生により開始する。このとき、レジスタ４ ３、４４、および４５に格納されたアドレスはそれぞれ１、２、および０であり 、アドレス・デコーダ６１の選択回線１からデータ回線１としてＡＮＤ７４に出 力され、アドレス・デコーダ６２の選択回線２からストローブ回線ＳとしてＡＮ Ｄ８０に入る。回線１の遷移は回線１の遷移検出器により検出され、ＸＯＲ６８ からパルスを出力させる。ＸＯＲ６８からのパルスはＡＮＤ７４とＯＲ８２を通 る。ＯＲ８２から出力パルスは双安定マルチバイブレータ９５をセットし、Ｄ出 力をハイ、Ｓ出力をローにして、相補型双安定マルチバイブレータ９６の０出力 をハイ、１出力をローにする。これにより、ＡＮＤ９８に０出力が入り、タイミ ング・パルス・シーケンスＴ０、Ｔ１、Ｔ２、およびＴ３を初期化する。Ｔ０に おいて、シフトレジスタ８５がシフトされる。Ｔ１において、レジスタ４３に格 納されたアドレス１がＡＮＤ４７、ＯＲ４９、およびスイッチ５６を経由して転 送され、レジスタ４６に格納される。Ｔ２において、レジスタ４５に格納された アドレス０はＡＮＤ４０を通って転送され、レジスタ４３に格納され、Ｔ２タイ ミング・パルスはシフトレジスタ８５の桁７に０を格納するＡＮＤ９８を通る。 Ｔ３において、レジスタ４６に格納されたアドレス１はレジスタ４５に転送され 、レジスタ４３に格納されたアドレス０はＡＮＤ４７を通って転送され、アドレ ス・デコーダ６１に入り、次にＡＮＤ７３に入る。 第８送信期間は回線２での遷移の発生により開始する。このとき、レジスタ４ ３、４４、および４５に格納されたアドレスにはそれ ぞれ０、２、および１であり、アドレス・デコーダ６１の選択回線０からデータ 回線ＤとしてＡＮＤ７３に出力され、アドレス・デコーダ６２の選択回線２から ストローブ回線ＳとしてＡＮＤ８０へ出力される。回線２の遷移は回線２の遷移 検出器により検出され、ＸＯＲ７０からパルスを出力させる。ＸＯＲ７０からの パルスはＡＮＤ８０とＯＲ８３を通る。ＯＲ８３からの出力パルスは双安定マル チバイブレータ９５をリセットし、Ｓ出力をハイ、Ｄ出力をローにして、ＯＲ８ ４を経由してクロック８６に入り、タイミング・パルス・シーケンスＴ０、Ｔ１ 、Ｔ２、およびＴ３を初期化する。このとき、マルチバイブレータ９６の０出力 はハイ、１出力はローになる。これにより、ＡＮＤ９８に０出力が入る。Ｔ０に おいて、シフトレジスタ８５がシフトされる。Ｔ１において、レジスタ４４に格 納されたアドレス２がＡＮＤ４８、ＯＲ４９、およびスイッチ５６を経由して転 送され、レジスタ４６に格納される。Ｔ２において、レジスタ４５に格納された アドレス１はＡＮＤ４１を通って転送され、レジスタ４４に格納され、Ｔ２タイ ミング・パルスはシフトレジスタ８５の桁７に０を格納するＡＮＤ９８を通る。 Ｔ３において、レジスタ４６に格納されたアドレス２はレジスタ４５に転送され 、レジスタ４４に格納されたアドレス１はＡＮＤ４８を通ってアドレス・デコー ダ６２に入り、次にＡＮＤ７９に１出力が入る。これは第８送信期間であるが、 シフトレジスタ８５は、８データビット（１バイト）を含み、エンコーダにより 最初からエンコードされている。Ｔ３において、データバイトはシフトレジスタ ８５から並列に読み出すことができる。デコーダは、通信回線で発生する次の遷 移をデコードするため、適切なデータ回線Ｄとストローブ回線Ｓを選択するアド レス・デコーダ６１と６２を備える通信回線から次のデータ・シリアル・バイト を受け取る準備ができている。 図５はＩＥＥＥ−１３９４とＤＳリンク・プロトコルおよびシリアル・データ 通信システムの３回線と４回線との比較を示している。図に示すデータ周波数は 占有中の通信回線帯域に対し最高周波数が仮定されている。図から分かるように 、ＤＳリンク・プロトコルは、通信回線の許容可能帯域を壊すことなく、周波数 を２倍にできる。３回線モードのエンコーダは占有中の通信回線を壊すことなく 、１回線を追加して、周波数を４倍にできることを示している。最後に、４回線 モードのエンコーダは、占有中の通信回線の帯域を壊すことなく、２回線を追加 して基本周波数を約６倍にできる。 表Ａは図３に示す同じ８データ期間のそれぞれに対し、エンコーダが４回線モ ードのとき、レジスタ１３、１４、１５、および３７のアドレスを示す。この表 は通信回線の帯域要件を壊さないように、各データ期間に対し、データ回線Ｄと ストローブ回線Ｓを選択するため、これらのレジスタ間のアドレスの移動を例示 している。レジスタ１３と１４のアドレスの右上のアスタリスク（＊）は、各デ ータ期間で遷移が発生する通信回線を示している。 表Ｂはエンコーダを９回線モードに拡張した場合の各レジスタのアドレスの値 を示している。追加レジスタは文字で示されている。レジスタ１３と１４のアド レスの右上のアスタリスクは各データ期間で遷移が発生する通信回線を示してい る。 データ通信システムが５回線を収容できように設計されていれば、周波数は約 ８倍に増大し、９回線を収容できるように設計されていれば、周波数は約１６倍 に増大することを示すことができる。 データ・エンコード・プロトコルは、エンコードされている各データビットに 対し、２通信回線の１つで遷移を発生させ任意のエンコード・プロコトルに変更 することができる。図１で用いているエンコーダと図２で用いているデコーダの 代替エンコード・プロトコルの１つが、送信されているデータビット値が１であ る場合、各データ期間中、データ回線を遷移させ、送信されているデータビット 値が０である場合、ストローブ回線を遷移させる。エンコーダは、シフトレジス タ２０の桁０がデータ出力回線Ｄとストローブ回線Ｓを持つ８桁だけからなるエ ンコーダを変更できる。シフトレジスタ２０の桁０に１を含むとき、シフトレジ スタ２０の桁０のデータ回線はハイ、ストローブ回線Ｓはローになる。シフトレ ジスタ２０の桁０に０を含むとき、シフトレジスタ２０のデータ回線Ｄはハイ、 ストローブ回線Ｓはローになる。エンコーダに必要なその他の変更はない。デコ ーダはＯＲ８２の出力がマルチバイブレータ９６の入力に接続するように変更し て、その結果、ＯＲ８２を通る遷移パルスがマルチバイブレータ９６をセットし て、１出力をハイ、０出力をローにする。また、ＯＲ８３の出力はマルチバイブ レータ９６の入力に接続され、その結果、ＯＲ８３を通る遷移パルスはマルチバ イブレータ９６をリセットして、０出力をハイ、１出力をローにする。エンコー ダに必要なその他の変更はない。データ通信システムの動作は上述したものと同 じであり、システムの性能特性も同じである。 本発明は好適な実施例を参照して説明したが、当業者は本発明の精神と範囲か ら逸脱することなく、形態と細部の変更ができうることを理解されたい。上記に 開示した一般概念と特定実施例の求める保護範囲は次のクレームよって制限され る。

【手続補正書】特許法第１８４条の７第１項 【提出日】１９９４年９月２６日 【補正内容】 請求の範囲 １．データ期間中、各データビットが送信されるバイナリ・データをシリアル に送信するデータ通信システムにおいて、前記データ通信システムは、 各前記通信回線が一意のアドレスを持ち、各前記データ期間中、前記通信回線 の１つだけで遷移を発生させる３つまたはそれ以上の通信回線と、 各前記データ期間中、前記通信回線を１つをデータ回線１とし、前記通信回線 の他の１つをデータ回線２として選択し、前記データ回線１または前記データ回 線２のいずれかで前記遷移を発生させて、各データ期間のバイナリ・データビッ トをエンコードするエンコード手段を備え、それにより、任意の２つの連続した データビットに関連する遷移が前記通信回線の任意の１つで発生せず、その結果 、前記通信回線の任意の１つで発生しない任意の２つの連続した遷移は、前記通 信回線の帯域より高い周波数で発生しない、データ通信システム。 ２．請求項１に記載のデータ通信システムにおいて、 前記通信回線のいずれがエンコード手段によりデータ回線１として、および前 記通信回線のいずれかエンコード手段によりデータ回線２として予測・選択し、 各データ期間中、前記データ回線１または前記データ回線２のいずれかで発生す る前記データ期間のバイナリ・データビットの値をデコードするすべての前記通 信回線に接続したデコード手段をさらに備えるデータ通信システム。 ３．請求項１に記載のデータ通信システムにおいて、前記エンコード手段は、 現在のデータ期間の間、データ回線１で遷移が発生したか、また は前記通信回線の１つを選択したとき、次のデータ期間の間、データ回線１とし て最長期間遷移が発生していない現在データ回線２として選択されている通信回 線かまたは前記通信回線の１つの選択を除く、または現在のデータ期間の間、デ ータ回線２で遷移が発生したとき、次のデータ期間の間、データ回線１に最長期 間遷移が発生していない現在データ回線２として選択されている通信回線を除き 、前記通信回線の１つを選択する手段を備えるデータ通信システム。 ４．請求項２に記載のデータ通信システムにおいて、前記エンコード手段は、 現在のデータ期間の間、データ回線１で遷移が発生したか、または前記通信回 線の１つを選択したとき、次のデータ期間の間、データ回線１に最長期間遷移が 発生していない現在データ回線２として選択されている通信回線か前記通信回線 の１つの選択を除く、または現在のデータ期間の間、データ回線２で遷移が発生 したとき、次のデータ期間の間、データ回線２に最長期間遷移が発生していない 現在データ回線２として選択されている通信回線を除く、前記通信回線の１つを 選択する手段を備えるデータ通信システム。 ５．請求項３に記載のデータ通信システムにおいて、前記選択手段は、 データ回線１として選択された通信回線のアドレスを格納する第１格納手段と 、 データ回線２として選択された通信回線のアドレスを格納する第２格納手段と 、 前記第１と第２格納手段に格納アドレスを除く、すべての通信回線のアドレス を遷移時間順に格納する第３格納手段と、 現在のデータ期間中、前記データ回線１で遷移が発生したとき、 前記第１格納手段に格納されたアドレスと前記第３格納手段に格納された古いア ドレスと交換するか、現在のデータ期間中、前記第２格納手段に格納されたアド レスと前記第３格納手段に格納された古いアドレスとを交換する制御手段と、 を備えるデータ通信システム。 ６．請求項４に記載のデータ通信システムにおいて、前記選択手段は、 データ回線１として選択された通信回線のアドレスを格納する第１格納手段と 、 データ回線２として選択された通信回線のアドレスを格納する第２格納手段と 、 前記第１と第２格納手段に格納アドレスを除く、すべての通信回線のアドレス を遷移時間順に格納する第３格納手段と、 現在のデータ期間中、前記データ回線１で遷移が発生したとき、前記第１格納 手段に格納されたアドレスと前記第３格納手段に格納された古いアドレスと交換 するか、現在のデータ期間中、前記第２格納手段に格納されたアドレスと前記第 ３格納手段に格納された古いアドレスとを交換する制御手段と、 を備えるデータ通信システム。 ７．請求項５に記載のデータ通信システムにおいて、前記格納手段は、 データ期間に送信されるデータビットの値の関数として、アドレスが第１格納 手段に格納されている通信回線か、アドレスが前記第２格納手段に格納されてい る通信回線で遷移を発生するデータ・エンコード手段をさらに備えるデータ通信 システム。 ８．請求項７に記載のデータ通信システムにおいて、前記データ・エンコード 手段は、 現在のデータ期間中、送信されるデータビットの関数として、前記データ期間 中、遷移がデータ回線１またはデータ回線２で発生するか示す信号を供給する選 択手段と、 前記通信回線で遷移を発生させる各通信回線の遷移手段と、 前記第１と第２格納手段に格納されたアドレスに応じて制御し、前記信号は前 記遷移手段の１つを作動させる前記選択手段より供給される制御手段を備え、そ れにより、各データ期間の前記選択された通信回線の１つで遷移が発生する、 データ通信システム。 ９．請求項６に記載のデータ通信システムにおいて、前記デコード手段は、 各遷移検出器が、前記通信回線で遷移か発生したときは常に遷移パルスを発生 させる前記通信回線の１つに接続した複数の遷移検出器と、 前記データ回線１または前記データ回線２で遷移パルスが発生したか示す信号 を発生する前記選択手段に接続した検出手段と、 現在のデータ期間中、バイナリ・データビットの値を検索する前記検出手段に 接続したデータ・デコード手段と、 を備えるデータ通信システム。 １０．前記通信アドレスが一意のアドレスを持つ３つ以上の通信回線からなる データ通信システムで、データ期間中、各データビットが転送されるバイナリ・ データをシリアルに送信する方法において、前記方法は、 前のデータ期間で選択された以外、各前記データ期間中、データ回線１および データ回線２として前記通信回線の異なった対を選択するステップと、 各データ期間中、前記データ回線１または前記データ回線２のい ずれかで遷移を発生させてバイナリ・データビットをエンコードするステップを 含み、それにより、任意の２つの連続したデータビットに関連した遷移が前記通 信回線の任意の１つで発生せず、前記通信回線の任意の１つで発生しない遷移が 前記通信回線帯域より高い周波数で発生しない前記ステップと、 各前記データ期間中、前記データ回線１または前記データ回線２のいずれかで 発生する前記遷移から前記データ期間のバイナリ・データの値をデコードするス テップと、 を含むデータ通信システム。 １１．請求項１０に記載の方法において、前記選択ステップは、 現在のデー タ期間の間、データ回線１で遷移が発生したとき、次の前記データ期間の間、デ ータ回線１として最長期間遷移が発生していない現在データ回線２として選択さ れた通信回線を除き、前記通信回線の１つを選択するステップと、 現在のデータ期間の間、データ回線２で遷移が発生したとき、次の前記データ 期間の間、データ回線２に最長期間遷移が発生していない現在データ回線１とし て選択されている通信回線を除き、前記通信回線の１つを選択するステップと、 を含む方法。 １２・データ期間中、各データビットが送信されるバイナリ・データをシリア ルに送信するデータ通信システムにおいて、前記データ通信システムは、 前記各通信回線が一意のアドレスを持つ３つ以上の通信回線と、 前記各データ期間の間、前記通信回線の１つをデータ回線１として、前記通信 回線の他の１つをデータ回線２として選択し、前記データ回線１または前記デー タ回線２のいずれかで遷移を発生して各データ期間でバイナリ・データビットを データ・エンコードする前 記すべての通信回線に接続するエンコード手段を備え、それにより、任意の２つ の連続したデータビットに関連する遷移が前記通信回線帯域より高い周波数で前 記通信回線の任意の１つで発生しない前記エンコード手段と、 現在のデータ期間の間、データ回線で遷移が発生したか、または前記通信回線 の１つを選択したとき、次の前記データ期間の間、データ回線１として最長期間 遷移が発生していない現在データ回線として選択された通信回線を除く、または 現在のデータ期間の間、データ回線２で遷移が発生したとき、前記次のデータ期 間の間、データ回線２として最長期間遷移が発生しない現在データ回線１として 選択された通信回線を除く、前記通信回線の１つを選択する選択手段と、 を備えるデータ通信システム。 １３．データ期間中、各データビットが転送されるバイナリ・データをシリア ルに送信するデータ通信システムにおいて、前記データ通信システムは、 各前記通信回線が一意のアドレスを持つ３つ以上の通信回線と、 各前記データ期間の間、前記回線の１つをデータ回線１とし、前記通信回線の 他の１つをデータ回線２として選択し、前記データ回線１または前記データ回線 ２のいずれかで遷移を発生して、各データ期間のバイナリ・データビットのデ一 タ・エンコードをするすべての前記通信回線に接続したエンコード手段を備え、 それにより、任意の２つの連続したデータビットに関連する遷移は、前記通信回 線の帯域より高い周波数で前記通信回線の任意の１つに発生しない前記エンコー ド手段と、 現在のデータ期間の間、データ回線２で遷移が発生したとき、次の前記データ 期間の間、データ回線１に最長期間遷移が発生してい ない現在データ回線２として選択されている通信回線か、または前記通信回線の １つの選択を除く、または現在のデータ期間の間、データ回線２で遷移が発生し たとき、次のデータ期間の間、データ回線１に最長期間遷移が発生しない現在デ ータ回線２として選択されている通信回線を除く、前記通信回線の１つを選択す る手段と、 各前記データ期間の間、前記通信回線の１つをデータ回線１とし、前記通信回 線の他の１つをデータ回線２として選択し、各前記データ期間の間、前記データ 回線１または前記データ回線２のいずれかで発生する前記遷移から前記データ期 間のバイナリ・データビットの値をデコードするすべての前記通信回線に接続し たデコード手段と、 を含むデータ通信システム。 １４．請求項１２に記載のデータ通信システムにおいて、前記選択手段は、 データ通信回線１として選択された通信回線のアドレスを格納する第１格納手 段と、 データ回線２として選択された通信回線のアドレスを格納する第２格納手段と 、 前記第１と第２格納手段に格納されたアドレスを除く、すべての通信回線のア ドレスを送信時間順に格納する第３格納手段と、 現在のデータ期間の間、前記データ回線１で遷移が発生したとき、前記第１格 納手段に格納されたアドレスと前記第３格納手段に格納された古いアドレスを交 換するか、現在のデータ期間の間、前記データ回線２で遷移が発生したとき、前 記第２格納手段に格納されたアドレスと前記第３格納手段に格納された古いアド レスとを交換する制御手段と、 を備えるデータ通信システム。 １５．請求項１３に記載のデータ通信システムにおいて、前記選択手段は、 データ回線２として選択した通信回線のアドレスを格納する第２格納手段と、 前記第１と第２格納手段に格納されたアドレスを除く、すべての通信回線のア ドレスを送信時間順に格納する第３格納手段と、 現在のデータ期間の間、前記データ回線１で遷移が発生したとき、前記第１格 納手段に格納されたアドレスと前記第３格納手段に格納された古いアドレスの交 換か、現在のデータ期間中、前記データ回線２で遷移が発生したとき、前記第２ 格納手段に格納されたアドレスと前記第３格納手段に格納された古いアドレスと を交換する制御手段と、 を備えるデータ通信システム。 １６．請求項１４に記載のデータ通信システムにおいて、前記エンコード手段 は、 データ期間に送信されるデータビットの値の関数として、アドレスが第１格納 手段に格納されている通信回線か、アドレスが前記第２格納手段に格納されてい る通信回線で遷移が発生するデータ・エンコード手段をさらに備えるデータ通信 システム。 １７．請求項１６に記載のデータ通信システムにおいて、前記データ・エンコ ード手段は、 現在のデータ期間中、前記データ期間中、送信されるデータビットの関数とし て、遷移がデータ回線１またはデータ回線２で発生するか示す信号を供給する選 択手段と、 前記通信回線で信号遷移を発生させる各通信回線の遷移手段と、 前記第１と第２格納手段に格納されたアドレスに応答じて制御し、前記信号は 、前記遷移手段の１つを作動する前記選択手段により 供給され、それにより、各データ期間中、選択された前記通信回線の１つで遷移 が発生する、 データ通信システム。 １８．請求項１５に記載のデータ通信システムにおいて、前記デコード手段は 、 各遷移検出器が前記通信回線で遷移が発生したときは常に遷移パルスを発生す る前記通信回線の１つに接続した複数の遷移検出器と、 前記データ回線１または前記データ回線２で遷移パルスが発生したか示す信号 を発生する前記選択手段に接続した検出手段と、 現在のデータ期間の間、バイナリ・データビットの値を検索する前記検出手段 に接続したデータ・デコード手段と、 をさらに備えるデータ通信システム。 １９．各前記通信回線が一意のアドレスを持つ３つ以上の通信回線からなるデ ータ通信システムで、データ期間中、各データビットが送信されるバイナリ・デ ータをシリアルに送信する請求項１０に記載の方法において、前記方法は、 先行するデータ期間に選択した以外、各前記データ期間の間、データ回線１お よびデータ回線２として前記通信回線の異なる対を選択するステップを含み、前 記選択ステップは、 現在のデータ期間の間、データ回線１で遷移が発生したとき、次の前記データ 期間の間、データ回線１に最長期間遷移が発生していない現在データ回線２とし て選択されている通信回線を除く、前記通信回線の１つを選択するステップと、 現在のデータ期間の間、データ回線２で遷移が発生したとき、次の前記データ 期間の間、最長期間データ回線に遷移が発生していない現在データ回線として選 択された通信回線を除く、前記通信回線 の１つを選択するステップと、 各データ期間の間、前記データ回線１または前記データ回線２のいずれかで遷 移を発生して、バイナリ・データビットをエンコードするステップを含み、それ により、任意の２つの連続したデータビットに関連した遷移が前記通信回線の帯 域より高い周波数で前記通信回線の任意の１つで発生しない前記ステップと、 各前記データ期間の間、前記データ回線１または前記データ回線２のいずれか で発生する前記データ期間のバイナリ・データビットの値をデコードするステッ プと、 を含む方法。

───────────────────────────────────────────────────── 【要約の続き】 （図１）がエンコードしたバイナリ・データを復元する データ・デコーダ（シフトレジスタ８５）も設けてい る。

Claims (1)

1. 【特許請求の範囲】 １．データ期間中、各データビットが送信されるバイナリ・データをシリアル に送信するデータ通信システムにおいて、前記データ通信システムは、 各前記通信回線が一意のアドレスを持つ３つまたはそれ以上の通信回線と、 各前記データ期間の間、前記通信回線の１つをデータ回線とし、前記通信回線 の１つをストローブ回線として選択し、前記データ回線または前記ストローブ回 線のいずれかで遷移を発生させて、各データ期間でバイナリ・データビットをエ ンコードするエンコード手段を備え、それにより、任意の２つの連続したデータ ビットに関連した遷移が前記通信回線のどれにも発生しないデータ通信システム 。 ２．請求項１に記載のデータ通信システムにおいて、 各前記データ期間中、前記通信回線の１つをデータ回線として、前記通信回線 の１つをストローブ回線として選択し、前記各データ期間において前記データ回 線またはストローブ回線のいずれかで発生する前記データ期間のバイナリ・デー タビットの値からデコードするデコード手段をさらに備えるデータ通信システム 。 ３．請求項１に記載のデータ通信システムにおいて、前記エンコード手段は、 現在のデータ期間の間、データ回線で遷移が発生したか、または前記通信回線 の１つを選択する場合、次の前記データ期間の間、データ回線に最長期間遷移が 発生していない現在ストローブ回線として選択されている通信回線を除く、また は現在のデータ期間の間、ストローブ回線で遷移が発生した場合、次の前記デー タ期間の間、 ストローブ回線に最長期間遷移が発生していない現在データ回線として選択され ている通信回線を除く、前記通信回線の１つを選択する選択手段を備えるデータ 通信システム。 ４．請求項２に記載のデータ通信システムにおいて、前記デコード手段は、 現在のデータ期間の間、データ期間で遷移が発生したか、または前記通信回線 の１つを選択する場合、次の前記データ期間の間、データ回線に最長期間遷移が 発生していない現在ストローブ回線として選択されている通信回線を除く、また は現在のデータ期間の間、ストローブ回線で遷移が発生した場合、次の前記デー タ期間の間、ストローブ回線に最長期間遷移が発生していない現在ストローブ回 線として選択されている通信回線を除く、前記通信回線の１つを選択する選択手 段を備えるデータ通信システム。 ５．請求項３に記載のデータ通信システムにおいて、前記選択手段は、 データ回線として選択された通信回線のアドレスを格納する第１格納手段と、 ストローブ回線として選択された通信回線のアドレスを格納する第２格納手段 と、 前記第１と第２格納手段に格納されたアドレスを除き、すべての通信回線のア ドレスを送信時間順に格納する第３格納手段と、 現在のデータ期間中、前記データ回線で遷移が発生した場合、前記第１格納手 段のアドレスを前記第３格納手段の古いアドレスと交換するか、または現在のデ ータ期間中、前記ストローブ回線で遷移が発生した場合、前記第２格納手段のア ドレスと前記第３格納手段の古いアドレスとを交換するデータ通信システム。 ６．請求項４に記載のデータ通信システムにおいて、前記選択手 段は、 データ回線として選択された通信回線のアドレスを格納する第１格納手段と、 ストローブ回線として選択された通信回線のアドレスを格納する第２格納手段 と、 前記第１と第２格納手段に格納されたアドレスを除き、すべての通信回線のア ドレスを遷移時間順に格納する第３格納手段と、 現在のデータ期間中、前記データ回線で遷移が発生した場合、前記第１格納手 段のアドレスを前記第３格納手段の古いアドレスと交換するか、または現在のデ ータ期間中、前記ストローブ回線で遷移が発生した場合、前記第２格納手段のア ドレスと前記第３格納手段の古いアドレスとを交換するデータ通信システム。 ７．請求項５に記載のデータ通信システムにおいて、前記エンコード手段は、 データ期間中、送信されるデータビットの値の関数として、前記第１格納手段 にアドレスが格納されている通信回線か、前記第２格納手段にアドレスが格納さ れている通信回線のいずれかで遷移を発生するデータ・エンコード手段をさらに 備えるデータ通信システム。 ８．請求項７に記載のデータ通信システムにおいて、前記データ・エンコード 手段は、 前記現在のデータ期間中、送信するデータビットの値の関数として、データ回 線またはストローブ回線で遷移が発生するか示す信号を供給する選択手段と、 前記通信回線で信号遷移を発生させる各通信回線の遷移手段と、 前記第１と第２格納手段に格納されたアドレスに応じて制御する制御手段と前 記遷移手段の１つを作動させる前記選択手段制御信号 を備え、それにより、各データ期間の間、選択した前記通信回線の１つで遷移が 発生する、 データ通信システム。 ９．請求項６に記載のデータ通信システムにおいて、前記デコード手段は、 各遷移検出器が前記通信回線で遷移が発生したとき常に遷移パルスを発生させ る前記通信回線の１つに接続した複数の遷移検出器と、 前記データ回線または前記ストローブ回線で遷移パルスが発生したか示す信号 を発生する前記選択手段に接続した検出手段と、 現在のデータ期間の間、バイナリ・データビットの値を検索する前記検出手段 に接続したデータ・デコード手段と、 をさらに備えるデータ通信システム。 １０．各前記通信回線が一意のアドレスを持つ３つまたは以上の通信回線から なるデータ通信システムで、データ期間中、各データビットが送信されるバイナ リ・データをシリアルに送信する方法において、前記方法は、 各前記データ期間の間、先行するデータ期間で選択された以外の前記通信回線 の異なった対をデータ回線またはストローブ回線として選択するステップと、 前記データ回線または前記ストローブ回線のいずれかに遷移を発生させて、各 データ期間にバイナリ・データビットをエンコードするステップを含み、それに より、任意の２つの連続したデータビットに関連する遷移が前記通信回線のどれ にも発生しない前記ステップと、 各前記データ期間の間、前記データ回線または前記ストローブ回線のいずれか で発生する前記データ期間のバイナリ・データビット の値をデコードするステップと、 を含む方法。 １１．請求項１０に記載の方法において、前記選択ステップは、 現在のデータ期間の間、データ回線で遷移が発生した場合、次の前記データ期 間の間、データ回線として最長期間遷移が発生していない現在ストローブ回線と して選択されている通信回線を除く、前記通信回線の１つを選択するステップと 、 現在のデータ期間の間、ストローブ回線で遷移が発生した場合、次の前記デー タ期間の間、ストローブ回線として最長期間遷移が発生していない現在データ回 線として選択されている通信回線を除く、前記通信回線の１つを選択するステッ プと、 を含む方法。