JPH04344732A - データ伝送システム - Google Patents
データ伝送システムInfo
- Publication number
- JPH04344732A JPH04344732A JP3117369A JP11736991A JPH04344732A JP H04344732 A JPH04344732 A JP H04344732A JP 3117369 A JP3117369 A JP 3117369A JP 11736991 A JP11736991 A JP 11736991A JP H04344732 A JPH04344732 A JP H04344732A
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- JP
- Japan
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- transmission
- crc
- crc code
- reception
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 97
- 230000002542 deteriorative effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
Landscapes
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、所定数のデータビット
ごとに当該データビットのビットパターンに対応するＣ
ＲＣコードを生成して送信データを構成し、この送信デ
ータと同一方法で構成された受信データを受信してエラ
ーチェックを行うデータ伝送システムに関するものであ
る。
ごとに当該データビットのビットパターンに対応するＣ
ＲＣコードを生成して送信データを構成し、この送信デ
ータと同一方法で構成された受信データを受信してエラ
ーチェックを行うデータ伝送システムに関するものであ
る。
【０００２】
【従来の技術】図２は、従来のこの種のデータ伝送シス
システムの構成を示すブロック図であり、８（一般的に
は整数ｎ）ビット単位のパラレルデータ毎に、ＣＲＣデ
ータの生成およびチェックを行う方式を示す。図２にお
いて、１はこの伝送システムの送信，受信を制御する伝
送制御装置、２０は８ビット単位のパラレルデータ毎に
ＣＲＣデータを生成するＣＲＣ生成装置、２０ａは８ビ
ットの入力データとＣＲＣコード保持レジスタの情報に
よりＣＲＣコードを生成するＣＲＣ生成回路、２０ｂは
前記ＣＲＣ生成回路２０ａで生成されたＣＲＣコードを
保持するＣＲＣコード保持レジスタ、３は８ビット単位
のパラレルデータをシリアルデータに変換して伝送路に
適する信号形態とする符号化装置、４はパラレルデータ
，シリアルデータの転送タイミングを生成する送信クロ
ック発生器、５は前記シリアルデータを伝送路へ出力す
るためのドライバ、６は伝送路からのシリアルデータを
受けるレシーバ、７は前記レシーバからのシリアルデー
タを復号化し、８ビット単位のパラレルデータに変換す
る復号化装置、８は前記パラレルデータよりＣＲＣ判定
を行うＣＲＣ判定装置、８ａは８ビットの入力データと
ＣＲＣコード保持レジスタとの情報によりＣＲＣコード
を生成するＣＲＣ生成回路、８ｂは前記ＣＲＣ生成回路
８ａで生成されたＣＲＣコードを保持するＣＲＣコード
保持レジスタ、８ｃは前記ＣＲＣコード保持レジスタの
内容よりＣＲＣエラー判定を行うエラー判定回路である
。
システムの構成を示すブロック図であり、８（一般的に
は整数ｎ）ビット単位のパラレルデータ毎に、ＣＲＣデ
ータの生成およびチェックを行う方式を示す。図２にお
いて、１はこの伝送システムの送信，受信を制御する伝
送制御装置、２０は８ビット単位のパラレルデータ毎に
ＣＲＣデータを生成するＣＲＣ生成装置、２０ａは８ビ
ットの入力データとＣＲＣコード保持レジスタの情報に
よりＣＲＣコードを生成するＣＲＣ生成回路、２０ｂは
前記ＣＲＣ生成回路２０ａで生成されたＣＲＣコードを
保持するＣＲＣコード保持レジスタ、３は８ビット単位
のパラレルデータをシリアルデータに変換して伝送路に
適する信号形態とする符号化装置、４はパラレルデータ
，シリアルデータの転送タイミングを生成する送信クロ
ック発生器、５は前記シリアルデータを伝送路へ出力す
るためのドライバ、６は伝送路からのシリアルデータを
受けるレシーバ、７は前記レシーバからのシリアルデー
タを復号化し、８ビット単位のパラレルデータに変換す
る復号化装置、８は前記パラレルデータよりＣＲＣ判定
を行うＣＲＣ判定装置、８ａは８ビットの入力データと
ＣＲＣコード保持レジスタとの情報によりＣＲＣコード
を生成するＣＲＣ生成回路、８ｂは前記ＣＲＣ生成回路
８ａで生成されたＣＲＣコードを保持するＣＲＣコード
保持レジスタ、８ｃは前記ＣＲＣコード保持レジスタの
内容よりＣＲＣエラー判定を行うエラー判定回路である
。
【０００３】次に動作について説明する。送信側の動作
としては、伝送制御装置１に送信用のパケットデータが
用意できると、送信クロック発生器４の発生するパラレ
ルデータクロックに同期して伝送制御装置１が８ビット
単位でデータを符号化装置３とＣＲＣ生成装置２０へ転
送する。ＣＲＣ生成装置２０ではＣＲＣ生成回路２０ａ
でＣＲＣコードが生成され、結果はＣＲＣコード保持レ
ジスタ２０ｂに保持される。
としては、伝送制御装置１に送信用のパケットデータが
用意できると、送信クロック発生器４の発生するパラレ
ルデータクロックに同期して伝送制御装置１が８ビット
単位でデータを符号化装置３とＣＲＣ生成装置２０へ転
送する。ＣＲＣ生成装置２０ではＣＲＣ生成回路２０ａ
でＣＲＣコードが生成され、結果はＣＲＣコード保持レ
ジスタ２０ｂに保持される。
【０００４】伝送制御装置１は１パケットの送信データ
（例えばｍ個のデータ）を全て符号化装置３へ転送した
後、前記ＣＲＣ生成装置２０内のＣＲＣコード保持レジ
スタ２０ｂに生成されている１パケットの送信データに
対するＣＲＣコードを、８ビットずつ符号化装置３へ転
送する。符号化装置３で符号化されたシリアルデータは
、ドライバ５を経由して伝送路へと出力される。
（例えばｍ個のデータ）を全て符号化装置３へ転送した
後、前記ＣＲＣ生成装置２０内のＣＲＣコード保持レジ
スタ２０ｂに生成されている１パケットの送信データに
対するＣＲＣコードを、８ビットずつ符号化装置３へ転
送する。符号化装置３で符号化されたシリアルデータは
、ドライバ５を経由して伝送路へと出力される。
【０００５】受信側の動作は、例えばパケット先頭コー
ドを認識することによって、データ受信開始を検知した
伝送制御装置１は、受信データを、復号化装置７にて生
成された受信タイミングクロックに同期して８ビット単
位のパラレルデータとして受信する。その際、伝送制御
装置１のデータ受信と同一タイミングでＣＲＣ判定装置
８が受信データを取り込み、ＣＲＣ生成回路８ａでＣＲ
Ｃコードが生成され、結果はＣＲＣコード保持レジスタ
８ｂに保持される。
ドを認識することによって、データ受信開始を検知した
伝送制御装置１は、受信データを、復号化装置７にて生
成された受信タイミングクロックに同期して８ビット単
位のパラレルデータとして受信する。その際、伝送制御
装置１のデータ受信と同一タイミングでＣＲＣ判定装置
８が受信データを取り込み、ＣＲＣ生成回路８ａでＣＲ
Ｃコードが生成され、結果はＣＲＣコード保持レジスタ
８ｂに保持される。
【０００６】受信データの最後についてくるＣＲＣコー
ドは伝送制御装置１は受け取らず、ＣＲＣ判定装置８の
みに入力され、ＣＲＣコード保持レジスタ８ｂの内容と
比較されその結果がエラー判定回路８ｃの出力として、
ＣＲＣエラーの有無がエラー信号として伝送制御装置１
へ伝えられる。
ドは伝送制御装置１は受け取らず、ＣＲＣ判定装置８の
みに入力され、ＣＲＣコード保持レジスタ８ｂの内容と
比較されその結果がエラー判定回路８ｃの出力として、
ＣＲＣエラーの有無がエラー信号として伝送制御装置１
へ伝えられる。
【０００７】
【発明が解決しようとする課題】解決しようとする問題
点は、従来のデータ伝送システムは以上のように構成さ
れているので、図２のＣＲＣ生成回路２０ａと８ａとが
、同一な回路であるにもかかわらず、物理的に２つの回
路を装備しておく必要があり、回路規模が大きくなって
しまう点にある。本発明はかかる課題を解決するために
なされたもので、従来の性能を低下させることなく、回
路規模を小型化できるデータ伝送システムを提供するこ
とを目的としている。
点は、従来のデータ伝送システムは以上のように構成さ
れているので、図２のＣＲＣ生成回路２０ａと８ａとが
、同一な回路であるにもかかわらず、物理的に２つの回
路を装備しておく必要があり、回路規模が大きくなって
しまう点にある。本発明はかかる課題を解決するために
なされたもので、従来の性能を低下させることなく、回
路規模を小型化できるデータ伝送システムを提供するこ
とを目的としている。
【０００８】
【課題を解決するための手段】本発明に係わるデータ伝
送システムは、１個のＣＲＣ生成回路を送信用のＣＲＣ
コードの生成と受信用のエラーの判定とに共用すること
を最も主要な特徴としている。
送システムは、１個のＣＲＣ生成回路を送信用のＣＲＣ
コードの生成と受信用のエラーの判定とに共用すること
を最も主要な特徴としている。
【０００９】
【実施例】以下、本発明の一実施例を図面について説明
する。図１は本発明の一実施例を示すブロック図であっ
て、図１において、図２と同一符号は同一又は相当部分
を示し、２は本実施例におけるＣＲＣ生成判定装置で、
８ビット単位のパラレルデータ毎に、送信側ではＣＲＣ
データを生成し、受信側ではＣＲＣエラー判定を行う。 ２ａは入力データとして送信データと受信データのどち
らを使用するかを選択するセレクタ、２ｂは８ビットの
入力データとＣＲＣコード保持レジスタの情報よりＣＲ
Ｃコードを生成するＣＲＣ生成回路、２ｃは入力データ
が送信データの場合前記ＣＲＣ生成回路２ｂで生成され
た送信データ用のＣＲＣコードを保持する送信ＣＲＣコ
ード保持レジスタ、２ｄは入力データが受信データの場
合前記ＣＲＣ生成回路２ｂで生成された受信データ用の
ＣＲＣコードを保持する受信ＣＲＣコード保持レジスタ
、２ｅは前記受信ＣＲＣコード保持レジスタの内容から
ＣＲＣエラー判定を行うエラー判定回路、９１，９２，
９３はゲート回路であり、２ｆは送信ＥＮＢ（イネーブ
ル）信号、２ｇは受信ＥＮＢ信号を示す。
する。図１は本発明の一実施例を示すブロック図であっ
て、図１において、図２と同一符号は同一又は相当部分
を示し、２は本実施例におけるＣＲＣ生成判定装置で、
８ビット単位のパラレルデータ毎に、送信側ではＣＲＣ
データを生成し、受信側ではＣＲＣエラー判定を行う。 ２ａは入力データとして送信データと受信データのどち
らを使用するかを選択するセレクタ、２ｂは８ビットの
入力データとＣＲＣコード保持レジスタの情報よりＣＲ
Ｃコードを生成するＣＲＣ生成回路、２ｃは入力データ
が送信データの場合前記ＣＲＣ生成回路２ｂで生成され
た送信データ用のＣＲＣコードを保持する送信ＣＲＣコ
ード保持レジスタ、２ｄは入力データが受信データの場
合前記ＣＲＣ生成回路２ｂで生成された受信データ用の
ＣＲＣコードを保持する受信ＣＲＣコード保持レジスタ
、２ｅは前記受信ＣＲＣコード保持レジスタの内容から
ＣＲＣエラー判定を行うエラー判定回路、９１，９２，
９３はゲート回路であり、２ｆは送信ＥＮＢ（イネーブ
ル）信号、２ｇは受信ＥＮＢ信号を示す。
【００１０】次に動作について説明する。図１に示すデ
ータ伝送装置がデータ送信を実行している時はデータ受
信を行わず、データ受信を実行している時はデータ送信
を行わない。そして、データ送信時にはセレクタ２ａが
伝送制御装置１からのデータをＣＲＣ生成回路２ｂに入
力し、受信ＣＲＣコード保持レジスタ２ｄが動作しない
ように制御され、データ受信時にはセレクタ２ａが復号
化装置７からのデータをＣＲＣ生成回路２ｂに入力し、
送信ＣＲＣコード保持レジスタ２ｃが動作しないように
制御される。
ータ伝送装置がデータ送信を実行している時はデータ受
信を行わず、データ受信を実行している時はデータ送信
を行わない。そして、データ送信時にはセレクタ２ａが
伝送制御装置１からのデータをＣＲＣ生成回路２ｂに入
力し、受信ＣＲＣコード保持レジスタ２ｄが動作しない
ように制御され、データ受信時にはセレクタ２ａが復号
化装置７からのデータをＣＲＣ生成回路２ｂに入力し、
送信ＣＲＣコード保持レジスタ２ｃが動作しないように
制御される。
【００１１】その結果、ＣＲＣ生成判定装置２は、送信
時には図２に示すＣＲＣ生成装置２０と同様な動作を行
い、ＣＲＣコードを付加したデータの送信が行われ、受
信時には図２に示すＣＲＣ判定装置８と同様な動作を行
い、受信したビットのエラーが判定される。
時には図２に示すＣＲＣ生成装置２０と同様な動作を行
い、ＣＲＣコードを付加したデータの送信が行われ、受
信時には図２に示すＣＲＣ判定装置８と同様な動作を行
い、受信したビットのエラーが判定される。
【００１２】図１に示すデータ伝送装置が送信と同時に
受信を行う場合は、図３に示す動作タイミングで時分割
的に送信と受信を実行する。すなわち、図３に示すよう
に、転送クロックと同一論理で受信セレクタを動作させ
、転送クロックの反対論理で送信セレクタを動作させる
。すなわち、送信クロック発生器４で発生する送信クロ
ックの１周期の前半の時間を受信に使用し、後半の時間
を送信に使用する。
受信を行う場合は、図３に示す動作タイミングで時分割
的に送信と受信を実行する。すなわち、図３に示すよう
に、転送クロックと同一論理で受信セレクタを動作させ
、転送クロックの反対論理で送信セレクタを動作させる
。すなわち、送信クロック発生器４で発生する送信クロ
ックの１周期の前半の時間を受信に使用し、後半の時間
を送信に使用する。
【００１３】送信時には送信ＥＮＢ信号２ｆがＯＮとな
り、伝送制御装置１からの８ビット単位のデータ（図３
に送信データ送１，送２，・・・で示すデータ）は、符
号化装置３に送られると同時に図３に送信セレクタで示
すタイミングで、セレクタ２ａを経てＣＲＣ生成回路２
ｂに入力され（図３のＣＲＣ生成回路内データを参照）
、ＣＲＣコードが生成される。このＣＲＣコードは、送
信ＣＲＣコード保持レジスタ２ｃへ入力され、図３の送
信ＣＲＣコード保持レジスタとして示すように保持され
る。
り、伝送制御装置１からの８ビット単位のデータ（図３
に送信データ送１，送２，・・・で示すデータ）は、符
号化装置３に送られると同時に図３に送信セレクタで示
すタイミングで、セレクタ２ａを経てＣＲＣ生成回路２
ｂに入力され（図３のＣＲＣ生成回路内データを参照）
、ＣＲＣコードが生成される。このＣＲＣコードは、送
信ＣＲＣコード保持レジスタ２ｃへ入力され、図３の送
信ＣＲＣコード保持レジスタとして示すように保持され
る。
【００１４】伝送制御装置１は１パックの伝送データを
全て符号化装置３へ転送した後、送信ＣＲＣコード保持
レジスタ２ｃに保持されている全送信データに対するＣ
ＲＣコードを、８ビットずつ符号化装置３へ転送する。 符号化装置３で符号化されたシリアルデータは、ドライ
バ５を経由して伝送路へと出力される。
全て符号化装置３へ転送した後、送信ＣＲＣコード保持
レジスタ２ｃに保持されている全送信データに対するＣ
ＲＣコードを、８ビットずつ符号化装置３へ転送する。 符号化装置３で符号化されたシリアルデータは、ドライ
バ５を経由して伝送路へと出力される。
【００１５】次に受信側の動作を説明する。データ受信
を検知した伝送制御装置１は、受信ＣＲＣコード保持レ
ジスタ２ｄへの保持を有効にするため、受信ＥＮＢ信号
２ｇをＯＮすると共に、復号化装置７でシリアル受信デ
ータをパラレル変換および復号化し、復号化装置７で生
成される受信タイミングクロックにより、８ビット単位
のパラレルデータとして受け取る。
を検知した伝送制御装置１は、受信ＣＲＣコード保持レ
ジスタ２ｄへの保持を有効にするため、受信ＥＮＢ信号
２ｇをＯＮすると共に、復号化装置７でシリアル受信デ
ータをパラレル変換および復号化し、復号化装置７で生
成される受信タイミングクロックにより、８ビット単位
のパラレルデータとして受け取る。
【００１６】その際、伝送制御装置１のデータ受信と同
一タイミングでＣＲＣ生成判定装置２がデータを取り込
み、セレクタ２ａにより図３に示す受信セレクタのタイ
ミングでＣＲＣ生成回路２ｂに入力し、ＣＲＣコードが
生成され、その結果は受信ＣＲＣコード保持レジスタ２
ｄに保持される。受信データの最後についてくるＣＲＣ
コードは、伝送制御装置１では受け取らず、ＣＲＣ生成
判定装置２にのみ入力され受信ＣＲＣコード保持レジス
タ２ｄに保持されているＣＲＣコードと比較される。こ
の比較の結果、エラー判定回路２ｅの出力としてＣＲＣ
エラーの有無がエラー信号として伝送制御装置１へ伝え
られる。
一タイミングでＣＲＣ生成判定装置２がデータを取り込
み、セレクタ２ａにより図３に示す受信セレクタのタイ
ミングでＣＲＣ生成回路２ｂに入力し、ＣＲＣコードが
生成され、その結果は受信ＣＲＣコード保持レジスタ２
ｄに保持される。受信データの最後についてくるＣＲＣ
コードは、伝送制御装置１では受け取らず、ＣＲＣ生成
判定装置２にのみ入力され受信ＣＲＣコード保持レジス
タ２ｄに保持されているＣＲＣコードと比較される。こ
の比較の結果、エラー判定回路２ｅの出力としてＣＲＣ
エラーの有無がエラー信号として伝送制御装置１へ伝え
られる。
【００１７】データ送信動作とデータ受信動作が同時に
発生した場合でも、図３に送信セレクタ，受信セレクタ
として示すように、送信時のＣＲＣ生成と受信時のＣＲ
Ｃ生成が時分割に行われるため、物理的に同一回路を使
用して実行することができる。
発生した場合でも、図３に送信セレクタ，受信セレクタ
として示すように、送信時のＣＲＣ生成と受信時のＣＲ
Ｃ生成が時分割に行われるため、物理的に同一回路を使
用して実行することができる。
【００１８】なお、本実施例ではパラレルデータ１単位
を８ビットとしたが、任意のビット幅ｎに対して適用で
き、また、伝送路としては、電気的伝送路のみでなく、
光ファイバによる伝送においても同様に適用可能である
。
を８ビットとしたが、任意のビット幅ｎに対して適用で
き、また、伝送路としては、電気的伝送路のみでなく、
光ファイバによる伝送においても同様に適用可能である
。
【００１９】
【発明の効果】以上説明したように本発明のデータ伝送
システムは、ＣＲＣ生成回路を送信用ＣＲＣの生成と受
信用ＣＲＣの判定に共用することができ、従来の性能を
低下させることなく、回路規模を縮小したデータ伝送シ
ステムを得ることができる利点がある。
システムは、ＣＲＣ生成回路を送信用ＣＲＣの生成と受
信用ＣＲＣの判定に共用することができ、従来の性能を
低下させることなく、回路規模を縮小したデータ伝送シ
ステムを得ることができる利点がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来のシステムを示すブロック図である。
【図３】図１に示すシステムの動作を示す動作タイムチ
ャートである。
ャートである。
１ 伝送制御装置
２ ＣＲＣ生成判定装置
２ａ セレクタ
２ｂ ＣＲＣ生成回路
２ｃ 送信ＣＲＣコード保持レジスタ２ｄ 受信Ｃ
ＲＣコード保持レジスタ２ｅ エラー判定回路 ３ 符号化装置 ４ 送信クロック発生器 ７ 復号化装置
ＲＣコード保持レジスタ２ｅ エラー判定回路 ３ 符号化装置 ４ 送信クロック発生器 ７ 復号化装置
Claims (2)
- 【請求項１】 ｎビットで１データを構成し、ｍ個の
データで１パケットを構成し、ｎビットのデータごとに
当該データのビットパターンに対応するＣＲＣコードを
生成し、１パケット（ｎ×ｍデータビット）のデータビ
ットの後に当該パケットの各データに対応するＣＲＣコ
ードを付加して送信データを構成し、この送信データと
同一方法で構成された受信データを受信してエラーチェ
ックを行うデータ伝送システムにおいて、送信すべきデ
ータが用意されている伝送制御装置から又は受信したデ
ータが復号されパラレルビットとして保持されている復
号化装置から選択して上記所定数ｎビットを出力するセ
レクタ、このセレクタの出力する所定数ｎビットに対応
するＣＲＣコードを生成するＣＲＣ生成回路、このＣＲ
Ｃ生成回路が上記伝送制御装置から選択したｎビットの
データに対応するＣＲＣコードを生成したとき、これを
一時保持する送信ＣＲＣコード保持レジスタ、上記伝送
制御装置からの上記１パケットの各データに対応して生
成され上記送信ＣＲＣコードレジスタに保持されている
ＣＲＣコードを当該１パケットのデータに連結し、ビッ
トシリアルの信号に変換し且つ伝送に適する信号形態で
送信する符号化装置、上記ＣＲＣ生成回路が上記復号化
装置から選択したｎビットのデータに対応するＣＲＣコ
ードを生成したとき、これを一時保持する受信ＣＲＣコ
ード保持レジスタ、上記復号化装置から選択された１パ
ケットのデータに対応して受信され上記復号化装置に保
持されているＣＲＣコードと、上記受信ＣＲＣコード保
持レジスタの内容とを比較するエラー判定回路、を備え
たことを特徴とするデータ伝送システム。 - 【請求項２】 送信クロック発生器の発生する送信ク
ロックの１周期を２分し、この２分した周期の一方を送
信ＥＮＢ（イネーブル）期間、他方を受信ＥＮＢ期間と
し、送信ＥＮＢ期間にはセレクタは伝送制御装置から所
定数ビットを選択し、送信ＣＲＣコード保持レジスタへ
の書き込みが可能となり、受信ＥＮＢ期間にはセレクタ
は復号化装置から所定数ビットを選択し、受信ＣＲＣコ
ード保持レジスタへの書き込みが可能となるよう制御す
ることを特徴とする請求項１のデータ伝送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3117369A JPH04344732A (ja) | 1991-05-22 | 1991-05-22 | データ伝送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3117369A JPH04344732A (ja) | 1991-05-22 | 1991-05-22 | データ伝送システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04344732A true JPH04344732A (ja) | 1992-12-01 |
Family
ID=14709959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3117369A Pending JPH04344732A (ja) | 1991-05-22 | 1991-05-22 | データ伝送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04344732A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02119568A (ja) * | 1988-10-26 | 1990-05-07 | Nissin Electric Co Ltd | 高圧直流電源装置 |
-
1991
- 1991-05-22 JP JP3117369A patent/JPH04344732A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02119568A (ja) * | 1988-10-26 | 1990-05-07 | Nissin Electric Co Ltd | 高圧直流電源装置 |
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