KR960009533B1 - 다중포트제어시스템의 데이타수신장치 - Google Patents

Abstract

내용없음.

Description

다중 포트 제어시스템의 데이터 수신장치

제1도는 본 발명에 따라 구성된 단일 회선 비동기 통신 방식에 의한 다중 포토 제어시스템의 데이터 수신장치의 블록도.

제2도는 제1도에 도시된 데이터 수신장치의 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

10 : 스타트 비트 검출부 12 : 3상태 버퍼

14 : J/K 플립플롭 20 : 카운터

30 : 데이터 변환부 32 : 시프트 레지스터

34, 35 : 래치 회로 40 : 디코터

50 : 다중 포트

본 발명은 다중 포트 제어시스템에 관한 것으로, 특히, 단일 회선을 통해 단일 프로세서로부터 제공되는 제어 데이터를 수신하는 수신장치에 관한 것이다.

여러개의 포트를 제어하는 시스템은 통상 단일의 프로세서에 의한 중앙집중식 구조와, 각 포트마다 독립된 프로세서를 사용하는 분산된 구조와 이들의 결합된 형태인 하이브리드 구조로 구분된다. 중앙 집중식 구조의 제어시스템은 제어 포트의 수가 많지 않은 경우에 사용하여, 그 구조가 간단하기 때문에 제어정보의 융합 및 제어 포트의 효율적 관리가 편리하다. 반면, 분산된 구조를 갖는 제어시스템은 각 포트마다 많은 량의 정보를 처리할 수 있는 장점을 갖는다.

상술한 바와같이, 여러개의 포트를 제어하는 기존의 제어시스템은 각 포트마다 독립된 전송회선을 갖고 있다. 따라서 공간이 한정된 경우에 있어서는 전송회선을 설치하는데 상당한 제약을 받을 뿐만 아니라 기구학적인 설계의 어려움이 있다. 또한 제어포트가 원거리에 떨어져 있을 경우에 있어서는 전송회선은 노이즈에 영향을 받을 뿐만 아니라 제조단가에 상당한 영향을 미칠 수 있다.

그러므로, 본 발명은 단일 회선을 통하여 원거리에 위치한 여러개의 포트를 제어하는 제어 데이터를 전송하는 다중 포트 제어시스템을 제공하는 것이다.

본 발명의 다른 목적은 단일 회선을 통하여 전송되는 제어데이터를 수신하여 다중 포트를 제어하는데 사용되는 데이터 수신 장치를 제공하는 것이다.

본 발명에 따른 다중 포트 제어시스템의 데이터 수신 장치는 마이크로 프로세서로부터 단일 회선을 통해 직렬 전송되는 데이터중의 스타트 비트를 검출하는 스타트 비트 검출부와, 스타트 비트 검출에 따라 데이터의 크기를 카운트하는 카운터와, 카운터에 의해 필요한 데이터를 수신완료할 때 직렬 데이터를 시프트 하여 병렬로 변환하는 데이터 변환부와, 상기 데이터중의 포트 식별코드를 판별하는 디코더와, 상기 디코더의 판별신호에 따라 상기 데이터 변환부로부터 전달되는 데이터를 선택적으로 다중 포트로 출력하는 래치 회로를 포함한다.

이하, 본 발명은 첨부된 도면을 참조하여 다음과 같이 상세히 설명될 것이다.

제1도를 참조하면, 본 발명에 따른 다중 포트 제어시스템의 제어 데이터 수신장치가 블록도로서 도시된다. 제어 데이터 수신장치(100)는 다중 포트 제어시스템의 제어부인 마이크로 프로세서(도시안됨)로 부터 비동기 통신의 시작을 나타내는 스타트 비트를 검출하는 스타트 비트 검출부(10)와, 스타트 비트에 뒤이어 전송되는 데이터 비트와 제어코드를 포함하는 데이터의 크기를 카운트하는 카운터(20)와, 상기 데이터를 직렬로 수신하여 병렬로 변환하는 데이터 변환부(30)와, 제어코드로부터 포트식별신호를 출력하는 포트 판별부(40)와, 데이터 비트를 래치하여 상기 식별 신호에 따라 상기 래치된 데이터 비트를 출력 포트(50)로 전달하는 데이터 래치 회로(45)를 포함한다.

스타트 비트검출부(10)는 3상태 버퍼(12)와 J/K 플립플롭(14)을 포함하며, 3상태 버퍼(12)의 출력은 플립플롭(14)의 클럭단자(CLK)에 연결된다. 또한 플립플롭(14)의 출력은 3상태 버퍼(2)의 제어 단자에 연결된다.

카운터(20)는 클럭신호에 따라 동작하며 그의 클리어단자(CLR)는 플립플롭(14)의 출력에 연결된다. 그리고, 카운터(20)의 카운터 출력 신호는 다음 단의 데이터 변환부로 제공되고 카운트 종료신호는 라인(22)을 통해 플립플롭(14)의 클리어 단자(CLR)에 연결되어 있다.

데이터 변환부(30)는 단일 회선(5)을 통한 시리얼 데이터를 수신하는 시프트 레지스터(32)외 시프트 레지스터(32)의 데이터를 병렬로 수신하는 제1래치 회로(34)를 포함한다. 시프트 레지스터(32)의 클럭단자(CLK)는 라인(22)을 통해 카운터(20)의 카운터 신호 출력에 연결되며, 제1래치 회로(34)의 클럭단자(CLK)는 라인(22)을 통해 카운터(20)의 종료신호 출력에 연결되어 있다.

제1래치 회로(34)의 출력단에는 포트 판별부(40)와 제2래치 회로(45)가 연결되며, 포트 판별부(40)의 출력은 제2래치 회로(45)의 클럭단자(CLK)에 연결되며, 제2래치 회로(45)의 출력은 다중 포트(50)의 각각의 포트에 연결된다.

본 발명에 따르면, 데이터 수신 장치(100)와의 비동기 통신속도를 일치시키기 위하여 마이크로 프로세서는 비동기 시리얼 통신의 속도조절 기능을 이용하며, 데이터 수신 장치(100)내의 구성요소는 카운터(20)로 입력되는 클럭에 따라 조정된다.

그 작동을 제2도의 타이밍도와 관련하여 설명하면, 제2도(가)에 도시된 바와같이, 마이크로 프로세서로부터의 제어 데이터는 단일의 전송 회선(5)을 통하여 데이터 수신 장치(100)로 전달된다. 이 데이터는 하나의 스타트 비트, 5개의 데이터 비트 및 3개의 제어비트를 포함하는 8비트 데이터로 구성되며, 스타트 비트 검출부(10)의 3상태 버퍼(12)와 데이터 변환부(30)의 시프트 레지스터(32)로 입력된다. 3상태 버퍼(12)를 통해 수신된 논리 0의 스타트 비트는 플립플롭회로(14)의 클럭단자(CLK)로 제공되어 플립플롭 회로(14)를 인에이블시킨다. 플립플롭회로(14)가 인에이블될때, 플립플롭회로(14)는 라인(18)을 통해 그의 출력으로서 3상태 버퍼(12)의 제어 단자로 스타트 비트 검출 신호를 출력한다. 이 출력신호는 3상태 버퍼(12)를 디스에이블시키는 제어신호로서 더 이상의 데이터 수신을 방지하는데 사용된다. 이러한 3상태 버퍼(12)와 플립플롭회로(14)의 상호 작용에 의해 마이크로 프로세서로부터 단일 회로(5)를 통해 전송되는 스타트 비트가 검출될 수 있다. 또한, 플립플롭회로(14)는 그의 클리어 단자(CLK)로 제어신호가 제공 될때 이전상태의 값을 클리어시키고 새로운 스타트 비트가 검출될때까지 디스에이블 상태를 유지하게 된다.

한편, 단일 회선(5)을 통해 제공되는 8비트의 데이터는 직렬로 데이터 변환부(30)의 시프트 레지스터(32)로 입력되어 순차적으로 시프트된다. 시프트 레지스터(32)내에서 시프트된 데이터는 병렬로 제1래치 회로(34)로 전달되어 병렬 포맷으로 변환된다. 시프트 레지스터(32)와 제1래치 회로(34)의 수신 및 전달 동작은 카운터 회로(20)에서 출력되는 클럭 신호에 따라 마이크로 프로세서와 비동기적으로 제어된다.

카운터 회로(20)는 클럭 발생기(도시안됨)로부터 제공되는 클럭 신호에 따라 그 출력으로서 카운터 신호를 순차적으로 출력한다. 이 카운터 회로(20)는 4비트 카운터 회로로 구성될 수 있으며, 플립플롭회로(14)로부터 클리어 단자(CLK)로 입력된 제어신호에 따라 클리어 될 수 있다. 4비트 신호중의 최하위 비트의 출력은 다음단의 시프트 레지스터(32)의 클럭신호로서 사용되며, 최하위 비트에서 캐리가 발생될 때 카운터 회로(20)는 카운트 종료 신호를 발생한다. 카운터 회로(20)의 카운터 종료 신호는 라인(22)을 통하여 스타트 비트 검출부(10)의 클리어 단자(CLK)로 클리어 신호로서 제공된다. 이 신호는 스타트 비트 검출부(10)의 플립플롭 회로(14)내 이전 상태의 논리값을 클리어시키는 신호로 사용된다.

시프트 레지스터(32)는 마이크로 프로세서로부터 전송되는 전송속도에 동기되어 카운터 회로(20)로부터 발생하는 클럭 신호의 하강에지에 동기하여 필요하는 데이터를 직렬로 수신한다(제2(다)도 참조).

시프트 레지스터(32)로의 데이터 입력이 완료 될때, 또는 카운터 회로(20)로부터 카운트 종료 신호가 발생될 때, 카운터 회로(20)는 라인(22)을 통해 래치 회로(34)의 클럭단자(CLK)로 클럭 신호를 제공하며, 이 신호에 응답하여 시프트 레지스터(32)내의 직렬데이터는 래치 회로(34)로 병렬로 출력된다.

래치 회로(34)로 입력된 데이터중의 3비트의 제어 코드는 포트 판별부(40)로 출력되며, 나머지 5비트의 데이터 비트는 제2래치 회로(45)로 출력된다. 포트 판별부(40)는 디코더로 구성될 수 있으며, 디코더(40)는 제어 코드를 디코드하여 출력포트에 할당된 코드를 식별할 때 그의 출력으로서 포트 식별신호를 출력한다.

상기 래치 회로(45)의 클럭단자(CLK)는 디코더(40)의 출력에 연결되어 디코더(40)의 포트 식별신호에 따라 래치된 데이터를 선택적으로 출력포트(50)로 전달함으로써 출력포트에 연결된 제어 대상으로 데이터 전송이 수행된다.

이상에서 설명한 바와같은 본 발명은 단일 회선을 사용하여 원거리에 위치한 여러개의 포트를 비동기 시리얼 통신 수신방식에 의한 제어를 수행할 수 있다. 이것은 특히 그다지 고속을 요구하지 않고 여러곳에 분포된 포트를 제어함에 있어서 단일 프로세서 및 단일 회선을 사용함으로서 제어시스템의 복잡성을 피할 수 있을 뿐만 아니라 제작 비용을 경감시킬 수 있다. 특히 본 발명의 다중 포트 제어시스템은 좁은 공간에서 여러개의 시스템을 제어해야 할 경우 전송회선의 복잡성에 기인한 기구학적인 설계의 어려움이나 외부 노이즈에 의한 시스템의 신뢰도 문제를 해결하는 장점을 제공해줄 수 있다.

Claims (6)

1. 하나의 프로세서로부터 단일 회선을 통해 전송하는 제어데이터로부터 하나의 비트를 스타트 비트로서 검출하는 스타트 비트 검출부와; 상기 스타트 비트 검출부의 스타트 비트 검출신호에 응답하여 상기 데이터의 크기를 카운트하는 카운트 신호를 발생하는 카운터 회로와; 상기 카운터 회로부터 발생된 카운트 신호에 따라 상기 데이터를 직렬로 수신하고 수신된 데이터를 병렬로 변환하는 데이터 변환부와; 상기 데이터 변환부내의 데이터중의 일부의 제어코드를 판독하여 상기 제어 코드가 다중 포트에 할당된 코드와 일치할 때 포트 식별 신호를 발생하는 포트 판별부와; 상기 데이터 변환부로부터의 전달되는 데이터중의 데이터 비트를 래치하며, 상기 래치된 데이터 비트를 상기 포트 판별부로부터 제공되는 상기 포트 식별 신호에 따라 선택적으로 다중 포트로 출력하는 제1래치 회로를 포함하는 다중 포트 제어시스템에의 제어 데이터 수신장치.
2. 제1항에 있어서, 상기 스타트 비트 검출부는 상기 스타트 비트를 검출하여 상기 스타트 비트 검출 신호를 발생하는 플립플롭과, 상기 단일 회선을 통한 상기 스타트 비트를 상기 플립플롭에 전달하며 상기 플립플롭으로부터 발생된 스타트 비트 검출 신호에 의해 디스에이블되는 3상태 버퍼를 구비하는 다중 포트 제어시스템의 제어 데이터 수신장치.
3. 제1항에 있어서, 상기 데이터 변환부는 상기 단일 회선을 통하여 직렬로 입력되는 데이터를 수신하여 순차적으로 시프트시키는 시프트 레지스터와, 상기 시프트 레지스터에 의해 시프트된 데이터를 병렬로 래치하는 제2래치 회로를 구비하는 다중 포트 제어시스템에 제어 데이터 수신장치.
4. 제2항에 있어서, 상기 카운터회로는 상기 시프트 레지스터로의 데이터 입력이 종료될 때 카운트 종료 신호를 발생하며, 상기 카운트 종료 신호는 상기 제2래치 회로가 상기 레지스터로부터 데이터를 수신하도록 인에이블시키는 클럭 신호로서 사용되는 다중 포트 제어시스템의 제어 데이터 수신장치.
5. 제4항에 있어서, 상기 카운트 종료 신호는 상기 플립플롭 회로가 스타트 비트를 검출할 수 있도록 인에이블시키는 클리어 신호로서 사용되는 다중 포트 제어시스템의 제어 데이터 수신장치.
6. 제1항에 있어서, 상기 포트 판별부는 상기 포트 식별 코드를 디코드하여 하나의 디코드된 출력을 상기 포트 식별 신호로서 발생하는 디코더를 구비하는 다중 포트 제어시스템의 제어 데이터 수신장치.