JPS58500428A - 信号同期システム - Google Patents

Abstract

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Description

【発明の詳細な説明】 信号同期システム 本発明は、概括的には信号同期システムに関するものであり、具体的には、時間 サンプル並びに入力信号と基準信号間の非類似度の関数として所定の調整が行な われる信号同期システムに関するものである。

２先行技術の説明 アナログ信号用の信号同期システムは当該技術分野で良く知られているが、最も 良く知られているものは無線受信機用の同調周波数を制御するためのものであろ う。電圧制御発振回路（ＶＣＯ）を備えた位相ロックループ回路（ＰＬＬ　）は 、通常、マスター発振器との周波数比較を行なう。このｖＣＯ周波数のすべての ドリフトが位相比較回路で検出され、その結果の誤差電圧がＶＣＯに調整用信号 を供給し、その周波数を補正する。

この誤差信号の値は両信号間の位相差に比例し、これによって同期が保持される 。

ディジタル形式の情報を含む入力信号の処理に使用されている従来のＰＬＬには 椎々のものがある。この種システムにおいては、ディジタル情報を正確にデプー ドするため、ローカルタロツクを外部のシステムクロックに同期させることが通 常要請される。この種システムは無線受信機の同調制御回路のｖＣＯｔ−ローカ ルクロックで置換え、かつ位相調整回路で発振周波数を変化させる代りにローカ ルタロツクが入力信号との時間的周期１に確立するように調整されるという点に おいて、無線受信機の同調制御回路に類似している。

第１図のブロック図に示すように、データ入力線が位相検波回路に供給され、こ の位相検波回路はローカルクロックと入力データ信号間の位相差を検出する。

この種ＰＬＬシステムは、誤差信号の結果を修正してシステムに応じた所定の関 数関係を実現するための伝達関数回路を備える場合もある。この伝達関数回路は 、しばしば重み付は回路として設計され、またいくつかの遅延回路を備える。こ の修正された関数はサンプル・ホールド回路に供給され、このすｉグル・ホール ド回路は特定期間だけシステムの調整を許容する。この修正された調整が位相調 整回路に供給されてローカルクロック信号のタイミングが変化せしめられるが、 この供給時点は、通常、別個のタイミング回路で決定される。この位相調整回路 は、位相検波回路に供給すべき再生クロック信号を発生する。

上記先行技術の回路に付随するいくつかの問題として、通常は２値形式をとるデ ジタル信号にベルの検出及び判別、信号中の雑音の影響、あるいは過去の調整の 累積効果等がある。ビット区間の始端と終端を検出することもまた困難な問題で あり、理想的なビット区間端だけで選択的に枠止できるように、サンプル・ホー ルド機能が備えられる。

他の形式の同期用ＰＬＬは、ビット区間端の検出に微分方式を採用している。通 常、その種のシステムは、十分な長さの０，１値号パターンを検出してビット区 間端を識別すると共に、入力ピット端シーケンスに対するローカルタロツクの同 期を達成している。このビット区間端（エッヂ）検出同期方式の難点は、０，１ の同期ビットパターンが往々にして入力信号と紛られしいため、同期を確立する には明瞭かつ均一な十分多数のエッヂが必要となることであり；この微妙な同期 ビットパターンの受信時の雑音によって同期化が阻害されたり：ローカルクロツ クの単なるドリフトによって同期が消失したりする。

連続０，１シーケンスの期間内に同期が確立されない場合や後発的に同期が消失 した場合には再生°回路によって機能を保つようなある糧の先行技術は、通常は 放送システムクロックとの位相同期に基づくスレーブクロックとして動作するが 同期消失時にはマスタークロックとしても動作するローカルクロックを備えてい る。このようなシステムに付随する主要な問題点は、同期形式で放送されるディ ジタル情報に対しては、ローカルクロックが真にシステムクロックに同期してお り、かつ時間と共にドリフトせずしかも同期消失期間が極めて短かい場合に限り 、ローカルクロックがマスタークロックとして動作する利点を生じ得るといりこ 本発明の１つの目的は、改良された信号同期システムを提供することにある。

本発明の他の目的は、時間及び信号相互間の非類似度の双方の関数として調整を 行なう信号同期システムを提供することにある。

本発明の更に他の目的は、過去の調整の累積効果に応じて同期化達成時点を調整 する信号同期システムを提供することにある。

本発明の要旨の信号同期システムは、出力信号を発生するローカル信号手段、第 １．第２の信号を受け該第１．第２の信号間の非類似度に関連した制御信号を発 生するパターンアナライザ手段を備えている。正規のタイミング信号を発生する タイミング手段並びに該タイミング手段に結合され、パターンアナライザ手段か らの制御信号及びタイミング手段からのタイミング信号の双方に応答して、これ ら制御信号とタイミング信号の予め選定された特性の関数としてローカル信号手 段の出力信号の発生時点を調整する調整手段も備えられる。更に具体的には、本 発明のディジタル同期システムは、予測ビット区間内にいくつかのデータサンプ ルが得られる程度十分な頻度で連続的なサンプリングを行なうものである。これ ら各サンプルは処理された後、サンプリングされた入力ディジタル信号のシーケ ンスと所定の基準ピットシーケンス中に含まれる情報相互の偏差を決定するシー ケンス相関回路の出力と結合される。このサンプリング・クロックシステムの調 整は、既知のピットシーケンス及び受信されたピットシーケンス間の偏差の値の 情報並びにこの情報が得られたサンプリング時点に基づいて行なわれる。これら 偏差の値とサンプリング時点の双方は、独立変数を構成する。これら２個の独立 変数によってメモリがアクセスされ、サンプリングクロックの同期を達成するた めの所定の補正がなされる。このようにしてなされるべき補正は、調整に関する 最近の履歴の累積効果に依存せしめられる。本装置の同期機能は、予測ビット区 間の中心に＃１ぼ対応するサンプリング区間の中心においてピットシーケンス誤 りが最小になるように、究極的には、サンプリング・クロックを調整することに よシ達成される。

図面の簡単な説明 本発明の新規な特徴は添付した請求の範囲に詳述されている。しかし、′本発明 自体は、以下の図面を参照して行なう以下の説明によシ、その他の目的や利点と 共に最も良く理解されよう。

第１図は、先行技術の同期システムの機能ブロック図である。

第２Ａ図は、本発明の好適実施例の同期システムの機能ブロック図である。

第２Ｂ図は、本発明の好適実施例の更に詳細な機能ブロック図である。

第３Ａ図と第３Ｂ図は、第２Ｂ図の同期装置の詳細な電気回路である。

第４図は、本発明の信号相関回路の他の実施例の機能ブロック図である。

第５図は、本発明の他の実施例用のファームウェア・プログラムを内蔵するマイ クロコンピュータのブロック図である。

第６図は、本発明の他の実施例についてのディジタル信号フォーマットのダイヤ グラムである。

第７Ａ図と第７Ｂ図は、本発明の他の実施例についての全ファームウェア・プロ グラムの連続シタフローチャートである。

第８図は、本発明の他の実施例についての同期サブプログラムの詳細なフローチ ャートである。

好適実施例の説明 さて、詳細には、図面を参照すれば、第２Ａ図は、本発明の一好適実施例の同期 システムの機能ブロック図を示している。

パターンアナライザ加は、信号１、信号２と表示された２個の入力信号を受ける 。このパターンアナライザ加の機能は、信号ｌと信号２の信号パターンを比較し 、これら２個の入力信号間の計測された差異ないしは非類似度に関連した制御信 号を発生することにある。

タイミング手段ｎは、正規のタイミング信号を発生する。調整手段２４ハロ一カ ル信号手段加に結合されており、パターンアナライザ加からの制御信号を受ける と共に、タイミング手段ｎで発生されたタイミング信号を受ける。この調整手段 スは、制御信号とタイミング信号の関数である調整信号を発生する。ローカル信 号手段瀝は、調整手段スからの調整信号によって調整された出力信号を発生する 。

信号１と信号２がパターンアナライザ美に供給されると、制御信号が発生される 。この制御信号は、タイミング手段ｎのタイミング信号と共に２個の独立変数を 構成し、これらは調整手段スに供給され、ローカル信号手段届に供給されるべき 調整信号の特性を定める。

調整手段スの出力信号は、２個の独立変数としての容入力信号の関数である。ロ ーカル信号手段器は、調整手段スの出力信号によって時間的な調整がなされた出 力信号は、時間の関数として、調整手段ムによって制御される。従って、信号１ 及び信号２間の偏差並びに独立パラメータである時間の関数として、ローカル信 号手段薦の出力信号のタイミングに対し同期が図られる。このように、出力信号 は適宜食道められたり遅延された９する。

第２Ｂ図は、デスクリート動作の好適実施例の同期システムの詳細ブロック図で あり、本好適実施例を更に詳細に例示するため、更に変形されている。受信回路 刃は、入力信号を受ける。この受信回路罪はハードワイヤ接続でもよいし、伝送 情報を検波する通信用受信機であってもよい。この受信回路（９）はパターンア ナライザ美に対応する相関パターン照合回路支に接続されているが、この相関パ ターン照合回路！に供給される信号状、好適には２値デイジタルパターンである 。

この相関パターン照合回路！への第２の信号入力が図示されていないが、これは 、パターンが所定の信号であるためこれと相関を取るべき第２の信号をパターン 照合回路！の内部に備える方が便利なためである。この相関パターン照合回路！ の出力信号は、アドレッサブルメモリ調に比較回路あに供給される。上記出力信 号は、入力信号パターンと内部で蓄積ないし発生された所定の信号パターンとの 偏差ないし非類似度の測度である。この偏差は、２値シーケンス間の偏差の場合 には不連続的な値となろうし、２個の一般化された信号パターンについては連続 的に変化する偏差信号となろう。

比較回路あけ基準値信号を受け、これに基づき相関パターン照合回路βからの偏 差ないし非類似度の大きさを評価する。既知パターンからの偏差量が基準値以下 である場合の比較回路あの出力は、照合一致検出信号と表示されておシ、これは アンドゲート羽に供給される。このアンドゲートあは、外部クロックから調整イ ネーブル信号を受ける。このアンドゲートあの出力は、終局的には調整の更新を 許容し、外部クロックで定められる所定時点における同期を達成させる。外部ク ロックという用語を用いたのは、このクロック動作をタイミング手段ｎの同様の 動作と区別するためにすぎない。アンドゲートあの出力端子は、可変移相クロッ ク荀とＮ−状態カウンタ４２のクリア端子に接続されている。Ｎ−状態カウンタ ４２の第１の出力端子は、アドレッサブルメモリアに接続されている。このアド レッサブルメモＩ）　３４の出力端子社、可変位相クロック切に接続されている 。この可変位相クロック４ｏの出方はサンプリング・クロック信号と表示されて おり、この出力はＮ−状態カウンタ乾の第２の入力端子と相関パターン照合回路 ！の第２の入力端子に供給される。Ｎ−状態カウンタ４２の第２の出力端子は再 生りａツクと表示されておシ、これは予測ビット区間端に対応している。

受信回路（至）に信号が受信されると、この信号は相関パターン照合回路３２に 供給され、ここで内部に蓄積ないし発生された所定パターンとの相関がとられる 。この相関パターン照合回路３２の出力は、受信回路父で検出された入力信号と 所定の信号パターンとの偏差ないし非類似度の測度信号である。この出力信号は アドレッサブルメモＩＪ　３４に供給され、特定の関数関係で規定される対応の 調整信号を部分的に表示する一万の独立変数を与える。この好適実施例の場合、 説明の便宜上、受信パターンとして２値化号パターンを用い、これに対応して相 関用の所定パターンについても２値シーケンスを用いる。従って、相関パターン アナライザ３２からの出力は不連続値であシ、これはアドレッサブルメモリあの ロケーションをアドレススル。

同様に、Ｎ−状態カウンタ４２はタイミング手段ｎに対応しており、また説明の 便宜上、その不連続的なタイミング信号ないし時刻の関数項七カウンタのカウン ト状態に対応させる。Ｎ−状態カウンタ４２の出力は、調整手段に供給されて関 数関係を定める第２の独立変数である。この場合、不連続的なタイミング信号は 、関数的に関連した調整信号の値に対応するアドレッサブルメモリ３４のアドレ スロケーション範囲を特定する。

Ｎ−状態カウンタＣの出力はメモリ菖に接続され、制御信号と共に、アドレッサ ブルメモリ３４Ｆ３の一義的なアドレスロケーションを表示する。アドレッサブ ルメモリアの種々のロケーションに蓄積された情報は、Ｎ−状態カウンタ４２の 信号と相関パターン照合回路部の出力信号の各種の組合せだけによってアクセス される。

このアドレッサブルメモＩＪ　３４に蓄積された情報は大きさと方向をもった不 連続的な補正量から成っており、これは可変位相クロック切に供給される。デス クリート・システムとして例示したが、タイミング信号と非類似度信号を独立変 数に用いて任意の関数関係を定め得ることも明らかであろう。

比較回路あの出力信号は、十分な相関が得られパターン間の照合一致が検出され た旨を表示する。これには、既知パターンからの偏差の検出値が人である場合に 、同期化のため十分であると考えられる所定値Ｂが必要である。この値Ｂは許容 最大偏差である。このように、ＡがＢ以下である限り、十分な相関が検出された 旨の信号が発生される。これは通常の相関の概念と一致する。

この照合一致検出信号をアンドゲート羽の入力端子において適宜な時刻信号と結 合し、更新信号を発生させるのが好適である。この更新信号は可変位相クロック ４０を駆動し、アドレッサブルメモリあに蓄積されている補正因子によってサン プリングクロック信号のタイミングを変更せしめることによりこれを補正する。

この更新信号はＮ−状態カウンタ４２にも結合されてこれをクリアし、そのカウ ント動作を再開させる。後に詳述するように、このＮ−状態カウンタ４２の種々 の状態は、このＮ−状態カウンタに供給されてその開状態を駆動するサンプリン グクロックによって分割された予測ビット区間の有限の時間間隔に対応する。

これら独立変数の組合せについては他に適宜な方法も多数あるが、可変位相クロ ックへの補正が入力信号と既知パターン間の偏差ないし非類似度の検出値並びに この差異の検出時点の両者の関数である点では共通している。このように、可変 位相クロックになされる補正は、予測区間内のサンプリング時点並びに入力信号 と既知信号のサンプリングされた偏差量という２個の独立変数の関数である。

第３Ａ図と第３Ｂ図を組合せたものは、第２Ｂ図の同期システムの第１の実施例 の詳細な電気回路図である。並列出力端子を有する５個の縦列接続８ビツトシリ アル・シフトレジスタ（資）、　５２　、５４　、５６及び団の谷クロック入力 端子に、サンプリングクロック信号が供給される。同期用サンプリングされた受 信信号パターンから成るデータ入力信号が、シリアル・シフトレジスタ力のデー タ入力端子に供給される。５個のシリアル・シフトレジスタの各々は、８個の出 力ＡＯ乃至Ａｙ　’に有している。これらシリアル・シフトレジスタの縦列接続 は、レジスタ（資）の出力端子Ａ、をシリアル・レジスタ５２のデータ入力端子 に接続することによって達成される。同様に、レジスタ５２の出力端子Ａ、はレ ジスタ９のデータ入力端子に接続され：レジスタ（の出力端子Ａ。

はレジスタＩのデータ入力端子に接続され：レジスタＩの出力端子Ａ丁はレジス タ簡のデータ入力端子に接続されている。

各レジスタ（資）、　５２　、５４　、５６及び昭の端子Ａ、乃至Ａ７は、それ ぞれプログラマブル・リードオンリー・メモリ（ＰＲＯＭ）　６０．６２．６４ ．６６及び困の入力端子に接続されている。ＦＲＯＭ　６０　、６２　、６４　 、６６及び錦の各々は、出力端子０．乃至０８′ｔ−有する。ＦＲＯＭ　６０と ６２の出力端子Ｏｏ乃至Ｏｓは、２値加算回路７０の入力端子に接続されている 。同様に、ＦＲＯＭ６４と□□□の出力端子０゜乃至Ｏａは、２値加算回路７２ の出力端子に接続されている。２値加算回路７０と７２の各々は、接地されたク ロック入力端子ＩＮと４個の出力端子Σ０乃至Σｓｋ有する。これら２値加算回 路７０と７２の出力端子は第３の２値加算回路７４の対応の８個の入力端子に接 続され、この第３の２値加算回路のクロック入力端子ＩＮは接地されている。

２値加算回路７０のＯＴ端子は、アンドゲート７６の第１の入力端子と排他的論 理和ゲート７８の第１の入力端子に接続されている。２値加算回路７２のＯＴ出 力端子は、アンドゲート７６の第２の入力端子と排他的論理和ゲート７８の第２ の入力端子に接続されている。２値加算回路７４のΣ。乃至Σ、出力端子は、２ 値加算回路（資）の最初の４個の入力端子に接続されている。この２値加算回路 の残シの４個の入力端子には、ＦＲＯＭ６８の出力端子０゜乃至Ｏｓが接続され ている。２値加算回路（資）のクロック入力端子は接地されている。この２値加 算回路（資）のＯＴ出力端子は、　２値加算回路８２のクロック入力端子ＩＮに 接続されている。２値加算回路７４の０７端子は、２値加算回路８２の第１の入 力端子に接続されている。

この２値加算回路８２０次の３個の入力端子は接地されている。この２値加算回 路８２の第５番目の入力端子には排他的論理和ゲート７８の出力端子が接続され ており、同じく第６番目の入力端子にはアンドゲート７６の出力端子が接続され ている。この２値加算回路の第７番目と第８番目の入力端子は接地されている。

２値加算回路（資）の４個の出力端子はＢ６乃至Ｂ８と表示されており、２値加 算回路８２の２個の端子Ｂ４とＢ５だけが図示されている。信号端子Ｂ、乃至Ｂ ５は、相関出力信号端子とも表示される。

概して、信号相関回路の機能は当該分野で良く知られている。通常ある種の比較 回路により入力信号と基準信号との比較がなされ、この比較出力が積算回路に供 給されて、一致又は不一致数の積算が行なわれる。

例えば、米国特許第４，０３２，８８５号は上述のような方法で動作する先行技 術のディジタル比較回路を開示している。本発明の好適実施例においては、基準 信号との比較動作を個別に行なうことなく、入力データを縦列的ニ蓄積するシリ アルビットレジスタの出力によっていくつかのＦＲＯＭのうちの１つのメモリロ ケーションを直接的にアドレスせしめる利点がある。このロケーションの情報は 、不一致比較結果の正確な値となっている。

要約すれば、本好適実施例の相関回路の動作は次のようなものである。データ入 力信号が縦列構成の８ビツト・シフトレジスタ中の第１のレジスタに供給され、 これによって受信信号のサンプルについて測定された信号レベルがサンプリング クロック信号と共に第１のレジスタ内にクロッキングされる。このシステムの初 期動作において、入力データは左方から右方に順次シフトされ、すべてのレジス タにサンプリング情報が格納される。この時点において、複数レジスタ内に連続 した４０ピツトが格納されるが、好適には各８ビツトの受信入力情報から成る５ 個のサンプルを表示する。このように、縦列レジスタ５０　、５２　、５４　、 ５６及び簡によって、８ビツトの符号化パターンの格納と予測ビット区間に対す る５個のサンプルのサンプリングを行なう。

相関用のパターンを更に長くし又は予測ビット区間当シのサンプル数を増すため 、レジスタを追加してもよいことは当業者にとって自明であろう。

先行技術の相関回路の通常の動作においては、データを基準信号と比較して相関 をとるために、各シフトレジスタは谷サンプル値を順送シすると共に格納手段を 提供する。通常は、基準信号と入力データ信号が一連のディジタルビット比較回 路に供給され、サンプルと予測値が一致する場合には出力信号が発生される。

これらの出力信号は加算され、信号相関回路における比較一枚数が検出される。

第一の実施例においては、サンプルされた入力データでＰＲＯＭ内のロケーショ ンを直接的にアドレスせしめ、このアドレス可能なロケーションに格納された情 報値によって正確な相関数を決定させるのが好適である。次にこの情報は加算回 路に供給されて相関が検出される。再度説明の便宜上、入力ディジタル信号パタ ーンが２値の１，０であり、これと相関がとられるパターンも最小限８ビツトに わたって繰返えされる一連の１．０パターンであるとする。従って、レジスタ犯 。

５２　、５４　、５６及び団は、０，１ビツト列に対応した種々のサンプリング 情報を格納することになる。例えば、シリアルレジスタ犯は、完全な格納が行な われると最初の５個の位置に５個のＯｔ″格納し、これに３個の０が後続する。

これに対応して、シリアルレジスタ５２は、２個の０．５個の１及び後続の０を 格納する。シリアルレジスタ馴は、４個の０と４個の１を格納する。シリアルレ ジスタ謁は、１個の１．５個のＯ及び２個の１を格納する。シリアルレジスタ郭 は、３個の１と後続の５個の０を格納する。このように、各シリアルレジスタの 出力Ａ、乃至Ａ７は、予測ビット区間当り５個の割合でサンプリングされた検波 １．０人力信号パターンに対応する。

従って、ＰＲＯＭ内の情報は、適切に配列されたシリアルレジスタ内の種々の縦 列位置に対する０と１の個数の単なる総和となっている。いくつかの異種パター ンが同一値を格納している異なるロケーションをアドレスし得ることは明らかで ある。これは、Ｎ１とＮ２が同一であるような対象Ｎの入替え数の解析上の問題 である。この場合、パターン中の１と０の数が類似度となる。−例として、シリ アルレジスタ鋤の最初の５段と対応の出力Ａｏ乃至Ａ４を考えよう。出力線ＡＯ 乃至Ａ４から得られるパターンの各種の組合せは以下のとおりである。第１に、 ５個の１が考えられるがこの組合せは一義的であシ；第２に、４個の１と１個の ０がありこれについて拡５通９の組合せが存在し：第３に、３個の１と２個の０ がありこれについてはＷ通りの組合せが存在し；第４に、２個の１と３個の０が ちやこれについては１０通りの組合せが存在し；第５に、１個の１と４個の０が ありこれについては５通りの組合せが存在し；最後にすべてが０となる場合があ りこの組合せも一義的である。従って、シリアルレジスタ５２の最初の５ビツト について、諺通りの０，１パターンの組合せが存在するがこれらパターンの各々 はＦＲＯＭ　６０Ｆ３の異なるアドレス可能なロケーションを構成する。しかし ながら、入力０．１パターンによってアドレスされるロケーションに蓄積されて いる情報の種類はかなり少ない。すなわち、入力信号パターンが多種のロケーシ ョンをアドレスするものの、これらのロケーションに蓄積されている正確な信号 レベル数はかなシ少ない。Ａ、乃至Ａ４についての所望パターンはオール１であ るから、検出されたパターン中の０の計数値は非類似度の大きさを与える。この 情報を変形して適当な関数的重み付けを行なうこともできる。

シリアルレジスタ（資）の解析の続行に当たっては、残ジ３ビットについても同 様に扱うことができる。残り３ビツトに対する解析を繰返えすと、オール１０組 合せは一義的であり、１個の１と２個の０については３通りの組合せがあり、同 様に２個の１と１個の０については３通りの組合せかあシ、最後にオール０は一 義的な組合せを与える。結局、８通りの組合せがある。

このアドレス動作のためのメモリの大きさは、５ビツトと３ビツトのパターンの 各々に対する組合せ数、すなわち！と８の積であり、２５６個のアドレス可能な ロケーションを必要とする。従ってメモリは、好適には２５６個のアドレス可能 なロケーションを有し、４！ｒロケーシヨンは４ビツトの情報が格納される。

残りのレジスタについての解析も全く同様であり、検出されたサンプル値の種々 の組合せによって、検出されたピットの組合せについての正確な値を格納するロ ケーションがアドレスされる。各２値加算回路は好適には４ビツト形式であり、 これらはＦＲＯＭ　６０　、６２　。

例、６６及び砺からのすべての出力情報に接続されている。構成は、標準の高速 キャリ動作の４ビツト・フルアダーとなっている。この構成によって、最大２５ ６の計数非類似度を有する相関出力数の発生が可能となる。

この実施例においては、予測ビット区間当り５個の８ビツトサンプルについて最 悪値は旬であるが、後に詳述するように、相関基準値のため、そのような値にな ることはない。

さらに、この相関回路の実現に当っては、標準の集積回路を用いるのが好適であ った。具体的には、８ビット並列出カシリアル・シフトレジスタ５Ｎ７４１６４ が好適であり、そのビン１は入力端子となシ、ビン８はりａツク端子となり、ピ ｙ３．４＋５＋６．ＩＬＩＬ１２及び１３はそれぞれ出力端子ＡＯ乃至Ａ７とな る。同様に、ＰＲＯＭω、　６２　、６４　、６６及び錫として、タイプ５Ｎ７ ４２８７の３状態出力を有する１０２４ビツトＦＲＯＭ？用いるのが好適であっ た。この場合、ビン５，６，７，４．３，２．１及び１５社入力端子となシ：ビ ン１２　、１１　、１０及び９はデータ出力端子となる。更に、２値加算回路７ ０　、７２　、７４　、８０及び羽として、高速キャリの４ビツト・フルアダー ＳＮ　７４２８３　ｅ使用するのが好適であった。これらフルアダーのビン５， ３゜１４及び１２並びに６　、２　、１５及び１１は入力端子となる。出力端子 Σ０乃至Σ８は、ビン４．１．１３及び１０に対応する。

２値加算回路が接地される場合を除き、ＯＴ端子はビン７に対応し、ＩＮ端子は ビン９に対応する。フルアダー８２の場合、図中の出力端子Ｂ４とＢ、だけが使 用されており、これらはビン４と１に対応する。加算回路羽のＩＮ端子はビン９ に対応し、加算回路（資）のＯＴ端子に一合されている。加算回路８２の３個の データ入力端子のそれぞれはビン５，６及び２に対応し、ビン３，１４，１２゜ １５及び１１は接地されている。

高速キャリの４ビツト・フルアダーの構成は次のようになっている。加算と桁上 げ操作が全て実行され、この相関回路の出力Ｂ、乃至ＢＳは、入力しサンプリン グされた信号と所定の信号パターン（この場合説明の便宜上、予測ビット区間当 り５個のサンプル速度でサンプリングされた０、１シーケンス）相互間の相関度 を表示する。

第２Ｂ図の相関パターン照合回路諺に対応する詳細回路を第３Ａ図に示したが、 この第２Ｂ図の機能ブロックで示された当該装置の残りの部分の詳細な回路図を 第３Ｂ図に示す。相関回路の出力信号Ｂ、乃至Ｂ、は、４ビツトの大小比較回路 頭の入力端子に供給される。

相関回路の出力信号Ｂ４とＢ、は、第２の４ビツト・大小比較回路９２の最初の ２個の端子に供給される。この４ビツト・大小比較回路９２の残りの２個の入力 端子は接地されている。２値化号Ｃｏ乃至Ｃ８は大小比較回路（イ）の第２の入 力端子の組に供給され、２値化号Ｃ４とＣ５は大小比較回路９２の第２の入力端 子の組の最初の２個に供給される。大小比較回路党の第２の入力端子の組の残り の２個は接地されている。

２値化号Ｃｏ乃至Ｃ５は、検出相関値の許容値を定める基準値信号である。同期 用に８ビツトの０，１個号と共にビット当り５個のサンプルが用いられる例にお いては、ビットサンプルと対応の予測ビットパターン間の非類似比較結果は、好 適には４ないしこれ以下である。このように、−例としては、ｃｏ乃至Ｃ５１値 ４の２値打号化信号とすることができる。

大小比較回路（イ）と９２は、第２Ｂ図の比較回路あとの対応を明確にするため 、破線で囲んで示されている。

大小比較回路（イ）の入力端子〉、＝及びくは、いずれも接地されている。この 大小比較回路（１）の出力端子〉、＝及びくは、それぞれ大小比較回路凭の入力 端子〉、＝及びくに接続されている。大小比較回路９２の出力端子くと＝は、そ れぞれオアゲート９３の第１．第２の入力端子に接続され、このゲートの出力端 子はナントゲート９４の第１の入力端子として接続されている。オアゲート９３ の出力は、照合一致検出と表示されている。

ナントゲート９４の第２の入力調整イネーブルは、第２Ｂ図の示した調整イネー ブル信号と類似のものであり、当該システムのこの部分のタイミング機能の外部 のクロックから供給される。

、種々の４ビツト大小比較回路が適用できるが、４ビツト大小比較回路５Ｎ７４ ＬＳ８５なるＩＣ装置が好適であり、この場合信号ＢＯ乃至Ｂ８が供給される入 力端子はビン１０　、１２　、１３及び１５に対応し；一方、信号ＣＯ乃至Ｃ８ が供給される入力端子ＣＯ乃至Ｃ８はビン９　、１１　、１４及び１に対応する 。入力端子く、＝及び〉はビン２，３及び４に対応し、一方出力端子く、＝及び 〉はビン７．６及び５に対応する。

同様に、大小比較回路９２についても、信号Ｂ４と８５が供給される入力端子は ビン１０とじに対応し、ビン１３と１５は接地されてお夛：信号Ｃ４とＣ５が供 給される入力端子はビン９と１１に対応し、ビンｌは接地されている。出力端子 〈と−はビン７と６に対応している。

再び第３８ｒｇＪ、’！ｉ参照すれば、アントゲ−）９４の出力端子はＤ型フリ ップ７０ツブ絽のセット端子に接続されている。このＤ型フリップ７０ツブ９８ のＤ端子は接地されている。このフリップフロップ娼のＱ出力端子は、オアゲー ト１００の第１の入力端子に接続されている。このオアゲー）　１００の出力端 子は、同期４ビツト・カウンタ１０２のクリア端子に接続されて′いる。カウン タ１０２のＥｎａｂｌｅ　ＰＸＥｎａｂｌｅ　Ｔ及びＬＩＪ端子に正電圧が供給 されている。フリップフロップ９８とカウンタ１０２は、第２Ｂ図のＮ−状態カ ウンタとの対応を明確にするため、破線で囲んで示している。カウンタ１０２の 端子ＱＡは、ラッチ１０３の第１の入力端子Ｄ１に接続されると共に、インバー タ１０６　’ｉ介してナントゲート１０８の第１の入力端子に接続されている。

カウンタ１０２の出力端子ＱＢは、ラッチ１０３の第２の入力端子Ｄ２に接続さ れると共に、インバータ１１０　ｉ介してアンドゲート１０８の第２の入力端子 に接続されている。カウンタ１０２の出力端子Ｑｃは、ラッチ１０３の第３の入 力端子Ｄ３に接続されると共に、インバータ１１２　’ｉｉ−介してアンドゲー ト１０８の第３の入力端子に接続されている。カウンタ１０２の出力端子Ｑｃも 、オアゲート１００の第２の入力端子に接続されている。ラッチ１０３の出力端 子ＲＡ　＋　ＲＢ及びｇｃは、それぞれＦＲＯＭ　１０４の最初の３個の入力端 子に接続されている。ナントゲート９４の出力端子は、インバータ１０５を弁し て、ラッチ１０３のイネーブル入力端子ＥｌとＥ２に接続されている。アンドゲ ート１０８の出力はビット端に対応する再生クロック信号であり、またナントゲ ート９４が第２Ｂ図のアンドゲート胡に対応することが明らかである。

相関回路の出力端子Ｂｏ乃至Ｂ４は、ＦＲＯＭ　１０４の残り５個の入力端子に 接続されている。この好適実施例においては出力端子Ｂ５が使用されていないが 、これは１サンプリング動作あたりの比較範囲が５ビツトであるからであり、こ のため使用メモリが小形になる。しかしながら、８ビツトのシリアル・シフトレ ジスタの構成に由来する相関値の範囲を修正することにより、追加の情報を用い てより大容量のメモＩＪ　ｔアドレスすることができる。

ＦＲＯＭ　１０４は、２５６×８ビツトのアドレッサブルメモリであってもよい 。典型的には、そのようなメモリは、５１２×８ビツトの３段出力ＦＲＯＭであ るＭＣＭ７６４１と称するＩＣで構成できよう。　１ビット当り５個のサンプル と８ビツトのシリアルレジスタの例では２５６×４ビツトのメモリが適している ことを想起されたい。

この場合、ＭＣＭ７６４１は、上記条件下での通常の動作には使用されない余分 な容量を持つことになる。しかしながら、上述のアドレス動作が完全に適用され る。カウンタ１０２の出力信号はＦＲＯＭ　１０４のアドレスの一部を形成し、 相関回路の出力Ｂｏ乃至Ｂ４と共にＦＲＯＭ１０４内のアドレスを完全に特定す る。ラッチ１０３は、カウンタ１０２内の情報がＦＲＯＭ　１０４のアドレス用 として保持されることを保証する。ラッチ１０３は、イネーブル入力端子Ｅ１と Ｆ２の双方が０になると、データ入力レベルと同一のレベルを出力する。これら イネーブル入力レベルの双方が１であると、出力レベルＲＡ　ｒ　ＲＢ及びＲｃ はイネーブル入力が０から１に変化する前に入力端子り、、Ｄ、及びＤ３に設定 された直前のレベルとなる。

このように、ナントゲート９４の出力がラッチ動作に寄与する。ＦＲＯＭ　１０ ４の特定のロケーションの内容は、同期を達成するための関数的に関連した調整 信号を与える。２個の独立な変数によって、具体的にはラッチ１０３　’ｉ介す るカウンタ１０２の時間変数出力と非類似度の変数の値ＢＯ乃至Ｂ４によって、 ＦＲＯＭ　１０４がこれら時間と非類似度の値の入力条件に対する適正な補正量 と方向に関し必要なすべての関数関係を与えるように、ＦＲＯＭ　１０４　’ｉ プログラムすることができる。

ＦＲＯＭ　１０４の最初の４個の出力端子Ｍ、乃至Ｍ８は同期カウンタ１１４の 入力端子に接続され、残りの４個の出力Ｍ４乃至Ｍ７は同期カウンタ１１６の各 入力端子に接続されている。アンドゲート％の出力端子は、各回期カウンタ１１ ４と１１６のロード端子ＬＤに接続されている。

同期カウンタ１１４のイネーブル端子ＥＴとＥＰには正電圧Ｖが供給されている 。カウンタ１１４のキャリアウド端子ＴＣは、カウンタ１１６のイネーブル端子 ＥＴとＥＰに接続されている。サンプリングクロック速度の最少限３２倍で動作 する高速りαツクが、カウンタ１１４と１１６の双方の入力端子に供給される。

この高速クロックは、アンドゲート９４にイネーブル信号を供給する調整イネー ブル源と同一のものからも得られよう。適宜な方法で信号をカウントした夛分局 したシする種々のクロックタイミング手段を包含せしめ得ることは、当該技術分 野で周知である。カウンタ１１４と１１６は、第２Ｂ図の可変位相クロック４０ との対応を明確にするため、破線で囲って示されている。これらのカウンタに適 宜な論理ゲートを追加することにより、これらのカウンタにラッチング特性が付 与される。

同期カウンタ１１４の出力端子Ｆ１．　Ｆ２．　Ｆｓ及びＦ４Ｖｉ、、それぞれ ナントゲート１１８とオアゲー）　１２０の第１゜第２．第３及び第４の出力端 子に接続されている。同期カウンタ１１６の出力端子Ｆ５は、ナントゲート１１ ８とオアゲート１２０の第５の入力端子に接続されている。

出力端子Ｆ６は、オアゲート１２０の第６の入力端子に接続されると共に、イン バータ１２２を介してナントゲート１１８の第６の入力端子に接続されている。

出力端子ＦＴは、オアゲート１２０の第７の入力端子に接続されると共に、イン バータ１２４ヲ介してナントゲート１１８の第７の入力端子に接続されている。

出力端子Ｆ８は、オアゲート１２０の第８の入力端子に接続されると共に、イン バータ１２６を介してナントゲート１１８の第８の入力端子に結合されている。

ナントゲート１１８の出力端子は、同期カウンタ１１４と１１６の双方のクリア 端子に接続されている。オアゲート１２０の出力端子は、同期カウンタ１０２の クロック端子とデータ・フリップ７０ツブ９８のクロック端子に接続されている 。オアゲート１２０の出力端子の信号は、サンプリングクロック信号と表示され ている。

同期ガウンタ１１４と１１６の機能は次のようなものである。高速りａツク１１ ７は、当該システムの通常のサンプリング速度のβ倍で動作する。前述のように 、便宜上ビット当り５個のサンプルで当該システムヲ説明するが、実際の動作周 波数は情報の受信ビット速度で決定される。同期カウンタ１１４と１１６は、両 者の組合せの下に、最大２５６状態までのカウンタユニットを形成する。カウン タ１１４単独では通常０乃至１５で表示される１６状態をカウントアツプし、桁 上げがなされるカウンタ１１６も１６状態を有しており、全体の組合せで２５６ 状態を与える。動作においては、高速クロック１１７がカウントされるべきタイ ミング信号を発生する。カウンタ１１４と１１６に関する論理接続から明らかな ように、状態３１から０への変化時にクリア端子が駆動される。

時間の調整に関しては、ＦＲＯＭ　１０４の出力が同期カウンタ１１４と１１６ に供給され、種々の状態を発生せしめる。例えば、Ｕ状態だけ七カウントしよう とする場合にはプリセット状態として２５６マイナス２４１に設置すればよく、 これによって為状態がカウントされたのち第８番目の高速クロック時点で０状態 への変化が行なわれる。状態２５５から０への変化時に、サンプリングクロック 信号が発生される。このサンプリンブクミツク信号値サンプリング間隔の１／３ ２であり、回路はパルスの立上り端に応答する。明らかに、種々のプリセット状 態を入力して、所定の入力状態からサンプリングクロック信号を発生せしめる０ 状態への変化までの種種の時間を設定することによシ、通常のタイミング信号を 進めることも遅延させることもできる。

ＦＲＯＭ　１０４に格納されている情報は、独立変数としての時間と非類似度の 組合せに関する所望の関数関係の所定の情報である。例えば、時間だけの関数と しての補正を望む場合には誤差量と無関係の入力情報′ｔ−Ｐ−ＲＯＭ１０４に 格納しておけばよく、検出された非類似度だけの関数としての補正を望む場合に は、そのような情報をＦＲＯＭ　１０４の種々のロケーションに格納しておけば よい。ＰＲＯＭ　Ｆ３に格納されている特定の情報を選択することは、この選択 が、調整値をアクセスするための時間と非類似度双方の独立変数の組合せである という事実を除き、互いに無関係である。

同期カウンタ１０２　、１０４及び１１６としては任意のカウンタを使用できる が、５Ｎ５４ＬＳ　１６３型のものを用いると好適である。このカウンタでは、 入力端子はビン３．４．５及び６に対応し、ＬＤ端子はビン９に対応し、Ｆ、Ｔ 端子、ＥＰ端子はビン１０．７に対応し、クリア端子扛ビン１に対応し、りａツ ク端子はビン２に対応し、ＴＯないしリップルキャリイ端子はビン１５に対応し 、出力端子Ｆｌ乃至Ｆ４はビン１４　、１３　、１２及び１１に対応する。

同期カウンタ１１６についても、同一の対応関係が保たれる。カウンタ１０２に ついては、入力端子は使用されておらず、３個の出力ビンだけが必要とされる。

出力端子ＱＡ　＊　ＱＢ及びＱｃは、それぞれビン１４　、１３及び［に対応し ている。データ・フリップフロップ９８は好適には５Ｎ５４ＬＳ７４の型式であ り、この場合端子Ｄ　、　ＣＫ及びＱはそれぞれビン２，３．５及び４に対応す る。適宜なラッチング回路を使用できるが、タイプ５Ｎ７４１１６を用いるのが 好適であり、この場合端子ＤＩ　、　０２　＋　ＤＢ　ｒＲＡ、ＲＢ　＋　Ｒ（ ｒ　Ｅｌ及びＥ、はそれぞれビン４．６，８゜５．７．９．２及び３に対応する 。

第３Ａ図に示した相関回路は、前述したように、入力し検出された信号と所定の 信号間の非類似度を表示する信号を発生する。第３Ｂ図の詳細回路の動作におい ては、相関回路の出力は、相関の許容限界を定める所定の基準値と比較される。

この許容限以内であることが検出されると、照合一致信号が駆動され、２値シー ケンス間の照合一致が検出されたことが表示される。

外部クロックからの調整イネーブル信号で表示されるシステム内の適正な時刻に おいて、データ・フリップフロップ悠が駆動され、カウンタ１０２がクリアされ る。

サンプリングクロック信号に応答してカウンタ１０２は５個の状態を繰返えすが 、これら各状態は予測ビット区間内のサンプリング時点の順序全表示する。サン プリングクロック信号が入力信号回路から次のサンプルを受信せしめることを想 起されたい。カウンタ１０２の出力信号は、相関回路の出力信号と組合せられて ＰＲ−ＯＭ　１０４をアドレスし、所定の補正を行なわせる。

１０４からの信号に応答して０状態達成の時点をプリセットする。クリアとサン プリングクロック信号に対する相対時点を定めるＯ状態間で通常の鵠状態の時間 が変化する。ＦＲＯＭ　１０４の出力の効果は、サンプリングクロック発生時点 を選択的に増減せしめることにある。

従って、サンプリングクロック信号の発生時点に関して同期化が行なわれ、相関 量の検出がなされる予測ビット区間内の連続的なサンプリング区間によって進相 又は遅相の双方が決定される。

種々の可変移相クロック調整方式が可能であるが、本好適実施例の方式において は、相関誤差量が許容最大限以下である限り、可変移相クロックに対し常時調整 が行なわれる。クロック位相の補正は、新たな補正が旧位相区間に対してではな く照合一致検出信号に対して行なわれる（表Ｉ参照）。ＦＲＯＭ　１０４に格納 すべき情報の一例として、関連の表を作成するのに使用すべき表Ｉｉ参照された い。

１０進表示　０１２３４ ０　．６０　．５３　．４７　．４１　．３５１　．６０　．５８　．５７　． ５６　．５５可変移相クロツクへの通常の信号は、次のビット区間の中心位置全 識別する信号である。先行のビット区間の最前のサンプル区間でなされた決定に 対しては、正しい調整は予測ビット区間の０．６０すなわち６０％である。表Ｉ は、ビット区間当シ５個のサンプルがあシ、かつ相関誤差に対する最大許容量が ４である場合についての対応の値を示している。

第４図は、第３Ａ図に示した相関回路の変形である相関回路３２の他の例の詳細 機能ブロック図を示している。第４図の構成による信号相関回路の利点は、これ がハードウェア的にもファームウェア的にも実現でき、またこの同期システムの 他の実施例の説明に対する導入部分を提供する点にある。第３Ｂ図と第４図の相 関回路の機能は同一であり、詳細なデータ処理路だけが変形されている。両回路 は入力データ列を取込み、サンプリングクロック信号を用いて相関をとる。両回 路は等価な相関出力信号を発生する。第４図の相関回路を、第３図示のハードウ ェアの残部と接続することもできる。これら回路間の主要な相違点は、第４図の 相関回路が複雑な信号解析を行なっており、また後述するようにファームウェア によって実現できること等のデータ処理上の利点をいくつか有していることであ る。

第４図の構成図において、信号入力線は５個のシリアル・シフトレジスタ１５０ 　、１５２　、１５４　、１５６及び１５８の入力端子に供給されている。各シ リアル・シフトレジスタは、選択的イネーブル端子ＳＥとクロック端子ＣＫを有 している。各シリアル・シフトレジスタの入力端子はＩＮと表示されており、出 力端子はＯＴと表示されている。各出力端子ＯＴは、信号線上に８１と表示され ているように８本の信号線を代表している。個々の信号線上に出力された信号は 、シリアル・シフトレジスタに格納された８ビツトのうちの１つに対応する。

レジスタ１５０　、１５２　、１５４　、１５６及び１５８の各出力端子ＯＴは 、マルチプレクサ１６０の対応の入力端子に接続されている。これら入力端子の 各々が実際には８個の入力端子を代表しており、従って入力端子の総数は４０で あることに留意されたい。このマルチプレクサの機能は、８本から成る５組の信 号線のいずれ全駆動するかを選択することにある。

ビット速度の５倍の速度で動作するクロック回路１６２は、５分周回路１６４に 信号を供給する。この５分周回路１６４の第１の出力端子は、各シリアル・シフ トレジスタ１５０　、１５２　、１５４　、１５６及び１５８のクロック端子に 接続されている。この５分周回路１６４の第１の出力端子は５−状態カウンタ１ ６６にも接続されており、このカウンタ１６６の２値打号化出力はデマルチプレ クサ１６８とマルチプレクサ１６０の選択端子にも供給されている。デマルチプ レクサ１６８の０．１．２．３及び４と表示された出力信号は上記シリアル・シ フトレジスタの選択的イネーブル端子に入力し、マルチプレクサ１６０の選択端 子へ入力信号に対する選択信号を与える。

マルチプレクサ１６０は、選択されたシリアル・シフトレジスタに格納された８ ビツトの情報を選択的に供給する。このマルチプレクサ社、５−状態カウンタ１ ６６から受けた２値打号化信号をデコードすることにより動作する。このマルチ プレクサ１６０の出力は、相関誤差信号表を格納しているＦＲＯＭ　１７０に供 給される。マルチプレクサ１６０の８１と表示された１本の出力信号線は、８ビ ツトの並列出力信号線がＦＲＯＭに接続されていることを表示している。マルチ プレクサ１６０からの８ビツト出力（選択されたシフトレジスタ内のピットシー ケンスに対応する）は、ＰＲＯＭ　１７０　ＰＩ３のローテーションをアドレス するのに用いられる。この動作はディジタルフィルタについての有限インパルス 応答補正処理に対応するものであるから、その意図するところについては後に詳 述する。

ＦＲＯＭ　１７０の出力は、５個のバッファレジスタ１７２゜１７４　、１７６ 　、１７８及び１８０の各入力端子に供給される。

各バッファレジスタは、選択入力端子とＦＲＯＭ　１７０の出力端子が並列接続 された入力端子を備えている。これらバッファレジスタ１７２　、１７４　、１ ７６　、１７８及び１８０への入力端子は、デマルチプレクサ１６８の出力０乃 至４によって選択的に駆動される。各バッファレジスタは、並列８ビツト入力、 ８ビツト出力の選択的駆動レジスタとして機能する。バッファレジスタ１７２　 、１７４゜１７６　、１７８及び１８０の出力端子は、それぞれマルチプレクサ １８２の入力端子０’、　ｌ’、　２’、　３’及び４′に接続されている。５ 分周カウンタ１６４の第２の出力端子が接続されたデマルチプレクサ１８４は５ 個の出力端子θ′。

１’、　２’、　３’及び４′を有しており、各出力端子はマルチプレクサ１８ ２に接続されている。デマルチプレクサ１８４は、バッファレジスタをアクセス するための選択的イネーブル速度のｂ倍の速度の信号を発生する。デマルチプレ クサ１８４は、各バッファレジスタから出力端子へ選択的に情報を伝達する。こ のように、サンプリング間隔に対応する各選択イネーブル信号の期間内に、５個 のバッファレジスタすべてに格納された情報がマルチプレクサ１８２を経て伝達 される。

マルチプレクサ１８２の１本の線で表示された出力線は加算レジスタ１８６に接 続されており、このレジスタ１８６はアキュムレーション・レジスタないしアキ ュムレータ１８８に接続されている。このアキュムレータ１８８の出力は、加算 レジスタ１８６に帰還されると共に出力レジスタ１９０にも供給されている。こ の出力レジスタ１９０は、５分周カウンタ１６４の出力信号で選択的に駆動され る。アキュムレータ１８８は、クリア信号ＣＬＲとアキュムレート信号ＡＣＣも 受ける。これらの信号をこのシステムに対する外部タイミング回路の一部で発生 させてもよく、またこれらの信号は加算レジスタに伝達された信号の累積や次の 情報の累積に備えてアキュムレータのクリアを行なうものである。クリア信号と アキュムレート信号は、デマルチプレクサ１６８によシ選択駆動がなされた後の ５個のバッファレジスタの全内容の加算操作を行なわせる。従って、バッファレ ジスタ１７２乃至１８０のいずれか一つの内容が変更されるたびごとに、５個の レジスタすべての内容の和がアキュムレータ１８８に累算されて出力レジスタ１ ９０に設定され、これは適正な時点に相関回路から出力される。

次の選択的駆動と共にアキュムレータがクリアされ、５個のバッファレジスタの 次の加算が許容される。

この回路の機能を説明すれば、まずクロック１６２はビット速度の５倍の速度で 動作する。５分周回路１６６は、このクロック信号全分周して前述のサンプリン グ速度と正確に一致するビット速度の５倍の速度の信号を発生する。この５分周 回路１６６の出力は、選択的に駆動されるシフトレジスタ内に入力信号を順次シ フトするためのりａツク信号を与える。図示のように、この動作速度と同一の速 度で動作する５−状態回路１６６は、デマルチプレクサ１６８ヲ介して各シリア ル・シフトレジスタを選択的に駆動する。従って、信号線上の最初の情報サンプ ルがレジスタ１５０に取込筐れ、次の情報サンプルがレジスタ１５２に取込まれ 、同様に後続のサンプルが順次、次のレジスタに取込まれる。５個のサンプルの 取込みが終了すると、次のサンプルがシリアル・シフトレジスタ１５００Å力端 子に再度供給され、クロッキングされる。このように、各シリアル・シフトレジ スタ内の情報は８ビツトから成る情報サンプルであり、各シリアル・シフトレジ スタ内の情報は時系列的関係を有している。レジスタ１５０円に格納されるサン プルデータは、すべて、５−状態カウンタ１６６　８０表示されるサンプリング 区間０におけるサンプルデー　３゜りである。レジスタ１５２　、１５４　、１ ５６及び１５８も、そ　。。

れぞれ選択駆動信号１，２．３及び４におけるすべて　５０のサンプルデータを 格納する。　６０ マルチプレクサ１６０の選択的駆動期間内に、シリア　７００ 動作用の相関誤差テーブルを格納しているＰＲＯＭ１７０Ａ。

をアドレスするのに使用される。各シリアル・シフトＢ。

レジスタの８個のビット位置に格納されている２値符　ＣＯ号は、有限インパル ス応答（ＦＩＲ）フィルタの設計に基　ＤＯづく所定の情報を格納しているＦＲ ＯＭ　１７０　ｔ−アドレス　Ｅｏする。テーブルＩｌヲ参照されたい。　Ｆ０ テーブルＩ特ゑ昭５８−５００４２８　’（１２）０１　０１　０１　０２　０ １　０１　０３　０２　０１　０４　０６　０５　０３　０２　０５　０１０１ 　０２　０４　０２　０２　０１　０２　０１　０４　０２　０Ｓ　０１　０２ 　０１　０１　０１０２　０２　０２　０３　０２　０３　０４　０３　０２　 ０５　０７　０６　０４　０３　０６　０２０２　０３　０５　０３　０３　０ ２　０３　０２　０５　０３　０６　０２　０３　０２　０２　０２０１　００ 　０１　０１　０１　００　０２　０１　００　０３　０Ｓ　０４　０２　０１ 　０４　０００１　００　０３　０１　００　００　０１　００　０３　０１　 ０４　０３　０１　００　０３　０１０１　０１　０１　０２　０１　０２　０ ３　０２　０１　０４　０６　０５　０３　０２　０５　０１０１　０２　０４ 　０２　０２　０１　０２　０１　０４　０２　０５　０１　０２　０１　０１ 　０１０２　０２　０２　０３　０２　０３　０４　０３　０２　０５　０７　 ０６　０４　０３　０６　０２０２　０３　０５　０３　０３　０２　０３　０ ２　０５　０３　０６　０２　０３　０２　０２　０２０３　０３　０３　０４ 　０３　０４　０５　０４　０３　０６　０８　０７　０Ｓ　０４　０７　０３ ０３　０４　０６　０４　０４　０３　０４　０３　０６　０４　０７　０３　 ０４　０３　０３　０３０１　０１　０１　０２　０１　０２　０３　０２　０ １　０４　０６　０５　０３　０２　０５　０１０１　０２　０４　０２　０２ 　０１　０２　０１　０４　０２　０５　０１　０２　０１　０１　０１０２　 ０２　０２　０３　０２　０３　０４　０３　０２　０５　０７　０６　０４　 ０３　０６　０２０２　０３　０５　０３　０３　０２　０３　０２　０５　０ ３　０６　０２　０３　０２　０２　０２有限幅インパルス応答フィルタの動作 方法と、相関誤差テーブル内の係数の配列が選択したフィルタ特性の関数関係の 展開式の係数に対応することは周知である。相関をとる目的は、谷エッヂをデコ ーダ・データ列の同期フィールド内に位置せしめることにある。適宜な設計が可 能であり、また相関テーブル中に格納される情報は選択的事項であることが理解 されよう。

上述したように、テーブル■は有限インパルス応答フィルタに対する係数配列を 示している。テーブル■の第１欄は、シリアル・シフトレジスタ１５０乃至１５ ８内で発生し得る２値ビツトパターンの１６進表示である。

これらのビットパターンには２８すなわち２５６通りの組合せが存在するので、 この表中には２５６個が記入されている。１６　Ｘ　１６の配列で示された数値 は、公知の有限芯’ｔｒインパルス・フィルタに対する補正係数である。

シリアル・シフトレジスタ内又はファームウェア・プロクラムの等価なデータレ ジスタ内の縦列ビットパターンによってこれらの係数がアクセスされると、この 係数がバッファレジスタ内に転送され、引続いて加算され対応の誤差量を定める 。この情報によって、信号相関決定のための相関操作の重み付けが重複できる。

デマルチプレクサ１６８が５−状態カウンタ１６６と共にシリアル・シフトレジ スタの選択的駆動とクロックのアドレスを指定させるたびに、アドレスロケーシ ョンに格納された情報が８ビツト容量の出力バッファレジスタに伝達される。こ のように、各サンプル時点ごとに、相関誤差テーブル内の情報がバッファレジス タの一つにロードされる。このような相関誤差の各々が１個のバッファレジスタ にロードされた後に、５個のバッファレジスタすべての内容が加算されたのちア キュムレータに送られて各サンプル時点についての相関信号出力を発生する。

バッファレジスタ１７２乃至１８０は、シリアル・シフトレジスタ１５０の選択 的駆動と同一のタイムシーケンスで選択的に駆動される。従って、相関誤差テー ブル中に格納された情報は、各サンプル時点に適正なバッファレジスタに伝達さ れ格納される。デマルチプレクサ１８４は、デマルチプレクサ１６８の５倍の速 度で動作して５個のバッファレジスタ内に格納された情報を加算レジスタ１８６ 、アキュムレータ１８８に伝達し、これによってバッファレジスタ１７２乃至１ ８０円の全情報がビット速度の５倍の速度のサンプリング期間に生ずる選択的駆 動のたびに累算される。このように、マルテプレクサ１８２はサンプリング時点 のたびに各バッファレジスタ１７２乃至１８０の情報を加算レジスタ１８６に伝 達し、ここで加算された情報はアキュムレータ１８８でレジスタ１７２乃至１８ ０内の相関誤差の総和が出力レジスタ１９０に伝達され、相関出力信号となる。

従って、第３Ａ図と第４図の相関回路の詳細を比較すると、データ入力は信号入 力に相当し：サンプリンブクミツク信号は５倍のクロック１６２に相当し：両川 力信号は同一である。さらに、第３Ａ図のレジスタ（資）乃至団は縦列構成とな っているが、第４図のレジスタ１５０乃至１５８は並列構成となっておりビット 当りの多重サンプリング動作が明確にされている。第４図中の各種のマルチプレ クサとデマルチプレクサによって正確なデータ解析シーケンスが実現されるが、 第３Ａ図中の加算回路のハードワイヤ接続によっても同一の動作が実現できる。

第３Ａ図の回路は、ＦＩＲフィルタ手法を使用しないので簡馬になる。

第５図は、第２Ａ図に示した同期システム全体の機能ブロック図の、ファームウ ェア部分を包含する形式に適したマイクロコンピュータの機能及び構成複合ブロ ック図であり、これは第４図に示した形式の信号相関回路を備えている。この実 施例を限定するものではないが、マイクロコンピュータとしてはモトローラのタ イプ１４６８０５が好適である。プレスケーラ、タイマ及びカウンタを備えるタ イマ制御ユニット２００に起動用のタイマ信号が供給される。クリスタル２０２ が発振回路２０４に結合されており、この発振回路はタイマ制御回路２００にも 接続されている。このタイマ制御回路は、当該マイクロコンピュータの各種の動 作を制御する。

発振回路２０４が接続されるＣＰＵ　２０６は、ＣＰＵ制御回路、演算論理ユニ ットＡＬＵ　、アキュムレータ、インデックスレジスタ、状態コードレジスタ、 スタックポインタ及び上位と下位から成るプログラムカウンタを備えている。こ のＣＰＵ　２０６には、複数の入力／出力信号線を有する方向性データ入／出力 レジスタ２０８と２１０も接続されている。具体的には、２個の方向性データレ ジスタごとに８本の信号線が示されている。ＣＰＵ２０６には、リードオンリイ ・メモリ（ＲＯＭ）　２１２とランダムアクセス・メモリ（ＲＡＭ）　２１４も 接続されている。

モトローラ１４６８０５系の特徴として、オンチップＲＡＭニヨリマイクロコン ピュータは外部メモリなしに動作できる。並列入／出力特性のため、入力と出力 の区別ｆ　示ｔプログラマブル・ビンが備えられる。タイマ／カウンタは通常プ ログラマブル・プレスケーラｌｌえた８ビツト・カウンタであり、ある種のソフ トウェア的に選択されたイベントに対し割込み信号を発生したり、タイミング保 持用として使用できる。モトローラのＣＭＯＳ型ＭＣＭ１４６８０５の場合、こ のタイマはセット後にソフトウェア的に起動されたコマンドによってマイクロプ ロセッサ金ウェイクーアップする電力節減ウェイト・モードを達成できる。

第５図には、ＲＯＭ内に格納された主要なファームウェア・モジュールの配列と これらの先頭番地が示されている。このモジュールの選択と配列は、本発明の種 種の実施例に用いる特定のプログラムによって定まる。

種々の実施例に用いるオペレーティング・ソフトウェアプログラムの変更に際し 各種サブルーチンの開始番地が確認できるように、主要なプログラムモジュール とその開始番地を説明すれば十分である。ＲＡＭ　２１４　ｉ用いるのは、主と して、プログラム中にアクセスされた変数を格納するためとスクラッチ−パッド ・ストレージとして使用するためである。モトローラ１４６８０５０使用は必須 要件ではないが、これを使用すれば好適である。以下説明するコーディングは、 すべて１４６８０５コーデイング・フォーマットと両立性を有する。

１４６８０５マイクロプロセツサ並びに関連のアーキテクチュア及び内部命令セ ットは次のような米国特許出願：　’　Ｌｏｗ　Ｃｕｒｒｅｎｔ　Ｉｎｐｕｔ　 Ｂｕｆｆｅｒｓ　”と題する１９７９年７月２日付の米国特許出願第０５４．０ ９３号；　”　Ｍｅｔｈｏｄｆｏｒ　Ｒｅｄｕｃｉｎｇ　Ｐｏｗｅｒ　Ｃｏｎｓ ｕｍｅｄ　ｂｙ　ａ　５ｔａｔｉｃ　Ｍｉｃｒｏｐｒｏ−ＣｅＢＳＯｒ’と題す る１９７９年８月９日付の米国特許出願第０６５，２９２号：　”’　Ａｐｐａ ｒａｔｕｓ　ｆｏｒ　Ｒｅｄｕｃｉｎｇ　Ｐｏｗｅｒ　ＣｏｎＣｏｎ−５ｕ　ｂ ｙ　ａ　５ｔａｔｉｃ　Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ　’と題する１９７９年 ８月９日付の米国特許出願第０６５　、２９３号：　＠ＣＭＯ８Ｍｉｃｒｏｐｒ ｏｃｅｓｓｏｒ　Ａｒｃｈｉｔｅｃｔｕｒｅ　’　と題する１９７９年８月９日 付の米国特許出願第０６５，２９４号：　”　Ｉｎｃｒｅｍｅｎ−ｔｏｒ　／　 Ｄｅｃｒｅｍｅｎｔｏｒ　Ｃ１ｒｃｕｉｔ”と題する１９７９年８月９日付の米 国特許出願第０６５．２９５号：及び″Ａ　ＳｉｎｇｌｅＳｔｅｐ　Ｓｙｓｔｅ ｍ　ｆｏｒ　Ｍｉｃｒｏｃｏｍｐｕｔｏｒ　’　と題する１９７９年９月器日付 の米国特許出願第０７９．７６６号に記載されており、これら６件の米国特許出 願はいずれも本発明の譲受人に譲渡されている。ＭＣＭ　１４６８０５マイクロ コンピユータの更に詳細な説明に当っては上述の６件の出願が参照される。

本実施例は通信用受信システム用のビット同期を達成するものであるから、かか る通信用受信システムの動作コーディング・フォーマットを理解することが必要 である。信号のコーディング／デコーディング構成はかなり複雑であるが同期構 成は幾分簡単であるから、同期動作が相当冗長なファームウェア・プログラム中 に必然的に包含されることになる。しかしながら、同期が必要なときは、同期ル ーチンを包含しているファームウェアのその部分がアドレスされ、機能ブロック 図に従って同期が実現される。具体的には、第４図に示した機能ブロック図が本 実施例のファームウェア形式の信号相関動作の主要部分でちゃ、これに対して全 体の動作は第２Ｂ図に示されている。

第６図は、本実施例を説明するために本発明に係る同期化を必要とするメツセー ジのコーディング形式を示す。このシグナリング・システムは、ページングシス テムに関する商業雑誌Ｔｅ１ｏｃａｔｏｒ　、　１９７８年３月号の３頁から始 まる’　Ｎｅｗ　Ｒａｄｉｏ　Ｐａｇｉｎｇ　Ｓｙｓｔｅｍ　’と題する文献に 記載されたものと類似のシステムである。このシステムは、いくつかの慣用シス テムで用いられている２個のシーケンシャルトーンの選択的呼出し信号の代すに 、ＮＲ２（ノンリターン・ツー・ゼロ）ラインタル信号コーディングを使用して いる。コード化信号は個々のパージング装置をアクセスし、この装置の所有者に メツセージの受信を報らせるアラート信号全発生させる。このシステムは、各受 信機が送信側で特定された信号に同期するという点で、同期形式となっている。

第６図のラインＡに示すように、すべての受信機に対する信号は１５の群に分割 されている。ある群内の受信機に対する選択的呼出し信号は、その群に割当てら れた期間内だけ送出される。ラインＢは、群呼出し信号が９ワードから成ること を示している。第１ワードは同期ワードであり、残りの８ワードは情報ワードで ある。同期信号と最大８ワードの選択的呼出し信号が、各群に対して送出される 。第６図のラインＣは、任意の群の同期ワードの詳細な配列を示している。３１ ピツフレ一ム同期信号及び７ビツトの群識別信号から構成されている。ラインＣ に示されるように、ビット同期ワードはＫｌ乃至に、の９ビツトで表示され、フ レーム同期ワードはＬｌ乃至Ｌｌ５で表示され、群識別ワードはＧ１乃至Ｇフで 表示されている。９ビツトの同期信号は、正しいデコードが行なわれるように各 受信機の内部クロックをその受信信号のクロックに同期させるのに用いられる。

従って、受信機のローカルタロツクと送信機の放送波クロックとの間で所望の同 期化が達成される。

フレーム同期信号線、１５ビツトコードを用いて選択的呼出し信号の位置を表示 する。群識別信号は、７ビツトコードを用いて群を識別せしめる。この信号は、 ＢＣＨフォーマットの４個の情報ビットと３個のチェックビットから構成される 。第６図のラインＤは、３１ビツトから成る情報ワードの構成を示している。各 情報＋ ワードは、１６個の情報ビットと１５個のチックビットの３１ビツトのＢＣＨコ ードから成っている。ラインＤに示すように、情報ビットは１１６乃至■１で、 パリティビットはＰｌ５乃至Ｐｌでそれぞれ表示されている。

第６図のラインＣに示したコーディングのビット同期部分には、各種の情報フォ ーマットを使用できるものである。ビット同期を達成するための９ビツト情報は 、任意数のパターンであってよい。しかしながら、説明の便宜上、通常用いられ るパターンは９ビツト位置の交番０，１シーケンスである。シグナリング・シス テムｆｔ９ビツトの０．１同期化パターンと仮定して、本実施例の７アームウエ アを説明する。

第７Ａ図と第７Ｂ図は、本発明の同期化を必要とする第６図示の通信コーディン グ・システムをデコードする動作プログラムのフローチャートを示したものであ る。破線で囲まれ２２０と表示されたプログラムモジュールＩＮＩＴＩＡＬは、 通常はユーザが操作できないテストスイッチの判定ブロックを含んでいる。テス トスイッチが設定されているとテストモードに移行するが、これは同期システム の説明には不必要である。ＩＮＩＴＩ−ＡＬモジュール２２０の間、　２個のア ドレスまでを特定するコードプラグ情報が特定のメモリロケーションに伝達され る。２個のアドレスを包含できるため、受信機は２個の異なる呼出し源からの呼 出し、例えば緊急呼出しと非緊急呼出しを識別できる。

テストスイッチがセットされていなければ、破線で囲まれ２２２と表示されたプ ログラムモジュール５ＹＮＣ２が機能し、Ｎワードの区間にわたってビット同期 、フレーム位置及び群識別が探索される。第６図示のメツセージ構成におけるＮ は、所望の確度でフレーム位置（ワード区間）と群位置（９ワードの区間）を検 索し識別できるように選択される。モジュールｚ２ｚｏ％判定ブロックからの否 定応答は、すべて５ＹＮＣ２モジュール２２２の開始端へのリターンを生じさせ る。

５ＹＮＣ２モジユール２２６のＦＩＮＤ　ＧＲＯＵＰからの肯定応答はＧＥＴ　 ８　ＩＮＦＯＲＭＡＴＩＯＮ　ＷＯＲＤＳ　モジュール２２４をアクセスするが 、このモジュール２２４は、工ないし複数のコードプラグ・アドレス情報が格納 されているメモリロケーションを検索する。各群セグメント内に含まれている８ 情報ワードが検索され、ページ検出の有無が判定される。群内の８情報ワードが 検索されるまで、ページ検出の有無の判定が延期される。

ＧＦＪＴ　８　ＩＮＦＯＲＭＡＴＩＯＮ　ＷＯＲＤＳモジュール２２４は、ＰＡ ＵＳＥモジュール２２６をアクセスする。　ＰＡＵＳＥは、ある期間にわたって 入力信号のデコードと処理を休止することを意味する。このように、まずページ の検出が試みられ、検出の断定が下される前に完全な１メツセージサイクルにわ たってＰＡＵＳＥ　ｔｌ−行なうことにより、約２１秒間のメツセージサイクル 内の同一相対位置にリターンする。

このＰＡＵＳＦＥ動作の後、破線で示され２３０と表示された５ＹＮＣ３プログ ラムに制御が移行する。このＳ　ＹＮＣ３は、本実施例の信号同期部分である。

５ＹＮＣ３において、８ビツトの同期ワードからなる１ワードの情報が検索され 、これが所定の０．１パターンに該当するか否かが判定される。データがリスト され、これが依然として正しくて現在同期中であるか否かが決定される。ＤＡＴ Ａ　５ＴＩＬＬ　ＶＡＬＩＤは、データの長区間完全性が所望の確度で保持され ているか否かを確認するためのテスト手順である。否定的な判定によって、５Ｙ ＮＣ２モジユール２２２の開始点に制御が戻る。Ｉｓ　５ＹＮＣＮＯＷは、当該 データシステム内の選択されたフィールド位置をチェックするためのテスト手順 である。否定的な判定によって、ＰＡＵＳＥモジュール２２６に制御が戻る。

肯定応答によって、破線で囲１れたＡＬＥＲＴモジュール２３０がアクセスされ 、８情報ワードの１つがコードプラグ内のアドレスに該当する場合には、可聴Ａ ＬＥＲＴ信号をページャ−所有者に通知する。２種のアドレスが存在するので、 このページャは、どちらのアドレスがページングされたかを識別させる２種のア ラート信号を発生できる。このページャ−の所有者によってＡ−ＬＥＲＴ信号が 手動リセットされないときは、数分間接続したのちオフになる。このページャ− の所有者が手動リセット釦を押すと、ＡＬＥＲＴ信号がオフされてＡＣＫを表示 する。

ＡＬＥＲＴ信号の手動リセット後、又はページが検出されない場合、プログラム の制御は前述のＰＡＵＳＥモジユール２２６に移行する。適宜な時間の後、ＰＡ ＵＳＥモジュール２２６は５ＹＮＣ３モジユール２３２に制御を渡し、そこで同 期ワード中の８ビツトの同期が探索され、かつデータが依然として正しいか否か が判定される。フローチャート中のこの箇所に５ＹＮＣ３１含めたのは、ページ ャ−がポーズ動作後も同期を保っていることを確認するためである。ＤＡＴＡ　 ５ＴＩＬＬ　ＶＡＬＩＤからの否定応答によって、第７Ａ図の５ＹＮＣ２モジユ ール２２２の開始点への移行が行なわれる。このページャ−の第２のアドレスな いしこれに対応する第２の呼出しの可能性があるので、５ＹＮＣ３モジユール２ ３２からＧＥＴ　８　ＩＮＦＯＲ−ＭＡＴＩＯＮ　ＷＯＲＤＳとＤＥＴＥＣＴ　 ＰＡＧＥモジュールから成るモジュール２３４に制御が渡される。このモジュー ルのＧＥＴ　８部分は、再び８ピツト・アドレスワードを検索し、第２のアドレ スコードの検出の有無を判定する。

ページが横用されない場合には、ＰＡＵＳＥモジュール２２６に制御が渡る。第 ２のアドレスされたページＩＤコードが検出されていれば、プログラムの制御は ＡＬＥＲＴモジュール２３０に移行し、このページャ−の所有者に通知が行なわ れる。

アラート信号検出後のシステムの動作は、第７Ｂ図のＰＡＵＳＥモジュール２２ ６を経て第７Ｂ図の５ＹＮＣ３モジユール２３２と第７Ｂ図のモジュール２３４ に移行する。

このページャ−の通常の動作は、上記のループで生ずる。５ＹＮＣ３モジユール ２３２によって、各群の同期ワード中に包含されている入力信号情報への内部ク ロックの同期化が保証される。

第８図は、本発明の同期システムのファームウェアによる実施例を構成する５Ｙ ＮＣ３モジユールのフローチャートである。図中の最初のブロック２４０は、０ −１同期フィールドの開始待ち機能を示している。メツセージ・コーディングフ ォーマットヲ示す第６図を参照されたい。次にプログラムの制御はブロック２４ ２に移るが、このブロックはＯ−１ビツトパターンから特定の速度でいくつかの サンプルを取得しこれをデータレジスタに転送せしめる動作を記述しており、こ れはシリアル・シフトレジスタの動作と等価である。この動作に更に良く理解す るために相関回路を図示した第４図を参照すれば、この相関回路はハードウェア 的にも又本実施例におけるようにファームウェア的にも実現できるものである。

サンプルの取得後、グラグラムの制御はブロック２４４に移り、データレジスタ 内の２値データシーケンスに対応した所定情報値に対し誤差テーブルがアクセス される。前述のように、誤差情報はテーブル■に掲げられている。次に判定ブロ ック２４６に制御が移行し、ここでサンプリング個数がＭ個よりも大であるか否 か又は誤差の総和が最大許容値以下であるか否かがテストされる。第８図のフロ ーチャートは５ＹＮＣ３モジユールについて一般的に記述されているが、具体的 には、Ｍ個のサンプルは４０ビツトのサンプルに対応するので、サンプリング個 数は、４０サンプルを取得するのに必要な時間の長短によってテストされる。ま た、誤差の最大値は、通常４又はこれ以下に設定される。これらの値を７０−チ ャート中に書込むことにより、本発明のファームウェア的実施例がより完全に記 述される。

ブロック２４６の判定が否定的である場合には、ブロック２４８に制御が移り、 再び特定速度で１個のサンプルが取得されデータレジスタ内に転送され、機能ブ ロック２４４に制御が移る。伯サンプルが取得され又は誤差の総和が相関判定用 の許容値４以下であるという点において、判定ブロック２４６の判定が肯定的で あれば、判定ブロック２５０に制御が移り、誤差の総和が４以下であってビット 同期が検出されたか否かが判定される。

ビット同期が検出されない場合には、プログラムの制御はブロック２５２に移り 、可変位相クロックが変化されなｈままこのサブルーチンからメイン・ラインプ ログラムに戻る。判定ブロック２５０の出力が肯定的な場合には、ビット同期が 確認され、サンプル数と誤差量を用いてクロック位相補正テーブルがアクセスさ れ、クロック位相に２次元的補正がなされる（ブロック２５４）。

本実施例においては、次のテーブル■に情報が格納されている。

テーブル■ 誤差量 １２３４ ０　２８２３１８１３　８ １　２８　２７　２６　２５　２４ テーブル■は、サンプル位置と誤差量に関し可変位相クロックのクロックサイク ル数をマトリック形式で表示する情報を格納している。これらの因子の機能を十 分理解するうえで、第４図示の相関回路と第３Ｂ図示の位相クロックの盤式を再 度参照されたい。相関誤差量とサンプル番号の値は、可変位相クロックに対する 適正なタイミングに対応する量としてこのテーブル中に格納されている数値を行 列形式でアクセスする。

具体的には、誤差量Ｏに対応する情報の列とサンプル番号２に対応する情報の行 は、すべて同一の補正量を格納している。これは、実際には可変位相クロックに 対する補正がなされず、これは正常動作の好適値であることを意味している。こ のように、四という内部クロック周期は可変位相クロックを次のビット区間の中 心に調整できることを示している。誤差量が増すにつれて、またサンプル番号が ２（予測ビット区間の中心に対応）からずれるにつれて、可変位相クロックに供 給される補正量が変化する。

本実施例の同期装置の詳細な説明を完結させるうえで、本実施例で採用する詳細 な情報と共にプログラムテーブルが掲げられている。本実施例は、第６図のメツ セージ・コーディング方式のデコード用ファームウェアに包含されたファームウ ェア同期システムを備えている。テーブル■は、マイクロプロセッサとの関連で 動作する全ファームウェア・プログラムのメモリコア・ダンプである。このプロ グラムの主な機能動作は、第６図のメツセージコーディング方式のデコード動作 を示した第７Ａ図と第７Ｂ図のフローチャートに記述されている。このフローチ ャートに表示されたフローチャートは、ＲＯＭ２１２に格納されるものとして第 ４図にも示されている。このプログラムのコアダンプ中にはこのフローチャート に包含された以上の情報が含まれているが、これはプログラム・コアダンプが本 実施例の説明には関係しないテストモードその他の動作を包含しているからであ る。

テーブル■ ０８００　０７３Ａ　０４３Ｆ　４Ｃ３Ｆ　４Ｄ　ＡＥ　ＩＦ　３Ｃ３９ＣＤ　 ＱＣ７Ｅ　５Ａ　２６０８１０　ＦＡ　００４Ｆ　４０　ＡＥ　００９８　Ｂ６ ４４８８３ＣＡ４７Ｆ　２７０２９９０８２０　９７　Ｂ６４５　Ｂ８３Ｄ　２ ７０４２５２Ｂ　９９９７　Ｂ６４６　Ｂ８３Ｅ　２７０８３０　０４２５２１ ９９９７　Ｂ６４７　Ｂ８３Ｆ　２７０３２５１７９７　ＡＤ　７９０８４０　 ２Ａ　１２０Ｅ　４Ｂ　０４３Ｄ　４Ｂ　２６０Ｂ　Ａ６０１　ＣＤ　０８　Ｃ ４Ａ６０３０８５０　Ｂ７４８２０４００２４Ｆ　３Ｄ　ＡＥ　００９８　Ｂ６ ４４８８４０　Ａ４７Ｆ０８６０　２７０２９９９７　Ｂ６４５　Ｂ８４１２７ ０４２５２８９９９７　Ｂ６４６０８７０　Ｂ８　４２　２７　０４　２５　１ Ｅ　９９　９７　Ｂ６　４７　Ｂ８　４３　２７　０３　２５　１４０８８０　 ９７　ＡＤ　３６２Ａ　ＯＦ　ＯＥ　４Ｂ　０４　Ｂ６４９２６０８　Ａ６０２ 　ＡＤ　４４０８９０　Ａ６　０３　Ｂ７　４９　３Ａ　３Ａ　２６　１７　Ｂ ６　４Ｃ２６０４Ａ６　０２　２０　０２０８ＡＯＡ６　０３　ＢＥ　４８　２ ７　０２　３Ａ　４８　３Ｄ　４９　２７　０２　３Ａ　４９　８１　Ｂ６０８ ＢＯ４Ｃ２７０３Ａ６０１８１　Ａ６００８１　Ａ６００５７　Ａ９００５７　 Ａ９０８ＣＯ００５７Ａ９　００　５７　Ａ９　００　５７　Ａ９　００　５７ 　Ａ９　００　５７　Ａ９　０００８ＤＯ５７Ａ９　ＦＥ　８１　ＢＥ　４Ｃ２ ６０３Ｂ７　４Ｃ８１Ｂｌ　４Ｃ２７０２Ｂ７０８ＥＯ４Ｄ　８１　０１　４Ｃ ４２Ｂ６　３Ａ　Ａｌ　０３　２３　１２　ＣＤ　ＯＤ　４０　Ｂ６　３Ａ０８ ＦＯＡＯ０４２７３０Ａｌ　０４　２６　０Ｓ　ＣＤ　ＯＤ　４０　２０　２７ 　ＡＯ０２２７０９００ＯＡ　２４　１０　ＣＤ　ＱＣＡ７　ＣＤ　ＯＤ　５３ 　２０　１９　ＣＤ　ＱＣ９ＣＣＤ　０Ｄ０９１０　５９　２０　１１　８Ｆ　 Ａ６　０２　４Ａ　２６　ＦＤ　７Ｄ　Ａ６　ＦＢ　ＡＥ　３Ａ　ＣＤ　０Ｄ０ ９２０　６３　ＣＤ　ＱＣ９３Ａ６００８１　ＣＤ　ＱＣＡ７　ＣＤ　ＯＤ　５ Ｆ　３Ａ　３Ａ　２６０９３０　Ｆ６　２０　ＦＩ　Ａ６　ＩＣＢ７　２３　Ａ ６　Ｂ３　Ｂ７　２２　Ｃ６００４Ｃ２６０３０９４０ＣＣ０９ＣＤ　ＡＤ　４ ００１２４０３　ＣＣ０９ＣＤ　ＣＤ　ＱＣＡ７１６０１０９５０　１６０１１ ６０１３Ｆ　０１　Ｂ６３９４ＣＡｌ　８７２５０２　Ａｏ　８７　Ｂ７０９６ ０　３９０Ｆ　０１　Ｂ７　ＡＥ　０３　ＣＤ　ＱＣ９Ｃ１６０１１６０１１６ ０１３Ｆ０９７０　０１５Ａ　２６　Ｆ２　Ｂ６３９　ＡＢ　０６　Ａｌ　８７ ２５０２　ＡＯ８７Ｂ７３９０９８０　Ｃ６００４Ｄ　２７４８　Ｂ７２１　Ｂ ６２１　Ａｌ　０１２６０５　ＣＤ　ＯＤ　４００９９０　２００Ｆ　Ａ６０４ 　Ｂ７２０９９　ＣＤ　ＱＣＡ７　ＣＤ　ＯＤ　５Ｆ　３Ａ　２０２６０９ＡＯ Ｆ６３９２４　Ｂ６３９　ＡＢ　０４　Ｂ７３９　Ａｏ　８７２７０２２５１３ 　Ｂ７０９Ｂ０　３９　ＣＤ　ＯＡ　ＥＢ　Ｃ６００４８２７０２３Ａ　４８　 Ｃ６００４９２７０２０９ＣＯ３Ａ　４９０１２４０８３Ｃ２３２６ＢＥ　３Ｃ ２２２６ＢＡ　Ａ６００８１０９ＤＯ９Ｂ　Ａ６　６０　Ｂ７　０４　八６　０ Ｆ　Ｂ７　０５　３Ｆ　０９　１Ｄ　００　Ａ６　０８　Ｂ７０９ＥＯ０１１４ ０１１５０１３Ｆ　０１１６０１１４０１１５０１３Ｆ　０１１６０９Ｆ０　０ １１６０１１６０１３Ｆ　０１０Ｆ　０１　Ｂ５５Ｆ　５Ａ　２６　ＦＤ　ＯＦ 　０１０ＡＯＯＥＥ　ＣＤ　ＱＣ９３ＣＤ　ＯＡ　ＥＢ　ＩＡ　０４　１Ｂ　０ ０　ＣＤ　ＯＡ　ＥＢ　ＣＤ　０ＤＯＡＩ０　４０２５　Ｆ８１Ｂ　０４３Ｆ　 ３９３Ｆ　４８３Ｆ　４９　ＣＤ　ＱＣ８２３Ｆ　４ＡＯＡ２０　０８０１０２ ３Ａ　４Ａ　Ｂ６０１　Ａ４６０３Ｆ　４Ｂ　Ａｌ　６０２７０７　１ＥＯＡ３ ０　４Ｂ　４Ｄ　２６０２１ｃ　４Ｂ　Ａ６０００Ａ　０１０２　Ａ６０１８１ 　Ｂ６３９０Ａ４０　ＡＢ　１０　Ｂ７３９　Ａ６　１０　Ｂ７３８　Ａ６　Ｆ Ｅ　Ｂ７　３７　２０　１ｃ　Ｂ６３９０Ａ５０　ＡＢ　１２　Ｂ７３９　Ａ６ 　Ｃ２Ｂ７３８　Ａ６　ＦＤ　Ｂ７　３７　２０　ＱＣ３Ｃ３９０Ａ６０　３Ｃ ３９Ａ６６９　Ｂ７３８　Ａ６　ＥＦ　Ｂ７３７　Ａ６０２　Ｂ７３０　Ａ６　 ＦＦ０Ａ７０　Ｂ７２ＲＩＡ　０４　１Ｂ　００　ＡＤ　７３　ＣＤ　ＯＢ　Ｏ Ｂ　ＣＤ　ＯＢ　１７２６３７０Ａ８０　Ａ６　１Ｆ　４Ａ　２６　ＦＤ　ＣＤ 　ＱＣ９３１Ｂ　０４　ＣＤ　ＯＢ　ＯＢ　３Ｆ　４６３ＦＯＡ９０　４７　Ｂ ６３７２６０４　Ｂ６３８２７１９　Ｂ６４６　Ａ８４４　Ａ４７Ｆ　２６０Ｍ ０　０６　Ｂ６　４７　Ａ８　Ｃ７２７１５ＣＤ　ＱＣ７Ｅ　３Ｃ３８２６ＥＢ 　３Ｃ３７０ＡＢＯ２６Ｂ７　１Ｂ　０４　Ａ６０１８１　１Ｂ　０４　Ａ６０ ０８１　ＡＥ　０７　Ａ６０１０ＡＣＯＢ７　３９　ＣＤ　ＱＣ７Ｅ　５Ａ　２ ６　ＦＡ　ＱＣ４Ｂ　ＯＤ　Ｂ６　４７　Ｂ８　３Ｂ　Ａ４０ＡＤ０　７Ｆ　２ ７　０５　１Ｂ　０４　Ａ６　０２　８１　Ａ６　０Ａ　Ｂ７　２Ｅ　Ｂ７　２ Ｆ　Ａ６　０３０ＡＥＯＢ７　２７　Ａ６　０８　Ｂ７　３Ａ　ＩＢ　０４　Ａ ６　０３　８１　１６　０１　１４　０１　１４０ＡＦＯ０１０９００００１５ ０１３Ｆ　０１　２５　１０　ＩＣ００１６０１１ｃ　０００ＢＯＯ９Ｄ　９Ｄ 　ＩＤ　００　３Ｆ　０１　１Ｄ　００　２０　ＦＯ８１ＡＥ　０４　Ａ６　０ Ｅ　Ｅ７０ＢＩＯ２９Ｂ７　３１　５Ａ　２Ａ　Ｂ９　８１　１Ｂ　ＡＥ　０４ 　ＢＦ　３６　１６　０１　Ｂ６　０００Ｂ２０　Ｂ８　４Ａ　４８　６９　３ １　ＥＥ　３１　Ｃ６０Ｅ　ＢＡ　３Ｆ　０１　ＢＥ　３６　Ｂ７　２９０Ｂ３ ０　Ｂ６　２９　ＢＢ　２Ａ　ＢＢ　２Ｂ　ＢＢ　２ＣＢＢ　２Ｄ　ＯＥ　２８ 　０４　３Ａ　２８　２００Ｂ４０　０５　９Ｄ　Ｂｌ　３０　２３　２２　５ Ａ　２Ｂ　ＯＢ　Ｃ６０Ｂ　４９　Ｃ６０Ｂ　４ＣＤ６０Ｂ５０　０Ｂ　４Ｆ　 ２０　Ｃ６ＡＥ　０４　９Ｄ　３Ｃ３８２７０３９Ｄ　２０　０２　３Ｃ３７０ Ｂ６０　２６　Ｂ８　Ａ６　ＤＥ　ＣＤ　ＱＣ９５８１ＢＢ　３６　３８　３６ 　３８　３６　ＢＢ　３６０Ｂ７０　９７　Ｂ６　０Ｂ　７１　４Ｆ　８１　Ａ ６　Ｂ８　Ｂ７　３８　Ａ６　ＦＦ　Ｂ７　３７　３Ｆ　４７０Ｂ８０　３Ｆ　 ４６　１Ａ　０４　１Ｂ　００　Ａ６　０４　Ｂ７３０　Ａ６２２　Ｂ７２８８ Ｆ　ＣＤ０Ｂ９０　０Ｂ　１８　２６　０Ｅ　Ｂ６　０Ｅ　００　４Ａ　２６　 ＦＤ　ＣＤ　ＱＣ９３ＣＤ　ＱＣ８００ＢＡＯ２００５３６３１ＣＤ　ＱＣ８７ １Ｂ　０４　ＣＤ　ＯＡ　ＥＢ　Ａ６０１　Ｂ７　３９０ＢＢＯＣＤ　ＯＢ　Ｏ Ｂ　ＡＥ　１０　ＣＤ　ＱＣ７Ｅ　Ｂ６　４６　Ａ８　４４　Ａ４　７Ｆ　２６ 　０ＦＯＢＣＯＢ６４７　Ａ８　Ｂ７　２６　０９　ＣＤ　ＱＣ７Ｅ　Ａ６０Ｂ 　Ｂ７　２Ｅ　２００３５ＡＯＢＤＯ２６Ｂ３　ＡＥ　０６　ＣＤ　ＱＣ７Ｅ　 ５Ａ　２６　ＦＡ　ＱＣ４Ｂ　０８　Ｂ６　４７　Ｂ８０ＢＥＯ３Ｂ　Ａ４　７ Ｆ　２６　０４　Ａ６　０Ｂ　Ｂ７　２Ｆ　Ａ６　０８８７　３Ａ　３Ａ　２Ｆ 　２７０ＢＦＯ１０３Ａ　２Ｋ　２７　ＱＣＢ６　２Ｆ　ＡＸ　ＯＡ　２６　０ ３　Ａ６　０３　８１　Ａ６　０２０ＣＯＯ８１Ａ６　０１　８１　１４　０Ｘ 　３Ｆ　０１　Ａ６　０７　Ｂ７　０１　３Ｆ　０１　Ｂ６　３９０ＣＩＯＡＸ 　８５　２３　０４　ＡＯ８７Ｂ７　３９　ＣＤ　ＱＣ９Ｃ１６０工　１６　０ １　１６０Ｃ２００Ｘ　３Ｆ　ＯＸ　３Ｃ３９３Ｃ３９Ｂ６　３９　ＡＸ　８３ 　２３　ＥＢ　１６　０１　１６０Ｃ３００１１６０１３Ｆ　０１　Ｇｏ　３９ 　０３　ＣＤ　ＱＣＡ７　ＣＤ　ＱＣＡ７　１６　０１０Ｃ４０１６０１１６０ １３Ｆ　ＯＸ　Ａ６　０Ｂ　Ｂ７　０１　１４０１　１５　０１３Ｆ　０１０Ｃ ５０１６０１１４０１１５０Ｘ　３Ｆ　ＯＸ　ＩＡ　０４　１８００　ＣＤ　Ｑ Ｃ８２３ＦＯＣ６０４Ａ　０８　０Ｘ　０２　３Ａ　４Ａ　ＡＥ　ＩＰ　ＣＤ　 ＱＣ７Ｅ　５Ａ　２６　ＦＡ　３Ｆ　３９０Ｃ７０Ａ６　００８１　Ａ３　ＦＢ 　ＣＤ　ＱＣ７Ｅ　５Ａ　２６　ＦＡ　Ａ６　００　８１　ＡＤ　１２０Ｃ８０ Ｂ６　００　１６　０１　Ｂ８　４Ａ　４８　３９　４７　３９　４６　３９　 ４５３９　４４　３ＦＯＣ９００Ｘ　８１８Ｆ　Ａ６　Ｂ５　Ｂ７　０８　Ａ６ 　０９　Ｂ７　０９　８１８Ｆ　７Ｄ　Ａ６　ＥＦＯＣＡＯＢ７　０８　Ａ６　 ０Ｆ　Ｂ７　０９　８１　８Ｆ　Ａ６　０６　４Ａ　２６　ＦＤ　７Ｄ　４Ｆ　 Ｃ００ＣＢＯＯＤ　４Ａ　ＡＥ　０７　Ｂ６　０Ｄ　０２　Ｂ７　０１　Ｂ６　 Ｇｏ　３Ｆ　０１４６　３６　４００ＣＣＯ４６３６４１４６３６３Ｃ４６３６ ３Ｄ　４６３６３Ｂ　５Ａ　２Ａ　Ｂ５３ＦＯＣＤ０　４Ｆ　Ｂ６　３Ｄ　２６ 　０６　ＢＥ　３Ｃ２６０２１０４Ｆ　ＢＥ　３ＣＡＤ　２Ｂ　３４０ＣＥＯ３ Ｃ３６３Ｄ　５６　４６　Ｂ７　３Ｆ　ＢＦ　３Ｅ　Ｂ６　４１２６　０６　Ｂ Ｅ　４０　２６０ＣＦＯ０２１２４Ｆ　ＢＥ　４０　ＡＤ　１３　３４　４０　 ３６　４１　５６　４６　Ｂ７４３　ＢＦＯＤＯＯ４２８１０Ｅ　００　ＧＡ　 ０９０６０５０２０１８Ｆ　４４　Ｂ７４５　ＡＥ　０７０ＤＩ０　３Ｆ　４６ ３Ｆ　４７３４４５２４０Ｅ　Ｂ６４６　Ｄ８０Ｆ　Ｂ２　Ｂ７４６　Ｂ６０Ｄ ２０　４７　Ｄ８０Ｆ　ＣＡ　Ｂ７４７３４４４２４０Ｅ　Ｂ６４６　Ｄ８０Ｆ 　Ｃ２Ｂ７０Ｄ３０　４６　Ｂ６４７　Ｄ８０Ｆ　ＢＡ　Ｂ７４７５Ａ　２Ａ　 Ｂ９　ＢＥ　４６　Ｂ６４７８１０Ｄ４０　８Ｆ　７Ｄ　４Ａ　Ａ６　ＦＢ　Ａ Ｅ　２Ｂ　９９　ＡＤ　１９　Ａ６　ＥＢ　Ｂ７０８　Ａ６０ＥＯＤ５０　Ｂ７ ０９８１　Ａ６　ＦＥ　ＡＥ　７２２００Ａ　Ａ６　ＦＣＡＥ　Ｂ５２００４　 Ａ６０Ｄ６０　ＦＦ　ＡＥ　２ＣＢ７５０４６　ＩＣ００Ｂ４０１１ｃ　００３ Ｆ　０１１Ｄ　０００Ｄ７０　５Ｃ２７０４１６０１２０ＥＦ　３Ｃ５０２６Ｅ Ｂ　４８８１３Ｆ　０４　０ＤＯＤ８０　００　５７　Ａ６　ＦＦ　Ｂ７　０４ 　３Ｆ　０５　Ａ６０１　Ｂ７　００　Ｂ１０１２６　ＦＥＯＤ９０　４８　２ ４　Ｂ７　３Ｆ　０４　Ａ６　ＦＦ　Ｂ７　０５　Ａ６　８０　Ｂ７　０１　Ｂ ｌ　００　２６０ＤＡＯＦＥ　４４　２６　Ｂ７　ＡＥ　１０　Ａ６　０１　Ｂ ７　Ｆｌ　２６　ＦＥ　７８４８　２４　Ｆ９０ＤＢＯ５Ｃ２Ａ　Ｂ３　ＡＸ０ ８　Ｂ６００　Ｄｉ　Ｂ７　１０　５Ａ　２６　Ｂ８５Ｆ　４Ｆ　ＢＤＯＤＣＯ １１３Ｃ１２２６ＦＡ　４Ｄ　２６　ＦＥ　３Ｆ　０４　Ａ６　０１　Ｂ７　０ ５　３Ｃ０１０ＤＤＯ２０ＦＣＤ８　Ｂ８　００　５Ｃ２６ＦＡ　８１　ＡＥ　 ００　ＢＦ　５１　ＤＤ　ＯＥ　ＩＤ０ＤＥＯＢＢ　５１　９７　ＤＥ　ＯＢ　 １９　２０　Ｂ３　Ａ６　６０　Ｂ７　０９　８０　００　００　０００ＤＦＯ ０００００００００００００００００００００００００００００００００ＥＯＯ Ｉｃ　１７　１２　０Ｄ　０８　１ＣＩＢ　ＩＡ　１９　１８　１ｃ！　Ｉｃ　 Ｉｃ　ＩＣＩｃ　Ｉｃ０ＥＩＯ１０１Ｅ　ＩＦ　２０　ＩＣ２１２６２Ｂ　３０ 　０７　４６　００　００　ＣＣ０９Ｄ。

０Ｅ２０　７０７０　０Ｅ　ＯＥ　ＣＣＯＡ　３Ｅ　７０　７０　０Ｅ　１５　 ＣＯＯＡ　５Ｅ　１５　１５０Ｅ３０　７７　１ｃ　ＣＣｏｓ　００　２３　０ ０　０００６　ＣＣＱＣ０４００７０１ｃ　２ＡＯＩ３４０　ＣＣＯＢ　７６　 ３１００００００　ＣＣ０９３３３８００００００ＣＣＱＣＯＥ５０　０４００ ７０３Ｆ　３Ｆ　ＣＣＯＢ　７６３Ｆ　３Ｆ　３１２Ａ　ＣＣＯ３００４６０Ｅ ６０　４６４Ｄ　４Ｄ　ＣＣＯＡ　４Ｅ　４６４６４Ｄ　８５　ＣＣＯＡ　５Ｅ 　５４５Ｂ　６２０Ｅ７０　６２　ＣＣ０８００６２００００００ＣＣ０８Ｂ２ ００４６５４５４　ＣＣ０Ｅ８０　０Ｂ　７６９Ａ　００００００　ＣＣＱＣ７ ３０７００００００ＣＣＱＣ０４０Ｅ９０　７Ｅ　００００００　ＣＣＱＣ０４ ００７０７７３Ｆ　ＣＣＯＢ　７６　Ｂ５８５０ＥＡＯ９Ａ　８ＣＣＣ０８００ ００４６９３５Ｂ　ＣＣＯＢ　７６８ｃ００００００ＯＥＢＯＣＣＱＣ７３００ ４６６９５４ＣＣＯＢ　７６０１０１０１０２０１０１０ＥＣＯ０３０２０１０ ４０６０Ｓ　０３０２０５０１０１０２０４０２０２０１０ＥＤＯ０２０１０４ ０２０５０１０２０１０１０１０２０２０２０３０２０３０ＥＥＯ０４０３０２ ０５０７０６０４０３０６０２０２０３０５０３０３０２０ＥＦＯ０３０２０５ ０３０６０２０３０２０２０２０１０００１０１０１０００ＦＯＯ０２０１００ ０３０５０４０２０１０４０００１０００３０１００００ＯＦＩＯ０１０００３ ０１０４０３０１０００３０１０１０１０１０２０１０２０Ｆ２０　０３０２０ １０４０６０５０３０２０５０１０１０２０４０２０２０１０Ｆ３０　０２０１ ０４０２０Ｓ　０１０２０１０１０１０２０２０２０３０２０３０Ｆ４０　０４ ０３０２０５０７０６０４０３０６０２０２０３０５０３０３０２０Ｆ５０　０ ３０２０５０３０６０２０３０２０２０２０３０３０３０４　Ｂ３０４０Ｆ６０ 　０５０４０３０６０８０７０Ｓ　０４０７０３０３０４０６０４０４０３０Ｆ ７０　０４０３０６０４０７０３０４０３０３０３０１０１０１０２０１０２０ Ｆ８０　０３０２０１０４０６０５０３０２０５０１０１０２０４０２０２０１ ０Ｆ９０　０２０１０４０２０５０１０２０１０１０１０２０２０２０３０２０ ３０ＦＡＯ０４０３０２０５０７０６０４０３０６０２０２０３０５０３０３０ ２０ＦＢＯ０３０２０５０３０６０２０３０２０２０２超７８３ＣＩＥ　ＡＯ５ ００ＦＣＯＡ８　Ｂ４　ＢＦ　Ｃ８６４３２９６４Ｂ　２５１２６Ａ　ＩＡ　２ ２　ＢＥ　ＦＯ７８０ＦＤＯＢｅ　５Ｅ　０９８Ｂ　ＣＡ　ＥＡ　ＦＡ　７Ｄ　 ３Ｅ　ＩＦ　０００００００００００００ＦＥＯ００００００００００００００ ００００００００００００００００９７ＯＦＦ０　００　Ｇｏ　０００００００ ００ＤＥ８０Ｄ　Ｂ８００７Ｄ　ＯＤ　７Ｄ　ＯＤ　Ａ６本発明の特定の実施例 を示して説明したが、当業者であれば他の修正や改良が可能である。以上開示し 請求したすべての修正は本発明の範囲内である。

先行技（ホ１ ｌ＝＝、１１ ａｎ　Ｂ＋　Ｂ＞　８−、　８４Ｂ、　４／１０ｌ＝百・Ｅ

Claims (1)

【特許請求の範囲】
1. １．　出力信号を発生させるローカル信号手段：第１．第２の信号を受け、これ らに応答して、該第１．第２の信号の非類似度に関連した制御信号を発生するパ ターンアナライザ手段： 正規のタイミング信号を発生するタイミング手段；並びに、 前記ローカル信号手段に結合され、前記パターンアナライザ手段からの前記制御 信号及び前記タイミング手段からの前記タイミング信号に応答して、該制御信号 及びタイミング信号の所定の特性の関数として前記ローカル信号手段の前記出力 信号の発生時点を調整する調整手段を備えた信号同期システム。 ２　＠記手段は、所定値を増加的に供給して前記出力信号の前記発生時点を調整 する手段を更に備えた請求の範囲第１項記載の信号同期システム。 λ　前記ローカル信号手段の前記出力信号を前記第１の信号に関連させる手段及 び前記第２の信号として基準信号を発生させる手段を更に備えた請求の範囲第２ 項記載の信号同期システム。 ４、　前記制御信号の前記所定の特性は非類似度の離散値であり、かつ前記タイ ミング信号の前記所定の特性は該タイミング信号により形成される離散的タイシ ステム。 ５、　離散的タイミング区間内に前記非類似度の離散値を計測する手段を更に備 えた請求の範囲第４項記載の信号同期システム。 ６、＠記パターンアナライザ手段は信号相関回路を備え、前記第１の信号はディ ジタル符号化情報を含み、かつ前記システムは前記信号相関回路に結合されて前 記ディジタル符号化信号を受信し検出する受信手段を更に備えた請求の範囲第５ 項記載の信号同期システム。 ７、通信チャネル上を所定速度で伝送されてきたディジタル符号化信号を検出す る受信手段：時系列的なサンプリング周期を設定するタイミング信号を発生する ローカルクロック； 前記受信手段及び前記ローカルタロツクに応答して、前記各サンプリング周期ご とに、前記検出されたディジタル符号化信号及び基準信号間の非類似度に対応し た出力信号を発生する偏差パターン分析手段；並びに、 前記ローカルクロック及び前記偏差パターン分析手段に結合され、前記サンプリ ング期間の時系列的位置並びに前記検出されたディジタル符号化信号及び前記所 定基準信号間の非類似度に応答し、前記ローカルクロックの前記タイミング信号 の発生時点を調整する調整手段を備えた信号同期システム。 ＆　前記ローカルクロックは、前記サンプリング期間を、所定の群に配列する手 段を更に備えた請求の範囲第７項記載の同期システム。 ９、　前記偏差パターン分析手段は、前記所定の基準信号を格納するメモリ手段 を更に備えた請求の範囲第８項記載の同期システム。 １０、前記検出されたディジタル符号化信号及び前記所定の基準信号の各々は２ 値デジツトのシーケンスから成り、かつ前記偏差パターン分析手段は該２値シー ケンス間の非類似度を測定する手段を更に備えた請求の範囲第９項記載の同期シ ステム。 １１、前記偏差パターン手段は、検出されたディジタル符号化シーケンスを１サ ンプリング期間以上にわたって保持することによりデータの履歴を累積し、前記 シーケンス間の非類似度を測定する手段を更に備えた請求の範囲第１θ項記載の 同期システム。 １２、前記調整手段は、所定の群内の時系列的なサンプリング時点並びに前記検 出されたシーケンス及び基準シーケンスの不連続的な非類似度によってアクセス されて前記ローカルタロツク・タイミング信号に加えられるべき補正の大きさ及 び方向に関する情報を含む信号を発生するマトリックス・メモリ手段を更に備え た請求の範囲第１１項記載の同期システム。 １３、前記調整手段は、前記両シーケンス間の前記検出された偏差が所定の範囲 内にない限り、前記クロック信号の調整を禁止するシーケンス偏差範囲手段を更 に備えた請求の範囲第Ｕ項記載の同期システム。 １４、通信チャネル上を所定速度で伝送されてきたディジタル符号化信号を検出 する受信手段：前記ディジタル符号化信号の所定速度の整数倍の速度でタイミン グ信号を発生して繰返しサンプリング期間を設定するローカルタロツク手段、該 繰返しサンプリング期間は前記整数に対応して群分けされかつ順序付けられて予 測ビット区間内の整数個の期間を与えるものであり： 前記タイミング信号に応答し、各時系列的サンプリング期間内に前記ディジタル 符号化信号をサンプリングしデコードするサンプリング手段、該サンプリング手 段は前記デコードされた信号のシーケンスを格納する手段を備えるものであり； ディジタル符号化信号の基準シーケンスを格納するメモリ手段； 前記サンプリング手段及び前記メモリ手段に結合され、前記デコードされた信号 のシーケンス及び前記基準シーケンス間の偏差に関連した信号を発生する相関手 段：並びに 前記ローカルクロック手段及び前記サンプリング手段に結合され、前記群内のサ ンプリング期間の時間軸上の位置並びに前記デコードされ比信号シーケンス及び 前記基準シーケンス間の偏差量の双方に応じて、前記ローカルタロツク手段のタ イミング信号の発生を調整する調整手段を備えた信号同期システムＯ １５、前記検出されたディジタル符号化信号及び前記所定の基準信号の各々は２ 値テイジツトのシーケンスから成り、かつ前記相関手段は該２値デイジツトのシ ーケンス間の非類似度を測定する手段？更に備えた請求の範囲第１５項記載の同 期システム。 １６、前記相関手段は、検出されたディジタル符号化シーケンスを１サンプリン グ期間以上にわたって保持することによりデータの履歴を累積し、前記シーケン ス間の非類似度を測定する手段を更に備えた請求の範囲第１５項記載の同期シス テム。 １７、前記調整手段は、群内の時系列的なサンプリング時点並びに前記検出され たシーケンス及び基準シーケンスの非類似度によってアクセスされて前記ローカ ルタロツク・タイミング信号に加えられるべき補正の大きさ及び方向に関する情 報を含む信号を発生するマトリックス・メモリ手段を更に備えた請求の範囲第１ ６項記載の同期システム。 １８、前記調整手段は、前記両シーケンス間の前記検出された偏差が所定の範囲 内にない限シ、前記クロック信号の調整を禁止するシーケンス偏差範囲手段を更 に備えた請求の範囲第１７項記載の同期システム。 １９、前記同期用のディジタル符号化信号を交番２値デイジツトのシーケンスか ら構成しかつ前記倍数に係る整数を奇数とすることによって予測ピット区間の中 心に１個のサンプリングデータを設定する請求の範囲第１８項記載の同期システ ム。