JPH0311590B2 - - Google Patents
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- JPH0311590B2 JPH0311590B2 JP57501252A JP50125282A JPH0311590B2 JP H0311590 B2 JPH0311590 B2 JP H0311590B2 JP 57501252 A JP57501252 A JP 57501252A JP 50125282 A JP50125282 A JP 50125282A JP H0311590 B2 JPH0311590 B2 JP H0311590B2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04W—WIRELESS COMMUNICATION NETWORKS
- H04W88/00—Devices specially adapted for wireless communication networks, e.g. terminals, base stations or access point devices
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-
- H—ELECTRICITY
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- H04L7/00—Arrangements for synchronising receiver with transmitter
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-
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Mobile Radio Communication Systems (AREA)
Description
請求の範囲
１ 比較による評価に対して第１信号（受信信
号）及び第２信号（基準信号）を与える手段３
０，６０，６２，６４，６６，６８、 前記第１信号及び第２信号を受信し、それに応
答して前記第１信号と第２信号間の非類似度に関
する制御信号を発生するパターンアナライザ手段
２０、 反復性のタイミング信号を発生するタイミング
手段２２、及び出力信号を発生するローカル信号
手段２６を具える信号同期システムにおいて、 前記ローカル信号手段２６に結合され、前記パ
ターンアナライザ手段２０からの前記制御信号及
び前記タイミング手段２２からの前記タイミング
信号に応答し、前記タイミング信号によつて形成
される前記制御信号の大きさ及びデスクリートシ
リアルタイミング区間の関数として所定の値を増
分的に印加することによつて、前記ローカル信号
手段の前記出力信号の発生時点を進めるか又は遅
延させる調整手段２４、を具備することを特徴と
する信号同期システム。 ２ 前記パターンアナライザ手段２０は、相関パ
ターン照合回路３２を含み、対応するデスクリー
トシリアルタイミング区間の間中前記非類似度の
大きさを測定する前記請求の範囲第１項記載の信
号同期システム。 ３ 前記パターンアナライザ手段２０は、相関パ
ターン照合回路３２を具え、前記第１信号はデイ
ジタル的に符号化した情報を含み、前記第２信号
は、基準信号であり、前記システムは、前記パタ
ーンアナライザ手段に結合され、前記デイジタル
的に符号化した信号を受信し検出する受信手段３
０及び前記基準信号を記憶するメモリ手段６０，
６２，６４，６６，６８を更に含む前記請求の範
囲第２項記載の信号同期システム。 ４ 通信チヤネル上を所定の速度で伝送されてき
たデイジタル的に符号化した信号を検出する受信
手段３０を更に具え、 前記タイミング手段は、時系列的な反復性サン
プリング周期を設定するタイミング信号を発生す
るローカルクロツク４０を具え、 前記パターンアナライザ手段２０は、前記受信
手段及び前記ローカルクロツク４０に応答し、前
記サンプリング周期ごとに、前記第１信号から成
る前記検出されたデイジタル符号化信号と、前記
第２信号から成る所定の基準信号との間の非類似
度の大きさに対応する出力信号を発生する偏差パ
ターン分析手段３２，３６を具え、 前記調整手段２４は、前記ローカルクロツク４
０及び前記偏差パターン分析手段３２，３６に結
合され、サンプリング周期の直列（シリアル）時
間位置及び、前記検出されたデイジタル符号化信
号と前記所定の基準信号との間の非類似度の大き
さに、応答して前記ローカルクロツク４０のタイ
ミング信号の発生時点を調整するものである、前
記請求の範囲第１項記載の信号同期システム。 ５ 前記ローカルクロツク４０は、更に、予じめ
命名（指定）された等しい大きさの群（グルー
プ）のサンプリング周期を直列に順序付けして設
定する手段を具える、前記請求の範囲第４項記載
の信号同期システム。 ６ 前記偏差パターン分析手段３２，３６は、更
に、所定の基準信号を記憶するメモリ手段６０，
６２，６４，６６，６８を含む前記請求の範囲第
５項記載の信号同期システム。 ７ 前記検出されたデイジタル符号化信号及び前
記所定の基準信号は、各々、２進数のシーケンス
を具え、前記偏差パターン分析手段３２，３６
は、更に、前記２進数のシーケンス間の非類似度
の大きさを測定する手段３２を具える前記請求の
範囲第６項記載の信号同期システム。 ８ 前記偏差パターン分析手段３２，３６は、更
に、前記シーケンスの非類似度の測定用の履歴デ
ータを累積するため１個のサンプリング周期以上
の検出されたデイジタル符号化シーケンスを記憶
する手段３４を具える前記請求の範囲第７項記載
の信号同期システム。 ９ 前記調整手段は、更に、前記検出されたシー
ケンス及び基準シーケンスの予じめ指定された群
及び非類似度の大きさの範囲内でサンプリング周
期のシリアル位置によつてアクセスされるアドレ
ツサブルマトリツクスメモリ手段３４を具え、前
記アドレツサブルマトリツクスメモリ手段３４
は、前記ローカルクロツクタイミング信号に適用
される調整の大きさ及び方向に関する情報を含む
信号を発生する前記請求の範囲第８項記載の信号
同期システム。 １０ 前記シーケンス間の検出された偏差が所定
の範囲内になければ前記調整手段２４は、いかな
る調整も前記クロツク信号に印加されるのを禁止
するシーケンス偏差範囲手段１１４，１１６，１
２０を更に具える前記請求の範囲第９項記載の信
号同期システム。 発明の背景 １ 発明の技術分野 本発明は、概括的には信号同期システムに関す
るものであり、具体的には、時間サンプル並びに
入力信号と基準信号間の非類似度の関数として所
定の調整が行なわれる信号同期システムに関する
ものである。 ２ 先行技術の説明 アナログ信号用の信号同期システムは当該技術
分野で良く知られているが、最も良く知られてい
るものは無線受信機用の同調周波数を制御するた
めのものであろう。電圧制御発振回路（VCO）
を備えた位相ロツクループ回路（PLL）は、通
常、マスター発振器との周波数比較を行なう。こ
のVCO周波数のすべてのドリフトが位相比較回
路で検出され、その結果の誤差電圧がVCOに調
整用信号を供給し、その周波数を補正する。この
誤差信号の値は両信号間の位相差に比例し、これ
によつて同期が保持される。 デイジタル形式の情報を含む入力信号の処理に
使用されている従来のPLLは種々のものがある。
この種システムにおいては、デイジタル情報を正
確にデコードするため、ローカルクロツクを外部
のシステムクロツクに同期させることが通常要請
される。この種システムは無線受信機の同調制御
回路のVCOをローカルクロツクで置換え、かつ
位相調整回路で発振周波数を変化させる代りにロ
ーカルクロツクが入力信号との時間的周期を確立
するように調整されるという点において、無線受
信機の同調制御回路に類似している。 第１図のブロツク図に示すように、データ入力
線が位相検波回路に供給され、この位相検波回路
はローカルクロツクと入力データ信号間の位相差
を検出する。この種PLLシステムは、誤差信号
の結果を修正してシステムに応じた所定の関数関
係を実現するための伝達関数回路を備える場合も
ある。この伝達関数回路は、しばしば重み付け回
路として設計され、またいくつかの遅延回路を備
える。この修正された関数はサンプル・ホールド
回路に供給され、このサンプル・ホールド回路は
特定期間だけシステムの調整を許容する。この修
正された調整が位相調整回路に供給されてローカ
ルクロツク信号のタイミングが変化せしめられる
が、この供給時点は、通常、別個のタイミング回
路で決定される。この位相調整回路は、位相検波
回路に供給すべき再生クロツク信号を発生する。 上記先行技術の回路に付随するいくつかの問題
として、通常は２値形式をとるデジタル信号レベ
ルの検出及び判別、信号中の雑音の影響、あるい
は過去の調整の累積効果等がある。ビツト区間の
始端と終端を検出することもまた困難な問題であ
り、理想的なビツト区間端だけで選択的に補正で
きるように、サンプル・ホールド機能が備えられ
る。 他の形式の同期用PLLは、ビツト区間端の検
出に微分方式を採用している。通常、その種のシ
ステムは、十分な長さの０、１信号パターンを検
出してビツト区間端を識別すると共に、入力ビツ
ト端シーケンスに対するローカルクロツクの同期
を達成している。このビツト区間端（エツヂ）検
出同期方式の難点は、０、１の同期ビツトパター
ンが往々にして入力信号と紛らわしいため、同期
を確立するには明瞭かつ均一な十分多数のエツヂ
が必要となることであり；この微妙な同期ビツト
パターンの受信時の雑音によつて同期化が阻害さ
れたり；ローカルクロツクの単なるドリフトによ
つて同期が消失したりする。 連続０、１シーケンスの期間内に同期が確立さ
れない場合や後発的に同期が消失した場合には再
生回路によつて機能を保つようなある種の先行技
術は、通常は放送システムクロツクとの位相同期
に基づくスレーブクロツクとして動作するが同期
消失時にはマスタークロツクとしても動作するロ
ーカルクロツクを備えている。このようなシステ
ムに付随する主要な問題点は、同期形式で放送さ
れるデイジタル情報に対しては、ローカルクロツ
クが真にシステムクロツクに同期しており、かつ
時間と共にドリフトせずしかも同期消失期間が極
めて短かい場合に限り、ローカルクロツクがマス
タークロツクとして動作する利点を生じ得るとい
うことである。 発明の要約 本発明の一つの目的は、改良された信号同期シ
ステムを提供することにある。 本発明の他の目的は、時間及び信号相互間の非
類似度の双方の関数として調整を行なう信号同期
システムを提供することにある。 本発明の更に他の目的は、過去の調整の累積効
果に応じて同期化達成時点を調整する信号同期シ
ステムを提供することにある。 本発明の要旨の信号同期システムは、出力信号
を発生するローカル信号手段、第１、第２の信号
を受け該第１、第２の信号間の非類似度に関連し
た制御信号を発生するパターンアナライザ手段を
備えている。正規のタイミング信号を発生するタ
イミング手段並びに該タイミング手段に結合さ
れ、パターンアナライザ手段からの制御信号及び
タイミング手段からのタイミング信号の双方に応
答して、これら制御信号とタイミング信号の予め
選定された特性の関数としてローカル信号手段の
出力信号の発生時点を調整する調整手段も備えら
れる。更に具体的には、本発明のデイジタル同期
システムは、予測ビツト区間内にいくつかのデー
タサンプルが得られる程度十分な頻度で連続的な
サンプリングを行なうものである。これら各サン
プルは処理された後、サンプリングされた入力デ
イジタル信号のシーケンスと所定の基準ビツトシ
ーケンス中に含まれる情報相互の偏差を決定する
シーケンス相関回路の出力と結合される。このサ
ンプリング・クロツクシステムの調整は、既知の
ビツトシーケンス及び受信されたビツトシーケン
ス間の偏差の値の情報並びにこの情報が得られた
サンプリング時点に基づいて行なわれる。これら
偏差の値とサンプリング時点の双方は、独立変数
を構成する。これら２個の独立変数によつてメモ
リがアクセスされ、サンプリングクロツクの同期
を達成するための所定の補正がなされる。このよ
うにしてなされるべき補正は、調整に関する最近
の履歴の累積効果に依存せしめられる。本装置の
同期機能は、予測ビツト区間の中心にほぼ対応す
るサンプリング区間の中心においてビツトシーケ
ンス誤りが最小になるように、究極的には、サン
プリング・クロツクを調整することにより達成さ
れる。 発明の概要 ビツト情報速度の整数倍数であるサンプリング
速度において２進情報を含む入力ストリーム
（incoming stream）をサンプルする信号同期シ
ステムが開示されている。このシステムは、所定
のシーケンスを有するサンプルされたビツトパタ
ーンのシーケンスを相関し、サンプルされたシー
ケンスと所定のシーケンスとの間の非類似度の測
度（measure）を発生する。入力する２進情報を
有するローカルサンプリングクロツクの同期は、
非類似度の大きさ及び速度の時間の両方の関数で
あるローカルサンプリングクロツクに対して位相
を調整することにより達成される。 本明細書の添付図第２Ａ図は本発明の同期シス
テムの機能ブロツク図を示す。第２Ｂ図は、本発
明の実施例の詳細な機能ブロツク図であり、同図
の相関パターン照合回路３２に対応する詳細回路
を第３Ａ図に示し、この第２Ｂ図の機能ブロツク
で示された当該装置の残りの部分の詳細な回路図
を第３Ｂ図に示す。なお、第２Ｂ図の相関パター
ン照合回路３２と比較回路３６との組合せは、本
発明の要旨においては偏差パターン分析手段とし
て説明される。更に、第３Ｂ図の同期カウンタ１
１４，１１６とオアゲート１２０の組合せは、本
発明の要旨においては、シーケンス偏差範囲手段
として説明される。
号）及び第２信号（基準信号）を与える手段３
０，６０，６２，６４，６６，６８、 前記第１信号及び第２信号を受信し、それに応
答して前記第１信号と第２信号間の非類似度に関
する制御信号を発生するパターンアナライザ手段
２０、 反復性のタイミング信号を発生するタイミング
手段２２、及び出力信号を発生するローカル信号
手段２６を具える信号同期システムにおいて、 前記ローカル信号手段２６に結合され、前記パ
ターンアナライザ手段２０からの前記制御信号及
び前記タイミング手段２２からの前記タイミング
信号に応答し、前記タイミング信号によつて形成
される前記制御信号の大きさ及びデスクリートシ
リアルタイミング区間の関数として所定の値を増
分的に印加することによつて、前記ローカル信号
手段の前記出力信号の発生時点を進めるか又は遅
延させる調整手段２４、を具備することを特徴と
する信号同期システム。 ２ 前記パターンアナライザ手段２０は、相関パ
ターン照合回路３２を含み、対応するデスクリー
トシリアルタイミング区間の間中前記非類似度の
大きさを測定する前記請求の範囲第１項記載の信
号同期システム。 ３ 前記パターンアナライザ手段２０は、相関パ
ターン照合回路３２を具え、前記第１信号はデイ
ジタル的に符号化した情報を含み、前記第２信号
は、基準信号であり、前記システムは、前記パタ
ーンアナライザ手段に結合され、前記デイジタル
的に符号化した信号を受信し検出する受信手段３
０及び前記基準信号を記憶するメモリ手段６０，
６２，６４，６６，６８を更に含む前記請求の範
囲第２項記載の信号同期システム。 ４ 通信チヤネル上を所定の速度で伝送されてき
たデイジタル的に符号化した信号を検出する受信
手段３０を更に具え、 前記タイミング手段は、時系列的な反復性サン
プリング周期を設定するタイミング信号を発生す
るローカルクロツク４０を具え、 前記パターンアナライザ手段２０は、前記受信
手段及び前記ローカルクロツク４０に応答し、前
記サンプリング周期ごとに、前記第１信号から成
る前記検出されたデイジタル符号化信号と、前記
第２信号から成る所定の基準信号との間の非類似
度の大きさに対応する出力信号を発生する偏差パ
ターン分析手段３２，３６を具え、 前記調整手段２４は、前記ローカルクロツク４
０及び前記偏差パターン分析手段３２，３６に結
合され、サンプリング周期の直列（シリアル）時
間位置及び、前記検出されたデイジタル符号化信
号と前記所定の基準信号との間の非類似度の大き
さに、応答して前記ローカルクロツク４０のタイ
ミング信号の発生時点を調整するものである、前
記請求の範囲第１項記載の信号同期システム。 ５ 前記ローカルクロツク４０は、更に、予じめ
命名（指定）された等しい大きさの群（グルー
プ）のサンプリング周期を直列に順序付けして設
定する手段を具える、前記請求の範囲第４項記載
の信号同期システム。 ６ 前記偏差パターン分析手段３２，３６は、更
に、所定の基準信号を記憶するメモリ手段６０，
６２，６４，６６，６８を含む前記請求の範囲第
５項記載の信号同期システム。 ７ 前記検出されたデイジタル符号化信号及び前
記所定の基準信号は、各々、２進数のシーケンス
を具え、前記偏差パターン分析手段３２，３６
は、更に、前記２進数のシーケンス間の非類似度
の大きさを測定する手段３２を具える前記請求の
範囲第６項記載の信号同期システム。 ８ 前記偏差パターン分析手段３２，３６は、更
に、前記シーケンスの非類似度の測定用の履歴デ
ータを累積するため１個のサンプリング周期以上
の検出されたデイジタル符号化シーケンスを記憶
する手段３４を具える前記請求の範囲第７項記載
の信号同期システム。 ９ 前記調整手段は、更に、前記検出されたシー
ケンス及び基準シーケンスの予じめ指定された群
及び非類似度の大きさの範囲内でサンプリング周
期のシリアル位置によつてアクセスされるアドレ
ツサブルマトリツクスメモリ手段３４を具え、前
記アドレツサブルマトリツクスメモリ手段３４
は、前記ローカルクロツクタイミング信号に適用
される調整の大きさ及び方向に関する情報を含む
信号を発生する前記請求の範囲第８項記載の信号
同期システム。 １０ 前記シーケンス間の検出された偏差が所定
の範囲内になければ前記調整手段２４は、いかな
る調整も前記クロツク信号に印加されるのを禁止
するシーケンス偏差範囲手段１１４，１１６，１
２０を更に具える前記請求の範囲第９項記載の信
号同期システム。 発明の背景 １ 発明の技術分野 本発明は、概括的には信号同期システムに関す
るものであり、具体的には、時間サンプル並びに
入力信号と基準信号間の非類似度の関数として所
定の調整が行なわれる信号同期システムに関する
ものである。 ２ 先行技術の説明 アナログ信号用の信号同期システムは当該技術
分野で良く知られているが、最も良く知られてい
るものは無線受信機用の同調周波数を制御するた
めのものであろう。電圧制御発振回路（VCO）
を備えた位相ロツクループ回路（PLL）は、通
常、マスター発振器との周波数比較を行なう。こ
のVCO周波数のすべてのドリフトが位相比較回
路で検出され、その結果の誤差電圧がVCOに調
整用信号を供給し、その周波数を補正する。この
誤差信号の値は両信号間の位相差に比例し、これ
によつて同期が保持される。 デイジタル形式の情報を含む入力信号の処理に
使用されている従来のPLLは種々のものがある。
この種システムにおいては、デイジタル情報を正
確にデコードするため、ローカルクロツクを外部
のシステムクロツクに同期させることが通常要請
される。この種システムは無線受信機の同調制御
回路のVCOをローカルクロツクで置換え、かつ
位相調整回路で発振周波数を変化させる代りにロ
ーカルクロツクが入力信号との時間的周期を確立
するように調整されるという点において、無線受
信機の同調制御回路に類似している。 第１図のブロツク図に示すように、データ入力
線が位相検波回路に供給され、この位相検波回路
はローカルクロツクと入力データ信号間の位相差
を検出する。この種PLLシステムは、誤差信号
の結果を修正してシステムに応じた所定の関数関
係を実現するための伝達関数回路を備える場合も
ある。この伝達関数回路は、しばしば重み付け回
路として設計され、またいくつかの遅延回路を備
える。この修正された関数はサンプル・ホールド
回路に供給され、このサンプル・ホールド回路は
特定期間だけシステムの調整を許容する。この修
正された調整が位相調整回路に供給されてローカ
ルクロツク信号のタイミングが変化せしめられる
が、この供給時点は、通常、別個のタイミング回
路で決定される。この位相調整回路は、位相検波
回路に供給すべき再生クロツク信号を発生する。 上記先行技術の回路に付随するいくつかの問題
として、通常は２値形式をとるデジタル信号レベ
ルの検出及び判別、信号中の雑音の影響、あるい
は過去の調整の累積効果等がある。ビツト区間の
始端と終端を検出することもまた困難な問題であ
り、理想的なビツト区間端だけで選択的に補正で
きるように、サンプル・ホールド機能が備えられ
る。 他の形式の同期用PLLは、ビツト区間端の検
出に微分方式を採用している。通常、その種のシ
ステムは、十分な長さの０、１信号パターンを検
出してビツト区間端を識別すると共に、入力ビツ
ト端シーケンスに対するローカルクロツクの同期
を達成している。このビツト区間端（エツヂ）検
出同期方式の難点は、０、１の同期ビツトパター
ンが往々にして入力信号と紛らわしいため、同期
を確立するには明瞭かつ均一な十分多数のエツヂ
が必要となることであり；この微妙な同期ビツト
パターンの受信時の雑音によつて同期化が阻害さ
れたり；ローカルクロツクの単なるドリフトによ
つて同期が消失したりする。 連続０、１シーケンスの期間内に同期が確立さ
れない場合や後発的に同期が消失した場合には再
生回路によつて機能を保つようなある種の先行技
術は、通常は放送システムクロツクとの位相同期
に基づくスレーブクロツクとして動作するが同期
消失時にはマスタークロツクとしても動作するロ
ーカルクロツクを備えている。このようなシステ
ムに付随する主要な問題点は、同期形式で放送さ
れるデイジタル情報に対しては、ローカルクロツ
クが真にシステムクロツクに同期しており、かつ
時間と共にドリフトせずしかも同期消失期間が極
めて短かい場合に限り、ローカルクロツクがマス
タークロツクとして動作する利点を生じ得るとい
うことである。 発明の要約 本発明の一つの目的は、改良された信号同期シ
ステムを提供することにある。 本発明の他の目的は、時間及び信号相互間の非
類似度の双方の関数として調整を行なう信号同期
システムを提供することにある。 本発明の更に他の目的は、過去の調整の累積効
果に応じて同期化達成時点を調整する信号同期シ
ステムを提供することにある。 本発明の要旨の信号同期システムは、出力信号
を発生するローカル信号手段、第１、第２の信号
を受け該第１、第２の信号間の非類似度に関連し
た制御信号を発生するパターンアナライザ手段を
備えている。正規のタイミング信号を発生するタ
イミング手段並びに該タイミング手段に結合さ
れ、パターンアナライザ手段からの制御信号及び
タイミング手段からのタイミング信号の双方に応
答して、これら制御信号とタイミング信号の予め
選定された特性の関数としてローカル信号手段の
出力信号の発生時点を調整する調整手段も備えら
れる。更に具体的には、本発明のデイジタル同期
システムは、予測ビツト区間内にいくつかのデー
タサンプルが得られる程度十分な頻度で連続的な
サンプリングを行なうものである。これら各サン
プルは処理された後、サンプリングされた入力デ
イジタル信号のシーケンスと所定の基準ビツトシ
ーケンス中に含まれる情報相互の偏差を決定する
シーケンス相関回路の出力と結合される。このサ
ンプリング・クロツクシステムの調整は、既知の
ビツトシーケンス及び受信されたビツトシーケン
ス間の偏差の値の情報並びにこの情報が得られた
サンプリング時点に基づいて行なわれる。これら
偏差の値とサンプリング時点の双方は、独立変数
を構成する。これら２個の独立変数によつてメモ
リがアクセスされ、サンプリングクロツクの同期
を達成するための所定の補正がなされる。このよ
うにしてなされるべき補正は、調整に関する最近
の履歴の累積効果に依存せしめられる。本装置の
同期機能は、予測ビツト区間の中心にほぼ対応す
るサンプリング区間の中心においてビツトシーケ
ンス誤りが最小になるように、究極的には、サン
プリング・クロツクを調整することにより達成さ
れる。 発明の概要 ビツト情報速度の整数倍数であるサンプリング
速度において２進情報を含む入力ストリーム
（incoming stream）をサンプルする信号同期シ
ステムが開示されている。このシステムは、所定
のシーケンスを有するサンプルされたビツトパタ
ーンのシーケンスを相関し、サンプルされたシー
ケンスと所定のシーケンスとの間の非類似度の測
度（measure）を発生する。入力する２進情報を
有するローカルサンプリングクロツクの同期は、
非類似度の大きさ及び速度の時間の両方の関数で
あるローカルサンプリングクロツクに対して位相
を調整することにより達成される。 本明細書の添付図第２Ａ図は本発明の同期シス
テムの機能ブロツク図を示す。第２Ｂ図は、本発
明の実施例の詳細な機能ブロツク図であり、同図
の相関パターン照合回路３２に対応する詳細回路
を第３Ａ図に示し、この第２Ｂ図の機能ブロツク
で示された当該装置の残りの部分の詳細な回路図
を第３Ｂ図に示す。なお、第２Ｂ図の相関パター
ン照合回路３２と比較回路３６との組合せは、本
発明の要旨においては偏差パターン分析手段とし
て説明される。更に、第３Ｂ図の同期カウンタ１
１４，１１６とオアゲート１２０の組合せは、本
発明の要旨においては、シーケンス偏差範囲手段
として説明される。
本発明の新規な特徴は添付した請求の範囲に詳
述されている。しかし、本発明自体は、以下の図
面を参照して行なう以下の説明により、その他の
目的や利点と共に最も良く理解されよう。 第１図は、先行技術の同期システムの機能ブロ
ツク図である。 第２Ａ図は、本発明の好適実施例の同期システ
ムの機能ブロツク図である。 第２Ｂ図は、本発明の好適実施例の更に詳細な
機能ブロツク図である。 第３Ａ図と第３Ｂ図は、第２Ｂ図の同期装置の
詳細な電気回路である。 第４図は、本発明の信号相関回路の他の実施例
の機能ブロツク図である。 第５図は、本発明の他の実施例用のフアームウ
エア・プログラムを内蔵するマイクロコンピユー
タのブロツク図である。 第６図は、本発明の他の実施例についてのデイ
ジタル信号フオーマツトのダイヤグラムである。 第７Ａ図と第７Ｂ図は、本発明の他の実施例に
ついての全フアームウエア・プログラムの連続し
たフローチヤートである。 第８図は、本発明の他の実施例についての同期
サブプログラムの詳細なフローチヤートである。 好適実施例の説明 さて、詳細には、図面を参照すれば、第２Ａ図
は、本発明の一好適実施例の同期システムの機能
ブロツク図を示している。 パターンアナライザ２０は、信号１、信号２と
表示された２個の入力信号を受ける。このパター
ンアナライザ２０の機能は、信号１と信号２の信
号パターンを比較し、これら２個の入力信号間の
計測された差異ないしは非類似度に関連した制御
信号を発生することにある。タイミング手段２２
は、正規のタイミング信号を発生する。調整手段
２４はローカル信号手段２６に結合されており、
パターンアナライザ２０からの制御信号を受ける
と共に、タイミング手段２２で発生されたタイミ
ング信号を受ける。この調整手段２４は、制御信
号とタイミング信号の関数である調整信号を発生
する。ローカル信号手段２６は、調整手段２４か
らの調整信号によつて調整された出力信号を発生
する。 信号１と信号２がパターンアナライザ２０に供
給されると、制御信号が発生される。この制御信
号は、タイミング手段２２のタイミング信号と共
に２個の独立変数を構成し、これらは調整手段２
４に供給され、ローカル信号手段２６に供給され
るべき調整信号の特性を定める。調整手段２４の
出力信号は、２個の独立変数としての各入力信号
の関数である。ローカル信号手段２６は、調整手
段２４の出力信号によつて時間的な調整がなされ
た出力信号を発生する。このようにローカル信号
手段の出力信号は、時間の関数として、調整手段
２４によつて制御される。従つて、信号１及び信
号２間の偏差並びに独立パラメータである時間の
関数として、ローカル信号手段２６の出力信号の
タイミングに対し同期が図られる。このように、
出力信号は適宜量進められたり遅延されたりす
る。 第２Ｂ図は、デスクリート動作の好適実施例の
同期システムの詳細ブロツク図であり、本好適実
施例を更に詳細に例示するため、更にに変形され
ている。受信回路３０は、入力信号を受ける。こ
の受信回路３０はハードワイヤ接続でもよいし、
伝送情報を検波する通信用受信機であつてもよ
い。この受信回路３０はパターンアナライザ２０
に対応する相関パターン照合回路３２に接続され
ているが、この相関パターン照合回路３２に供給
される信号は、好適には２値デイジタルパターン
である。この相関パターン照合回路３２への第２
の信号入力が図示されていないが、これは、パタ
ーンが所定の信号であるためこれと相関を取るべ
き第２の信号をパターン照合回路３２の内部に備
える方が便利なためである。この相関パターン照
合回路３２の出力信号は、アドレツサブルメモリ
３４及び比較回路３６に供給される。上記出力信
号は、入力信号パターンと内部で蓄積ないし発生
された所定の信号パターンとの偏差ないし非類似
度の測度である。この偏差は、２値シーケンス間
の偏差の場合には不連続的な値となろうし、２個
の一般化された信号パターンについては連続的に
変化する偏差信号となろう。 比較回路３６は基準値信号を受け、これに基づ
き相関パターン照合回路３２からの偏差ないし非
類似度の大きさを評価する。既知パターンからの
偏差値が基準値以下である場合の比較回路３６の
出力は、照合一致検出信号と表示されており、こ
れはアンドゲート３８に供給される。こアンドゲ
ート３８は、外部クロツクから調整イネーブル信
号を受ける。このアンドゲート３８の出力は、終
局的には調整の更新を許容し、外部クロツクで定
められる所定時点における同期を達成させる。外
部クロツクという用語を用いたのは、このクロツ
ク動作をタイミング手段２２の同様の動作と区別
するためにすぎない。アンドゲート３８の出力端
子は、可変移相クロツク４０とＮ−状態カウンタ
４２のクリア端子に接続されている。Ｎ−状態カ
ウンタ４２の第１の出力端子は、アドレツサブル
メモリ３４に接続されている。このアドレツサブ
ルメモリ３４の出力端子は、可変位相クロツク４
０に接続されている。この可変位相クロツク４０
の出力はサンプリング・クロツク信号と表示され
ており、この出力はＮ−状態カウンタ４２の第２
の入力端子と相関パターン照合回路３２の第２の
入力端子に供給される。Ｎ−状態カウンタ４２の
第２の入力端子は再生クロツクと表示されてお
り、これは予測ビツト区間端に対応している。 受信回路３０に信号が受信されると、この信号
は相関パターン照合回路３２に供給され、ここで
内部に蓄積ないし発生された所定パターンとの相
関がとられる。この相関パターン照合回路３２の
出力は、受信回路３０で検出された入力信号と所
定の信号パターンとの偏差ないし非類似度の測度
信号である。この出力信号はアドレツサブルメモ
リ３４に供給され、特定の関数関係で規定される
対応の調整信号を部分的に表示する一方の独立変
数を与える。この好適実施例の場合、説明の便宜
上、受信パターンとして２値信号パターンを用
い、これに対応して相関用の所定パターンについ
ても２値シーケンスを用いる。従つて、相関パタ
ーンアナライザ３２からの出力は不連続値であ
り、これはアドレツサブルメモリ３４のロケーシ
ヨンをアドレスする。 同様に、Ｎ−状態カウンタ４２はタイミング手
段２２に対応しており、また説明の便宜上、その
不連続的なタイミング信号ないし時刻の関数項を
カウンタのカウント状態に対応させる。Ｎ−状態
カウンタ４２の出力は、調整手段に供給されて関
数関係を定める第２の独立変数である。この場
合、不連続的なタイミング信号は、関数的に関連
した調整信号の値に対応するアドレツサブルメモ
リ３４のアドレスロケーシヨン範囲を特定する。
Ｎ−状態カウンタ４２の出力はメモリ３４に接続
され、制御信号と共に、アドレツサブルメモリ３
４内の一義的なアドレスロケーシヨンを表示す
る。アドレツサブルメモリ３４の種々のロケーシ
ヨンに蓄積された情報は、Ｎ−状態カウンタ４２
の信号と相関パターン照合回路３２の出力信号の
各種の組合せだけによつてアクセスされる。この
アドレツサブルメモリ３４に蓄積された情報は大
きさと方向をもつた不連続的な補正量から成つて
おり、これは可変位相クロツク４０に供給され
る。デスクリート・システムとして例示したが、
タイミング信号と非類似度信号を独立変数に用い
て任意の関数関係を定め得ることも明らかであろ
う。 比較回路３６の出力信号は、十分な相関が得ら
れパターン間の照合一致が検出された旨を表示す
る。これには、既知パターンからの偏差の検出値
がＡである場合に、同期化のため十分であると考
えられる所定値Ｂが必要である。この値Ｂは許容
最大偏差である。このように、ＡがＢ以下である
限り、十分な相関が検出された旨の信号が発生さ
れる。これは通常の相関の概念と一致する。 この照合一致検出信号をアンドゲート３８の入
力端子において適宜な時刻信号と結合し、更新信
号を発生させるのが好適である。この更新信号は
可変位相クロツク４０を駆動し、アドレツサブル
メモリ３４に蓄積されている補正因子によつてサ
ンプリングクロツク信号のタイミングを変更せし
めることによりこれを補正する。この更新信号は
Ｎ−状態カウンタ４２にも結合されてこれをクリ
アし、そのカウント動作を再開させる。後に詳述
するように、このＮ−状態カウンタ４２の種々の
状態は、このＮ−状態カウンタに供給されてその
各状態を駆動するサンプリングクロツクによつて
分割された予測ビツト区間の有限の時間間隔に対
応する。 これら独立変数の組合せについては他に適宜な
方法も多数あるが、可変位相クロツクへの補正が
入力信号と既知パターン間の偏差ないし非類似度
の検出値並びにこの差異の検出時点の両者の関数
である点では共通している。このように、可変位
相クロツクになされる補正は、予測区間内のサン
プリング時点並びに入力信号と既知信号のサンプ
リングされた偏差量という２個の独立変数の関数
である。 第３Ａ図と第３Ｂ図を組合せたものは、第２Ｂ
図の同期システムの第１の実施例の詳細な電気回
路図である。並列出力端子を有する５個の縦列接
続８ビツトシリアル・シフトレジスタ５０，５
２，５４，５６及び５８の各クロツク入力端子
に、サンプリングクロツク信号が供給される。同
期用サンプリングされた受信信号パターンから成
るデータ入力信号が、シリアル・シフトレジスタ
５０のデータ入力端子に供給される。５個のシリ
アル・シフトレジスタの各々は、８個の出力A0
乃至A7を有している。これらシリアル・シフト
レジスタの縦列接続は、レジスタ５０の出力端子
A0をシリアル・レジスタ５２のデータ入力端子
に接続することによつて達成される。同様に、レ
ジスタ５２の出力端子A7はレジスタ５４のデー
タ入力端子に接続され；レジスタ５４の出力端子
A7はレジスタ５６のデータ入力端子に接続さ
れ；レジスタ５６の出力端子A7はレジスタ５８
のデータ入力端子に接続されている。 各レジスタ５０，５２，５４，５６及び５８の
端子A0乃至A7は、それぞれプログラマブル・リ
ードオンリー・メモリ（PROM）６０，６２，
６４，６６及び６８の入力端子に接続されてい
る。PROM６０，６２，６４，６６及び６８の
各々は、出力端子O0乃至O3を有する。PROM６
０と６２の出力端子O0乃至O3は、２値加算回路
７０の入力端子に接続されている。同様に、
PROM６４と６６の出力端子O0乃至O3は、２値
加算回路７２の出力端子に接続されている。２値
加算回路７０と７２の各々は、接地されたクロツ
ク入力端子INと４個の出力端子Σ0乃至Σ3を有す
る。これら２値加算回路７０と７２の出力端子は
第３の２値加算回路７４の対応の８個の入力端子
に接続され、この第３の２値加算回路のクロツク
入力端子INは接地されている。 ２値加算回路７０のOT端子は、アンドゲート
７６の第１の入力端子と排他的論理和ゲート７８
の第１の入力端子に接続されている。２値加算回
路７２のOT出力端子は、アンドゲート７６の第
２の入力端子と排他的論理和ゲート７８の第２の
入力端子に接続されている。２値加算回路７４の
Σ0乃至Σ3出力端子は、２値加算回路８０の最初
の４個の入力端子に接続されている。この２値加
算回路の残りの４個の入力端子には、PROM６
８の出力端子O0乃至O3が接続されている。２値
加算回路８０のクロツク入力端子は接地されてい
る。この２値加算回路８０のOT出力端子は、２
値加算回路８２のクロツク入力端子INに接続さ
れている。２値加算回路７４のO7端子は、２値
加算回路８２の第１の入力端子に接続されてい
る。この２値加算回路８２の次の３個の入力端子
は接地されている。この２値加算回路８２の第５
番目の入力端子には排他的論理和ゲート７８の出
力端子が接続されており、同じく第６番目の入力
端子にはアンドゲート７６の出力端子が接続され
ている。この２値加算回路の第７番目と第８番目
の入力端子は接地されている。２値加算回路８０
の４個の出力端子はB0乃至B3と表示されており、
２値加算回路８２の２個の端子B4とB5だけが図
示されている。信号端子B0乃至B5は、相関出力
信号端子とも表示される。 概して、信号相関回路の機能は当該分野で良く
知られている。通常ある種の比較回路により入力
信号と基準信号との比較がなされ、この比較出力
が積算回路に供給されて、一致又は不一致数の積
算が行なわれる。例えば、米国特許第4032885号
は上述のような方法で動作する先行技術のデイジ
タル比較回路を開示している。本発明の好適実施
例においては、基準信号との比較動作を個別に行
なうことなく、入力データを縦列的に蓄積するシ
リアルビツトレジスタの出力によつていくつかの
PROMのうちの１つのメモリロケーシヨンを直
接的にアドレスせしめる利点がある。このロケー
シヨンの情報は、不一致比較結果の正確な値とな
つている。 要約すれば、本好適実施例の相関回路の動作は
次のようなものである。データ入力信号が縦列構
成の８ビツト・シフトレジスタ中の第１のレジス
タに供給され、これによつて受信信号のサンプル
について測定された信号レベルがサンプリングク
ロツク信号と共に第１のレジスタ内にクロツキン
グされる。このシステムの初期動作において、入
力データは左方から右方に順次シフトされ、すべ
てのレジスタにサンプリング情報が格納される。
この時点において、複数レジスタ内に連続した40
ビツトが格納されるが、好適には各８ビツトの受
信入力情報から成る５個のサンプルを表示する。
このように、縦列レジスタ５０，５２，５４，５
６及び５８によつて、８ビツトの符号化パターン
の格納と予測ビツト区間に対する５個のサンプル
のサンプリングを行なう。相関用のパターンを更
に長くした又は予測ビツト区間当りのサンプル数
を増すため、レジスタを追加してもよいことは当
業者にとつて自明であろう。 先行技術の相関回路の通常の動作においては、
データを基準信号と比較して相関をとるために、
各シフトレジスタは各サンプル値を順送りすると
共に格納手段を提供する。通常は、基準信号と入
力データ信号が一連のデイジタルビツト比較回路
に供給され、サンプルと予測値が一致する場合に
は出力信号が発生される。これらの出力信号は加
算され、信号相関回路における比較一致数が検出
される。 第一の実施例においては、サンプルされた入力
データでPROM内のロケーシヨンを直接的にア
ドレスせしめ、このアドレス可能なロケーシヨン
に格納された情報値によつて正確な相関数を決定
させるのが好適である。次にこの情報は加算回路
に供給されて相関が検出される。再度説明の便宜
上、入力デイジタル信号パターンが２値の１、０
であり、これと相関がとられるパターンも最小限
８ビツトにわたつて繰返えされる一連の１、０パ
ターンであるとする。従つて、レジスタ５０，５
２，５４，５６及び５８は、０、１ビツト列に対
応した種々のサンプリング情報を格納することに
なる。例えば、シリアルレジスタ５０は、完全な
格納が行なわれると最初の５個の位置に５個の０
を格納し、これに３個の０が後続する。これに対
応して、シリアルレジスタ５２は、２個の０、５
個の１及び後続の０を格納する。シリアルレジス
タ５４は、４個の０と４個の１を格納する。シリ
アルレジスタ５６は、１個の１、５個の０及び２
個の１を格納する。シリアルレジスタ５８は、３
個の１と後続の５個の０を格納する。このよう
に、各シリアルレジスタの出力A0乃至A7は、予
測ビツト区間当り５個の割合でサンプリングされ
た検波１、０入力信号パターンに対応する。 従つて、PROM内の情報は、適切に配列され
たシリアルレジスタ内の種々の縦列位置に対する
０と１の個数の単なる総和となつている。いくつ
かの異種パターンが同一値を格納している異なる
ロケーシヨンをアドレスし得ることは明らかであ
る。これは、N1とN2が同一であるような対象Ｎ
の入替え数の解析上の問題である。この場合、パ
ターン中の１と０の数が類似度となる。一例とし
て、シリアルレジスタ５０の最初の５段と対応の
出力A0乃至A4を考えよう。出力線A0乃至A4から
得られるパターンの各種の組合せは以下のとおり
である。第１に、５個の１が考えられるがこの組
合せは一義的であり；第２に、４個の１と１個の
０がありこれについては５通りの組合せが存在
し；第３に、３個の１と２個の０がありこれにつ
いては10通りの組合せが存在し；第４に、２個の
１と３個の０がありこれについては10通りの組合
せが存在し；第５に、１個の１と４個の０があり
これについては５通りの組合せが存在し；最後に
すべてが０となる場合がありこの組合せも一義的
である。従つて、シリアルレジスタ５２の最初の
５ビツトについて、32通りの０、１パターンの組
合せが存在するがこれらパターンの各々は
PROM６０内の異なるアドレス可能なロケーシ
ヨンを構成する。しかしながら、入力０、１パタ
ーンによつてアドレスされるロケーシヨンに蓄積
されている情報の種類はかなり少ない。すなわ
ち、入力信号パターンが多種のロケーシヨンをア
ドレスするものの、これらのロケーシヨンに蓄積
されている正確な信号レベル数はかなり少ない。
A0乃至A4についての所望パターンはオール１で
あるから、検出されたパターン中の０の計数値は
非類似度の大きさを与える。この情報を変形して
適当な関数的重み付けを行なうこともできる。 シリアルレジスタ５０の解析の続行に当たつて
は、残り３ビツトにについても同様に扱うことが
できる。残り３ビツトに対する解析を繰返えす
と、オール１の組合せは一義的であり、１個の１
と２個の０については３通りの組合せがあり、同
様に２個の１と１個の０については３通りの組合
せがあり、最後にオール０は一義的な組合せを与
える。結局、８通りの組合せがある。このアドレ
ス動作のためのメモリの大きさは、５ビツトと３
ビツトのパターンの各々に対する組合せ数、すな
わち32と８の積であり、256個のアドレス可能な
ロケーシヨンを必要とする。従つてメモリは、好
適には256個のアドレス可能なロケーシヨンを有
し、各ロケーシヨンは４ビツトの情報が格納され
る。 残りのレジスタについての解析も全く同様であ
り、検出されたサンプル値の種々の組合せによつ
て、検出されたビツトの組合せについての正確な
値を格納するロケーシヨンがアドレスされる。各
２値加算回路は好適には４ビツト形式であり、こ
れらはPROM６０，６２，６４，６６及び６８
からのすべての出力情報に接続されている。構成
は、標準の高速キヤリ動作の４ビツト・フルアダ
ーとなつている。この構成によつて、最大256の
計数非類似度を有する相関出力数の発生が可能と
なる。この実施例においては、予測ビツト区間当
り５個の８ビツトサンプルについて最悪値は40で
あるが、後に詳述するように、相関基準値のた
め、そのような値になることはない。 さらに、この相関回路の実現に当つては、標準
の集積回路を用いるのが好適であつた。具体的に
は、８ビツト並列出力シリアル・シフトレジスタ
SN74164が好適であり、そのピン１は入力端子と
なり、ピン８はクロツク端子となり、ピン３，
４，５，６，１０，１１，１２及び１３はそれぞ
れ出力端子A0乃至A7となる。同様に、PROM６
０，６２，６４，６６及び６８として、タイプ
SN74287の３状態出力を有する1024ビツト
PROMを用いるのが好適であつた。この場合、
ピン５，６，７，４，３，２，１及び１５は入力
端子となり；ピンン１２，１１，１０及び９はデ
ータ出力端子となる。更に、２値加算回路７０，
７２，７４，８０及び８２として、高速キヤリの
４ビツト・フルアダーSN74283を使用するのが好
適であつた。これらフルアダーのピン５，３，１
４及び１２並びに６，２，１５及び１１は入力端
子となる。出力端子Σ0乃至Σ3は、ピン４，１，
１３及び１０に対応する。２値加算回路が接地さ
れる場合を除き、OT端子はピン７に対応し、IN
端子はピン９に対応する。フルアダー８２の場
合、図中の出力端子B4とB5だけが使用されてお
り、これらはピン４と１に対応する。加算回路８
２のIN端子はピン９に対応し、加算回路８０の
OT端子に結合されている。加算回路８２の３個
のデータ入力端子のそれぞれはピン５，６及び２
に対応し、ピン３，１４，１２，１５及び１１は
接地されている。 高速キヤリの４ビツト・フルアダーの構成は次
のようになつている。加算と桁上げ操作が全て実
行され、この相関回路の出力B0乃至B5は、入力
しサンプリングされた信号と所定の信号パターン
（この場合説明の便宜上、予測ビツト区間当り５
個のサンプル速度でサンプリングされた０、１シ
ーケンス）相互間の相関度を表示する。 第２Ｂ図の相関パターン照合回路３２に対応す
る詳細回路を第３Ａ図に示したが、この第２Ｂ図
の機能ブロツクで示された当該装置の残りの部分
の詳細な回路図を第３Ｂ図に示す。相関回路の出
力信号B0乃至B3は、４ビツトの大小比較回路９
０の入力端子に供給される。相関回路の出力信号
B4とB5は、第２の４ビツト・大小比較回路９２
の最初の２個の端子に供給される。この４ビツ
ト・大小比較回路９２の残りの２個の入力端子は
接地されている。２値信号C0乃至C3は大小比較
回路９０の第２の入力端子の組に供給され、２値
信号C4とC5は大小比較回路９２の第２の入力端
子の組の最初の２個に供給される。大小比較回路
９２の第２の入力端子の組の残りの２個は接地さ
れている。 ２値信号C0乃至C5は、検出相関値の許容値を
定める基準値信号である。同期用に８ビツトの
０、１信号と共にビツト当り５個のサンプルが用
いられる例においては、ビツトサンプルと対応の
予測ビツトパターン間の非類似比較結果は、好適
には４ないしこれ以下である。このように、一例
としては、C0乃至C5を値４の２値符号化信号と
することができる。 大小比較回路９０と９２は、第２Ｂ図の比較回
路３６との対応を明確にするため、破線で囲んで
示されている。大小比較回路９０の入力端子＞、
＝及び＜は、いずれも接地されている。この大小
比較回路９０の出力端子＞、＝及び＜は、それぞ
れ大小比較回路９２の入力端子＞、＝及び＜に接
続されている。大小比較回路９２の出力端子＜と
＝は、それぞれオアゲート９３の第１、第２の入
力端子に接続され、このゲートの出力端子はナン
ドゲート９４の第１の入力端子として接続されて
いる。オアゲート９３の出力は、照合一致検出と
表示されている。ナンドゲート９４の第２の入力
調整イネーブルは、第２Ｂ図の示した調整イネー
ブル信号と類似のものであり、当該システムのこ
の部分のタイミング機能の外部のクロツクから供
給される。 種々の４ビツト大小比較回路が適用できるが、
４ビツト大小比較回路SN74LS85なるIC装置が好
適であり、この場合信号B0乃至B3が供給される
入力端子はピン１０，１２，１３及び１５に対応
し；一方、信号C0乃至C3が供給される入力端子
C0乃至C3はピン９，１１，１４及び１に対応す
る。入力端子＜、＝及び＞はピン２，３及び４に
対応し、一方出力端子＜、＝及び＞はピン７，６
及び５に対応する。 同様に、大小比較回路９２についても、信号
B4とB5が供給される入力端子はピン１０と１２
に対応し、ピン１３と１５は接地されており；信
号C4とC5が供給される入力端子はピン９と１１
に対応し、ピン１は接地されている。出力端子＜
と＝はピン７と６に対応している。 再び第３Ｂ図を参照すれば、アンドゲート９４
の出力端子はＤ型フリツプフロツプ９８のセツト
端子に接続されている。このＤ型フリツプフロツ
プ９８のＤ端子は接地されている。このフリツプ
フロツプ９８のＱ出力端子は、オアゲート１００
の第１の入力端子に接続されている。このオアゲ
ート１００の出力端子は、同期４ビツト・カウン
タ１０２のクリア端子に接続されている。カウン
タ１０２のEnable Ｐ、Enable Ｔ及びLD端子に
正電圧が供給されている。フリツプフロツプ９８
とカウンタ１０２は、第２Ｂ図のＮ−状態カウン
タとの対応を明確にするため、破線で囲んで示し
ている。カウンタ１０２の端子QAは、ラツチ１
０３の第１の入力端子D1に接続されると共に、
インバータ１０６を介してナンドゲート１０８の
第１の入力端子に接続されている。カウンタ１０
２の出力端子QBは、ラツチ１０３の第２の入力
端子D2に接続される共に、インバータ１１０を
介してアンドゲート１０８の第２の入力端子に接
続されている。カウンタ１０２の出力端子QCは、
ラツチ１０３の第３の入力端子D3に接続される
と共に、インバータ１１２を介してアンドゲート
１０８の第３の入力端子に接続されている。カウ
ンタ１０２の出力端子QCも、オアゲート１００
の第２の入力端子に接続されている。ラツチ１０
３の出力端子RA，RB及びRCは、それぞれPROM
１０４の最初の３個の入力端子に接続されてい
る。ナンドゲート９４の出力端子は、インバータ
１０５を介して、ラツチ１０３のイネーブル入力
端子E1とE2に接続されている。アンドゲート１
０８の出力はビツト端に対応する再生クロツク信
号であり、またナンドゲート９４が第２Ｂ図のア
ンドゲート３８に対応することが明らかである。 相関回路の出力端子B0乃至B4は、PROM１０
４の残り５個の入力端子に接続されている。この
好適実施例においては出力端子B5が使用されて
いないが、これは１サンプリング動作あたりの比
較範囲が５ビツトであるからであり、このため使
用メモリが小形になる。しかしながら、８ビツト
のシリアル・シフトレジスタの構成に由来する相
関値の範囲を修正することにより、追加の情報を
用いてより大容量のメモリをアドレスすることが
できる。 PROM１０４は、256×８ビツトのアドレツサ
ブルメモリであつてもよい。典型的には、そのよ
うなメモリは、512×８ビツトの３段出力PROM
であるMCM7641と称するICで構成できよう。１
ビツト当り５個のサンプルと８ビツトのシリアル
レジスタの例では256×４ビツトのメモリが適し
ていることを想起されたい。この場合、
MCM7641は、上記条件下での通常の動作には使
用されない余分な容量を持つことになる。しかし
ながら、上述のアドレス動作が完全に適用され
る。カウンタ１０２の出力信号はPROM１０４
のアドレスの一部を形成し、相関回路の出力B0
乃至B4と共にPROM１０４内のアドレスを完全
に特定する。ラツチ１０３は、カウンタ１０２内
の情報がPROM１０４のアドレス用として保持
されることを保証する。ラツチ１０３は、イネー
ブル入力端子E1とE2の双方が０になると、デー
タ入力レベルと同一のレベルを出力する。これら
イネーブル入力レベルの双方が１であると、出力
レベルRA，RB及びRCはイネーブル入力が０から
１に変化する前に入力端子D1，D2及びD3に設定
された直前のレベルとなる。このように、ナンド
ゲート９４の出力がラツチ動作に寄与する。
PROM１０４の特定のロケーシヨンの内容は、
同期を達成するための関数的に関連した調整信号
を与える。２個の独立な変数によつて、具体的に
はラツチ１０３を介するカウンタ１０２の時間変
数出力と非類似度の変数の値B0及至B4によつて、
PROM１０４がこれら時間と非類似度の値の入
力条件に対する適正な補正量と方向に関し必要な
すべての関数関係を与えるように、PROM１０
４をプログラムすることができる。 PROM１０４の最初の４個の出力端子M0乃至
M3は同期カウンタ１１４の入力端子に接続され、
残りの４個の出力M4乃至M7は同期カウンタ１１
６の各入力端子に接続されている。アンドゲート
９４の出力端子は、各同期カウンタ１１４と１１
６のロード端子LDに接続されている。同期カウ
ンタ１１４のイネーブル端子ETとEPには正電圧
が供給されている。カウンタ１１４のキヤリア
ウト端子TCは、カウンタ１１６のイネーブル端
子ETとEPに接続されている。サンプリングクロ
ツク速度の最少限32倍で動作する高速クロツク
が、カウンタ１１４と１１６の双方の入力端子に
供給される。この高速クロツクは、アンドゲート
９４にイネーブル信号を供給する調整イネーブル
源と同一のものからも得られよう。適宜な方法で
信号をカウントしたり分周したりする種々のクロ
ツクタイミング手段を包含せしめ得ることは、当
該技術分野で周知である。カウンタ１１４と１１
６は、第２Ｂ図の可変位相クロツク４０との対応
を明確にするため、破線で囲つて示されている。
これらのカウンタに適宜な論理ゲートを追加する
ことにより、これらのカウンタにラツチング特性
が付与される。 同期カウンタ１１４の出力端子F1，F2，F3及
びF4は、それぞれナンドゲート１１８とオアゲ
ート１２０の第１、第２、第３及び第４の出力端
子に接続されている。同期カウンタ１１６の出力
端子F5は、ナンドゲート１１８とオアゲート１
２０の第５の入力端子に接続されている。出力端
子F6は、オアゲート１２０の第６の入力端子に
接続されると共に、インバータ１２２を介してナ
ンドゲート１１８の第６の入力端子に接続されて
いる。出力端子F7は、オアゲート１２０の第７
の入力端子に接続されると共に、インバータ１２
４を介してナンドゲート１１８の第７の入力端子
に接続されている。出力端子F8は、オアゲート
１２０の第８の入力端子に接続されると共に、イ
ンバータ１２６を介してナンドゲート１１８の第
８の入力端子に結合されている。ナンドゲート１
１８の出力端子は、同期カウンタ１１４と１１６
の双方のクリア端子に接続されている。オアゲー
ト１２０の出力端子は、同期カウンタ１０２のク
ロツク端子とデータ・フリツプフロツプ９８のク
ロツク端子に接続されている。オアゲート１２０
の出力端子の信号は、サンプリングクロツク信号
と表示されている。 同期カウンタ１１４と１１６の機能は次のよう
なものである。高速クロツク１１７は、当該シス
テムの通常のサンプリング速度の32倍で動作す
る。前述のように、便宜上ビツト当り５個のサン
プルで当該システムを説明するが、実際の動作周
波数は情報の受信ビツト速度で決定される。同期
カウンタ１１４と１１６は、両者の組合せの下
に、最大256状態までのカウンタユニツトを形成
する。カウンタ１１４単独では通常０乃至15で表
示される16状態をカウントアツプし、桁上げがな
されるカウンタ１１６も16状態を有しており、全
体の組合せで256状態を与える。動作においては、
高速クロツク１１７がカウントされるべきタイミ
ング信号を発生する。カウンタ１１４と１１６に
関する論理接続から明らかなように、状態31から
０への変化時にクリア端子が駆動される。時間の
調整に関しては、PROM１０４の出力が同期カ
ウンタ１１４と１１６に供給され、種々の状態を
発生せしめる。例えば、24状態だけをカウントし
ようとする場合にはプリセツト状態として256マ
イナス２４を設置すればよく、これによつて24状
態がカウントされたのち第24番目の高速クロツク
時点で０状態への変化が行なわれる。状態256か
ら０への変化時に、サンプリングクロツク信号が
発生される。このサンプリングクロツク信号はサ
ンプリング間隔の1/32であり、回路はパルスの立
上り端に応答する。明らかに、種々のプリセツト
状態を入力して、所定の入力状態からサンプリン
グクロツク信号を発生せしめる０状態への変化ま
での種種の時間を設定することにより、通常のタ
イミング信号を進めることも遅延させることもで
きる。 PROM１０４に格納されている情報は、独立
変数としての時間と非類似度の組合せに関する所
望の関数関係の所定の情報である。例えば、時間
だけの関数としての補正を望む場合には誤差量と
無関係の入力情報をPROM１０４に格納してお
けばよく、検出された非類似度だけの関数として
の補正を望む場合には、そのような情報を
PROM１０４の種々のロケーシヨンに格納して
おけばよい。PROM内に格納されている特定の
情報を選択することは、この選択が、調整値をア
クセスするための時間と非類似度双方の独立変数
の組合せであるという事実を除き、互いに無関係
である。 同期カウンタ１０２，１０４及び１１６として
は任意のカウンタを使用できるが、SN54LS163
型のものを用いると好適である。このカウンタで
は、入力端子はピン３，４，５及び６に対応し、
LD端子はピン９に対応し、ET端子、EP端子は
ピン１０，７に対応し、クリア端子はピン１に対
応し、クロツク端子はピン２に対応し、TCない
しリツプルキヤリイ端子はピン１５に対応し、出
力端子F1乃至F4はピン１４，１３，１２及び１
１に対応する。同期カウンタ１１６についても、
同一の対応関係が保たれる。カウンタ１０２につ
いては、入力端子は使用されておらず、３個の出
力ピンだけが必要とされる。出力端子QA，QB及
びQCは、それぞれピン１４，１３及び１２に対
応している。データ・フリツプフロツプ９８は好
適にはSN54LS74の型式であり、この場合端子
Ｄ，CK及びＱはそれぞれピン２，３，５及び４
に対応する。適宜なラツチング回路を使用できる
が、タイプSN74116を用いるのが好適であり、こ
の場合端子D1，D2，D3，RA，RB，RC，E1及び
E2はそれぞれピン４，６，８，５，７，９，２
及び３に対応する。 第３Ａ図に示した相関回路は、前述したよう
に、入力し検出された信号と所定の信号間の非類
似度を表示する信号を発生する。第３Ｂ図の詳細
回路の動作においては、相関回路の出力は、相関
の許容限界を定める所定の基準値と比較される。
この許容限以内であることが検出されると、照合
一致信号が駆動され、２値シーケンス間の照合一
致が検出されたことが表示される。外部クロツク
からの調整イネーブル信号で表示されるシステム
内の適正な時刻において、データ・フリツプフロ
ツプ９８が駆動され、カウンタ１０２がクリアさ
れる。サンプリングクロツク信号に応答してカウ
ンタ１０２は５個の状態を繰返えすが、これら各
状態は予測ビツト区間内のサンプリング時点の順
序を表示する。サンプリングクロツク信号が入力
信号回路から次のサンプルを受信せしめることを
想起されたい。カウンタ１０２の出力信号は、相
関回路の出力信号と組合せられてPROM１０４
をアドレスし、所定の補正を行なわせる。 同期カウンタ１１４と１１６は、通常のサンプ
リング速度の32倍の速度でカウント動作を行なう
と共に、PROM１０４からの信号に応答して０
状態達成の時点をプリセツトする。クリアとサン
プリングクロツク信号に対する相対時点を定める
０状態間で通常の32状態の時間が変化する。
PROM１０４の出力の効果は、サンプリングク
ロツク発生時点を選択的に増減せしめることにあ
る。従つて、サンプリングクロツク信号の発生時
点に関して同期化が行なわれ、相関量の検出がな
される予測ビツト区間内の連続的なサンプリング
区間によつて進相又は遅相の双方が決定される。 種々の可変移相クロツク調整方式が可能である
が、本好実施例の方式においては、相関誤差量が
許容最大限以下である限り、可変移相クロツクに
対し常時調整が行なわれる。クロツク位相の補正
は、新たな補正が旧位相区間に対してではなく照
合一致検出信号に対して行なわれる（表参照）。
PROM１０４に格納すべき情報の一例として、
関連の表を作成するのに使用すべき表を参照さ
れたい。
述されている。しかし、本発明自体は、以下の図
面を参照して行なう以下の説明により、その他の
目的や利点と共に最も良く理解されよう。 第１図は、先行技術の同期システムの機能ブロ
ツク図である。 第２Ａ図は、本発明の好適実施例の同期システ
ムの機能ブロツク図である。 第２Ｂ図は、本発明の好適実施例の更に詳細な
機能ブロツク図である。 第３Ａ図と第３Ｂ図は、第２Ｂ図の同期装置の
詳細な電気回路である。 第４図は、本発明の信号相関回路の他の実施例
の機能ブロツク図である。 第５図は、本発明の他の実施例用のフアームウ
エア・プログラムを内蔵するマイクロコンピユー
タのブロツク図である。 第６図は、本発明の他の実施例についてのデイ
ジタル信号フオーマツトのダイヤグラムである。 第７Ａ図と第７Ｂ図は、本発明の他の実施例に
ついての全フアームウエア・プログラムの連続し
たフローチヤートである。 第８図は、本発明の他の実施例についての同期
サブプログラムの詳細なフローチヤートである。 好適実施例の説明 さて、詳細には、図面を参照すれば、第２Ａ図
は、本発明の一好適実施例の同期システムの機能
ブロツク図を示している。 パターンアナライザ２０は、信号１、信号２と
表示された２個の入力信号を受ける。このパター
ンアナライザ２０の機能は、信号１と信号２の信
号パターンを比較し、これら２個の入力信号間の
計測された差異ないしは非類似度に関連した制御
信号を発生することにある。タイミング手段２２
は、正規のタイミング信号を発生する。調整手段
２４はローカル信号手段２６に結合されており、
パターンアナライザ２０からの制御信号を受ける
と共に、タイミング手段２２で発生されたタイミ
ング信号を受ける。この調整手段２４は、制御信
号とタイミング信号の関数である調整信号を発生
する。ローカル信号手段２６は、調整手段２４か
らの調整信号によつて調整された出力信号を発生
する。 信号１と信号２がパターンアナライザ２０に供
給されると、制御信号が発生される。この制御信
号は、タイミング手段２２のタイミング信号と共
に２個の独立変数を構成し、これらは調整手段２
４に供給され、ローカル信号手段２６に供給され
るべき調整信号の特性を定める。調整手段２４の
出力信号は、２個の独立変数としての各入力信号
の関数である。ローカル信号手段２６は、調整手
段２４の出力信号によつて時間的な調整がなされ
た出力信号を発生する。このようにローカル信号
手段の出力信号は、時間の関数として、調整手段
２４によつて制御される。従つて、信号１及び信
号２間の偏差並びに独立パラメータである時間の
関数として、ローカル信号手段２６の出力信号の
タイミングに対し同期が図られる。このように、
出力信号は適宜量進められたり遅延されたりす
る。 第２Ｂ図は、デスクリート動作の好適実施例の
同期システムの詳細ブロツク図であり、本好適実
施例を更に詳細に例示するため、更にに変形され
ている。受信回路３０は、入力信号を受ける。こ
の受信回路３０はハードワイヤ接続でもよいし、
伝送情報を検波する通信用受信機であつてもよ
い。この受信回路３０はパターンアナライザ２０
に対応する相関パターン照合回路３２に接続され
ているが、この相関パターン照合回路３２に供給
される信号は、好適には２値デイジタルパターン
である。この相関パターン照合回路３２への第２
の信号入力が図示されていないが、これは、パタ
ーンが所定の信号であるためこれと相関を取るべ
き第２の信号をパターン照合回路３２の内部に備
える方が便利なためである。この相関パターン照
合回路３２の出力信号は、アドレツサブルメモリ
３４及び比較回路３６に供給される。上記出力信
号は、入力信号パターンと内部で蓄積ないし発生
された所定の信号パターンとの偏差ないし非類似
度の測度である。この偏差は、２値シーケンス間
の偏差の場合には不連続的な値となろうし、２個
の一般化された信号パターンについては連続的に
変化する偏差信号となろう。 比較回路３６は基準値信号を受け、これに基づ
き相関パターン照合回路３２からの偏差ないし非
類似度の大きさを評価する。既知パターンからの
偏差値が基準値以下である場合の比較回路３６の
出力は、照合一致検出信号と表示されており、こ
れはアンドゲート３８に供給される。こアンドゲ
ート３８は、外部クロツクから調整イネーブル信
号を受ける。このアンドゲート３８の出力は、終
局的には調整の更新を許容し、外部クロツクで定
められる所定時点における同期を達成させる。外
部クロツクという用語を用いたのは、このクロツ
ク動作をタイミング手段２２の同様の動作と区別
するためにすぎない。アンドゲート３８の出力端
子は、可変移相クロツク４０とＮ−状態カウンタ
４２のクリア端子に接続されている。Ｎ−状態カ
ウンタ４２の第１の出力端子は、アドレツサブル
メモリ３４に接続されている。このアドレツサブ
ルメモリ３４の出力端子は、可変位相クロツク４
０に接続されている。この可変位相クロツク４０
の出力はサンプリング・クロツク信号と表示され
ており、この出力はＮ−状態カウンタ４２の第２
の入力端子と相関パターン照合回路３２の第２の
入力端子に供給される。Ｎ−状態カウンタ４２の
第２の入力端子は再生クロツクと表示されてお
り、これは予測ビツト区間端に対応している。 受信回路３０に信号が受信されると、この信号
は相関パターン照合回路３２に供給され、ここで
内部に蓄積ないし発生された所定パターンとの相
関がとられる。この相関パターン照合回路３２の
出力は、受信回路３０で検出された入力信号と所
定の信号パターンとの偏差ないし非類似度の測度
信号である。この出力信号はアドレツサブルメモ
リ３４に供給され、特定の関数関係で規定される
対応の調整信号を部分的に表示する一方の独立変
数を与える。この好適実施例の場合、説明の便宜
上、受信パターンとして２値信号パターンを用
い、これに対応して相関用の所定パターンについ
ても２値シーケンスを用いる。従つて、相関パタ
ーンアナライザ３２からの出力は不連続値であ
り、これはアドレツサブルメモリ３４のロケーシ
ヨンをアドレスする。 同様に、Ｎ−状態カウンタ４２はタイミング手
段２２に対応しており、また説明の便宜上、その
不連続的なタイミング信号ないし時刻の関数項を
カウンタのカウント状態に対応させる。Ｎ−状態
カウンタ４２の出力は、調整手段に供給されて関
数関係を定める第２の独立変数である。この場
合、不連続的なタイミング信号は、関数的に関連
した調整信号の値に対応するアドレツサブルメモ
リ３４のアドレスロケーシヨン範囲を特定する。
Ｎ−状態カウンタ４２の出力はメモリ３４に接続
され、制御信号と共に、アドレツサブルメモリ３
４内の一義的なアドレスロケーシヨンを表示す
る。アドレツサブルメモリ３４の種々のロケーシ
ヨンに蓄積された情報は、Ｎ−状態カウンタ４２
の信号と相関パターン照合回路３２の出力信号の
各種の組合せだけによつてアクセスされる。この
アドレツサブルメモリ３４に蓄積された情報は大
きさと方向をもつた不連続的な補正量から成つて
おり、これは可変位相クロツク４０に供給され
る。デスクリート・システムとして例示したが、
タイミング信号と非類似度信号を独立変数に用い
て任意の関数関係を定め得ることも明らかであろ
う。 比較回路３６の出力信号は、十分な相関が得ら
れパターン間の照合一致が検出された旨を表示す
る。これには、既知パターンからの偏差の検出値
がＡである場合に、同期化のため十分であると考
えられる所定値Ｂが必要である。この値Ｂは許容
最大偏差である。このように、ＡがＢ以下である
限り、十分な相関が検出された旨の信号が発生さ
れる。これは通常の相関の概念と一致する。 この照合一致検出信号をアンドゲート３８の入
力端子において適宜な時刻信号と結合し、更新信
号を発生させるのが好適である。この更新信号は
可変位相クロツク４０を駆動し、アドレツサブル
メモリ３４に蓄積されている補正因子によつてサ
ンプリングクロツク信号のタイミングを変更せし
めることによりこれを補正する。この更新信号は
Ｎ−状態カウンタ４２にも結合されてこれをクリ
アし、そのカウント動作を再開させる。後に詳述
するように、このＮ−状態カウンタ４２の種々の
状態は、このＮ−状態カウンタに供給されてその
各状態を駆動するサンプリングクロツクによつて
分割された予測ビツト区間の有限の時間間隔に対
応する。 これら独立変数の組合せについては他に適宜な
方法も多数あるが、可変位相クロツクへの補正が
入力信号と既知パターン間の偏差ないし非類似度
の検出値並びにこの差異の検出時点の両者の関数
である点では共通している。このように、可変位
相クロツクになされる補正は、予測区間内のサン
プリング時点並びに入力信号と既知信号のサンプ
リングされた偏差量という２個の独立変数の関数
である。 第３Ａ図と第３Ｂ図を組合せたものは、第２Ｂ
図の同期システムの第１の実施例の詳細な電気回
路図である。並列出力端子を有する５個の縦列接
続８ビツトシリアル・シフトレジスタ５０，５
２，５４，５６及び５８の各クロツク入力端子
に、サンプリングクロツク信号が供給される。同
期用サンプリングされた受信信号パターンから成
るデータ入力信号が、シリアル・シフトレジスタ
５０のデータ入力端子に供給される。５個のシリ
アル・シフトレジスタの各々は、８個の出力A0
乃至A7を有している。これらシリアル・シフト
レジスタの縦列接続は、レジスタ５０の出力端子
A0をシリアル・レジスタ５２のデータ入力端子
に接続することによつて達成される。同様に、レ
ジスタ５２の出力端子A7はレジスタ５４のデー
タ入力端子に接続され；レジスタ５４の出力端子
A7はレジスタ５６のデータ入力端子に接続さ
れ；レジスタ５６の出力端子A7はレジスタ５８
のデータ入力端子に接続されている。 各レジスタ５０，５２，５４，５６及び５８の
端子A0乃至A7は、それぞれプログラマブル・リ
ードオンリー・メモリ（PROM）６０，６２，
６４，６６及び６８の入力端子に接続されてい
る。PROM６０，６２，６４，６６及び６８の
各々は、出力端子O0乃至O3を有する。PROM６
０と６２の出力端子O0乃至O3は、２値加算回路
７０の入力端子に接続されている。同様に、
PROM６４と６６の出力端子O0乃至O3は、２値
加算回路７２の出力端子に接続されている。２値
加算回路７０と７２の各々は、接地されたクロツ
ク入力端子INと４個の出力端子Σ0乃至Σ3を有す
る。これら２値加算回路７０と７２の出力端子は
第３の２値加算回路７４の対応の８個の入力端子
に接続され、この第３の２値加算回路のクロツク
入力端子INは接地されている。 ２値加算回路７０のOT端子は、アンドゲート
７６の第１の入力端子と排他的論理和ゲート７８
の第１の入力端子に接続されている。２値加算回
路７２のOT出力端子は、アンドゲート７６の第
２の入力端子と排他的論理和ゲート７８の第２の
入力端子に接続されている。２値加算回路７４の
Σ0乃至Σ3出力端子は、２値加算回路８０の最初
の４個の入力端子に接続されている。この２値加
算回路の残りの４個の入力端子には、PROM６
８の出力端子O0乃至O3が接続されている。２値
加算回路８０のクロツク入力端子は接地されてい
る。この２値加算回路８０のOT出力端子は、２
値加算回路８２のクロツク入力端子INに接続さ
れている。２値加算回路７４のO7端子は、２値
加算回路８２の第１の入力端子に接続されてい
る。この２値加算回路８２の次の３個の入力端子
は接地されている。この２値加算回路８２の第５
番目の入力端子には排他的論理和ゲート７８の出
力端子が接続されており、同じく第６番目の入力
端子にはアンドゲート７６の出力端子が接続され
ている。この２値加算回路の第７番目と第８番目
の入力端子は接地されている。２値加算回路８０
の４個の出力端子はB0乃至B3と表示されており、
２値加算回路８２の２個の端子B4とB5だけが図
示されている。信号端子B0乃至B5は、相関出力
信号端子とも表示される。 概して、信号相関回路の機能は当該分野で良く
知られている。通常ある種の比較回路により入力
信号と基準信号との比較がなされ、この比較出力
が積算回路に供給されて、一致又は不一致数の積
算が行なわれる。例えば、米国特許第4032885号
は上述のような方法で動作する先行技術のデイジ
タル比較回路を開示している。本発明の好適実施
例においては、基準信号との比較動作を個別に行
なうことなく、入力データを縦列的に蓄積するシ
リアルビツトレジスタの出力によつていくつかの
PROMのうちの１つのメモリロケーシヨンを直
接的にアドレスせしめる利点がある。このロケー
シヨンの情報は、不一致比較結果の正確な値とな
つている。 要約すれば、本好適実施例の相関回路の動作は
次のようなものである。データ入力信号が縦列構
成の８ビツト・シフトレジスタ中の第１のレジス
タに供給され、これによつて受信信号のサンプル
について測定された信号レベルがサンプリングク
ロツク信号と共に第１のレジスタ内にクロツキン
グされる。このシステムの初期動作において、入
力データは左方から右方に順次シフトされ、すべ
てのレジスタにサンプリング情報が格納される。
この時点において、複数レジスタ内に連続した40
ビツトが格納されるが、好適には各８ビツトの受
信入力情報から成る５個のサンプルを表示する。
このように、縦列レジスタ５０，５２，５４，５
６及び５８によつて、８ビツトの符号化パターン
の格納と予測ビツト区間に対する５個のサンプル
のサンプリングを行なう。相関用のパターンを更
に長くした又は予測ビツト区間当りのサンプル数
を増すため、レジスタを追加してもよいことは当
業者にとつて自明であろう。 先行技術の相関回路の通常の動作においては、
データを基準信号と比較して相関をとるために、
各シフトレジスタは各サンプル値を順送りすると
共に格納手段を提供する。通常は、基準信号と入
力データ信号が一連のデイジタルビツト比較回路
に供給され、サンプルと予測値が一致する場合に
は出力信号が発生される。これらの出力信号は加
算され、信号相関回路における比較一致数が検出
される。 第一の実施例においては、サンプルされた入力
データでPROM内のロケーシヨンを直接的にア
ドレスせしめ、このアドレス可能なロケーシヨン
に格納された情報値によつて正確な相関数を決定
させるのが好適である。次にこの情報は加算回路
に供給されて相関が検出される。再度説明の便宜
上、入力デイジタル信号パターンが２値の１、０
であり、これと相関がとられるパターンも最小限
８ビツトにわたつて繰返えされる一連の１、０パ
ターンであるとする。従つて、レジスタ５０，５
２，５４，５６及び５８は、０、１ビツト列に対
応した種々のサンプリング情報を格納することに
なる。例えば、シリアルレジスタ５０は、完全な
格納が行なわれると最初の５個の位置に５個の０
を格納し、これに３個の０が後続する。これに対
応して、シリアルレジスタ５２は、２個の０、５
個の１及び後続の０を格納する。シリアルレジス
タ５４は、４個の０と４個の１を格納する。シリ
アルレジスタ５６は、１個の１、５個の０及び２
個の１を格納する。シリアルレジスタ５８は、３
個の１と後続の５個の０を格納する。このよう
に、各シリアルレジスタの出力A0乃至A7は、予
測ビツト区間当り５個の割合でサンプリングされ
た検波１、０入力信号パターンに対応する。 従つて、PROM内の情報は、適切に配列され
たシリアルレジスタ内の種々の縦列位置に対する
０と１の個数の単なる総和となつている。いくつ
かの異種パターンが同一値を格納している異なる
ロケーシヨンをアドレスし得ることは明らかであ
る。これは、N1とN2が同一であるような対象Ｎ
の入替え数の解析上の問題である。この場合、パ
ターン中の１と０の数が類似度となる。一例とし
て、シリアルレジスタ５０の最初の５段と対応の
出力A0乃至A4を考えよう。出力線A0乃至A4から
得られるパターンの各種の組合せは以下のとおり
である。第１に、５個の１が考えられるがこの組
合せは一義的であり；第２に、４個の１と１個の
０がありこれについては５通りの組合せが存在
し；第３に、３個の１と２個の０がありこれにつ
いては10通りの組合せが存在し；第４に、２個の
１と３個の０がありこれについては10通りの組合
せが存在し；第５に、１個の１と４個の０があり
これについては５通りの組合せが存在し；最後に
すべてが０となる場合がありこの組合せも一義的
である。従つて、シリアルレジスタ５２の最初の
５ビツトについて、32通りの０、１パターンの組
合せが存在するがこれらパターンの各々は
PROM６０内の異なるアドレス可能なロケーシ
ヨンを構成する。しかしながら、入力０、１パタ
ーンによつてアドレスされるロケーシヨンに蓄積
されている情報の種類はかなり少ない。すなわ
ち、入力信号パターンが多種のロケーシヨンをア
ドレスするものの、これらのロケーシヨンに蓄積
されている正確な信号レベル数はかなり少ない。
A0乃至A4についての所望パターンはオール１で
あるから、検出されたパターン中の０の計数値は
非類似度の大きさを与える。この情報を変形して
適当な関数的重み付けを行なうこともできる。 シリアルレジスタ５０の解析の続行に当たつて
は、残り３ビツトにについても同様に扱うことが
できる。残り３ビツトに対する解析を繰返えす
と、オール１の組合せは一義的であり、１個の１
と２個の０については３通りの組合せがあり、同
様に２個の１と１個の０については３通りの組合
せがあり、最後にオール０は一義的な組合せを与
える。結局、８通りの組合せがある。このアドレ
ス動作のためのメモリの大きさは、５ビツトと３
ビツトのパターンの各々に対する組合せ数、すな
わち32と８の積であり、256個のアドレス可能な
ロケーシヨンを必要とする。従つてメモリは、好
適には256個のアドレス可能なロケーシヨンを有
し、各ロケーシヨンは４ビツトの情報が格納され
る。 残りのレジスタについての解析も全く同様であ
り、検出されたサンプル値の種々の組合せによつ
て、検出されたビツトの組合せについての正確な
値を格納するロケーシヨンがアドレスされる。各
２値加算回路は好適には４ビツト形式であり、こ
れらはPROM６０，６２，６４，６６及び６８
からのすべての出力情報に接続されている。構成
は、標準の高速キヤリ動作の４ビツト・フルアダ
ーとなつている。この構成によつて、最大256の
計数非類似度を有する相関出力数の発生が可能と
なる。この実施例においては、予測ビツト区間当
り５個の８ビツトサンプルについて最悪値は40で
あるが、後に詳述するように、相関基準値のた
め、そのような値になることはない。 さらに、この相関回路の実現に当つては、標準
の集積回路を用いるのが好適であつた。具体的に
は、８ビツト並列出力シリアル・シフトレジスタ
SN74164が好適であり、そのピン１は入力端子と
なり、ピン８はクロツク端子となり、ピン３，
４，５，６，１０，１１，１２及び１３はそれぞ
れ出力端子A0乃至A7となる。同様に、PROM６
０，６２，６４，６６及び６８として、タイプ
SN74287の３状態出力を有する1024ビツト
PROMを用いるのが好適であつた。この場合、
ピン５，６，７，４，３，２，１及び１５は入力
端子となり；ピンン１２，１１，１０及び９はデ
ータ出力端子となる。更に、２値加算回路７０，
７２，７４，８０及び８２として、高速キヤリの
４ビツト・フルアダーSN74283を使用するのが好
適であつた。これらフルアダーのピン５，３，１
４及び１２並びに６，２，１５及び１１は入力端
子となる。出力端子Σ0乃至Σ3は、ピン４，１，
１３及び１０に対応する。２値加算回路が接地さ
れる場合を除き、OT端子はピン７に対応し、IN
端子はピン９に対応する。フルアダー８２の場
合、図中の出力端子B4とB5だけが使用されてお
り、これらはピン４と１に対応する。加算回路８
２のIN端子はピン９に対応し、加算回路８０の
OT端子に結合されている。加算回路８２の３個
のデータ入力端子のそれぞれはピン５，６及び２
に対応し、ピン３，１４，１２，１５及び１１は
接地されている。 高速キヤリの４ビツト・フルアダーの構成は次
のようになつている。加算と桁上げ操作が全て実
行され、この相関回路の出力B0乃至B5は、入力
しサンプリングされた信号と所定の信号パターン
（この場合説明の便宜上、予測ビツト区間当り５
個のサンプル速度でサンプリングされた０、１シ
ーケンス）相互間の相関度を表示する。 第２Ｂ図の相関パターン照合回路３２に対応す
る詳細回路を第３Ａ図に示したが、この第２Ｂ図
の機能ブロツクで示された当該装置の残りの部分
の詳細な回路図を第３Ｂ図に示す。相関回路の出
力信号B0乃至B3は、４ビツトの大小比較回路９
０の入力端子に供給される。相関回路の出力信号
B4とB5は、第２の４ビツト・大小比較回路９２
の最初の２個の端子に供給される。この４ビツ
ト・大小比較回路９２の残りの２個の入力端子は
接地されている。２値信号C0乃至C3は大小比較
回路９０の第２の入力端子の組に供給され、２値
信号C4とC5は大小比較回路９２の第２の入力端
子の組の最初の２個に供給される。大小比較回路
９２の第２の入力端子の組の残りの２個は接地さ
れている。 ２値信号C0乃至C5は、検出相関値の許容値を
定める基準値信号である。同期用に８ビツトの
０、１信号と共にビツト当り５個のサンプルが用
いられる例においては、ビツトサンプルと対応の
予測ビツトパターン間の非類似比較結果は、好適
には４ないしこれ以下である。このように、一例
としては、C0乃至C5を値４の２値符号化信号と
することができる。 大小比較回路９０と９２は、第２Ｂ図の比較回
路３６との対応を明確にするため、破線で囲んで
示されている。大小比較回路９０の入力端子＞、
＝及び＜は、いずれも接地されている。この大小
比較回路９０の出力端子＞、＝及び＜は、それぞ
れ大小比較回路９２の入力端子＞、＝及び＜に接
続されている。大小比較回路９２の出力端子＜と
＝は、それぞれオアゲート９３の第１、第２の入
力端子に接続され、このゲートの出力端子はナン
ドゲート９４の第１の入力端子として接続されて
いる。オアゲート９３の出力は、照合一致検出と
表示されている。ナンドゲート９４の第２の入力
調整イネーブルは、第２Ｂ図の示した調整イネー
ブル信号と類似のものであり、当該システムのこ
の部分のタイミング機能の外部のクロツクから供
給される。 種々の４ビツト大小比較回路が適用できるが、
４ビツト大小比較回路SN74LS85なるIC装置が好
適であり、この場合信号B0乃至B3が供給される
入力端子はピン１０，１２，１３及び１５に対応
し；一方、信号C0乃至C3が供給される入力端子
C0乃至C3はピン９，１１，１４及び１に対応す
る。入力端子＜、＝及び＞はピン２，３及び４に
対応し、一方出力端子＜、＝及び＞はピン７，６
及び５に対応する。 同様に、大小比較回路９２についても、信号
B4とB5が供給される入力端子はピン１０と１２
に対応し、ピン１３と１５は接地されており；信
号C4とC5が供給される入力端子はピン９と１１
に対応し、ピン１は接地されている。出力端子＜
と＝はピン７と６に対応している。 再び第３Ｂ図を参照すれば、アンドゲート９４
の出力端子はＤ型フリツプフロツプ９８のセツト
端子に接続されている。このＤ型フリツプフロツ
プ９８のＤ端子は接地されている。このフリツプ
フロツプ９８のＱ出力端子は、オアゲート１００
の第１の入力端子に接続されている。このオアゲ
ート１００の出力端子は、同期４ビツト・カウン
タ１０２のクリア端子に接続されている。カウン
タ１０２のEnable Ｐ、Enable Ｔ及びLD端子に
正電圧が供給されている。フリツプフロツプ９８
とカウンタ１０２は、第２Ｂ図のＮ−状態カウン
タとの対応を明確にするため、破線で囲んで示し
ている。カウンタ１０２の端子QAは、ラツチ１
０３の第１の入力端子D1に接続されると共に、
インバータ１０６を介してナンドゲート１０８の
第１の入力端子に接続されている。カウンタ１０
２の出力端子QBは、ラツチ１０３の第２の入力
端子D2に接続される共に、インバータ１１０を
介してアンドゲート１０８の第２の入力端子に接
続されている。カウンタ１０２の出力端子QCは、
ラツチ１０３の第３の入力端子D3に接続される
と共に、インバータ１１２を介してアンドゲート
１０８の第３の入力端子に接続されている。カウ
ンタ１０２の出力端子QCも、オアゲート１００
の第２の入力端子に接続されている。ラツチ１０
３の出力端子RA，RB及びRCは、それぞれPROM
１０４の最初の３個の入力端子に接続されてい
る。ナンドゲート９４の出力端子は、インバータ
１０５を介して、ラツチ１０３のイネーブル入力
端子E1とE2に接続されている。アンドゲート１
０８の出力はビツト端に対応する再生クロツク信
号であり、またナンドゲート９４が第２Ｂ図のア
ンドゲート３８に対応することが明らかである。 相関回路の出力端子B0乃至B4は、PROM１０
４の残り５個の入力端子に接続されている。この
好適実施例においては出力端子B5が使用されて
いないが、これは１サンプリング動作あたりの比
較範囲が５ビツトであるからであり、このため使
用メモリが小形になる。しかしながら、８ビツト
のシリアル・シフトレジスタの構成に由来する相
関値の範囲を修正することにより、追加の情報を
用いてより大容量のメモリをアドレスすることが
できる。 PROM１０４は、256×８ビツトのアドレツサ
ブルメモリであつてもよい。典型的には、そのよ
うなメモリは、512×８ビツトの３段出力PROM
であるMCM7641と称するICで構成できよう。１
ビツト当り５個のサンプルと８ビツトのシリアル
レジスタの例では256×４ビツトのメモリが適し
ていることを想起されたい。この場合、
MCM7641は、上記条件下での通常の動作には使
用されない余分な容量を持つことになる。しかし
ながら、上述のアドレス動作が完全に適用され
る。カウンタ１０２の出力信号はPROM１０４
のアドレスの一部を形成し、相関回路の出力B0
乃至B4と共にPROM１０４内のアドレスを完全
に特定する。ラツチ１０３は、カウンタ１０２内
の情報がPROM１０４のアドレス用として保持
されることを保証する。ラツチ１０３は、イネー
ブル入力端子E1とE2の双方が０になると、デー
タ入力レベルと同一のレベルを出力する。これら
イネーブル入力レベルの双方が１であると、出力
レベルRA，RB及びRCはイネーブル入力が０から
１に変化する前に入力端子D1，D2及びD3に設定
された直前のレベルとなる。このように、ナンド
ゲート９４の出力がラツチ動作に寄与する。
PROM１０４の特定のロケーシヨンの内容は、
同期を達成するための関数的に関連した調整信号
を与える。２個の独立な変数によつて、具体的に
はラツチ１０３を介するカウンタ１０２の時間変
数出力と非類似度の変数の値B0及至B4によつて、
PROM１０４がこれら時間と非類似度の値の入
力条件に対する適正な補正量と方向に関し必要な
すべての関数関係を与えるように、PROM１０
４をプログラムすることができる。 PROM１０４の最初の４個の出力端子M0乃至
M3は同期カウンタ１１４の入力端子に接続され、
残りの４個の出力M4乃至M7は同期カウンタ１１
６の各入力端子に接続されている。アンドゲート
９４の出力端子は、各同期カウンタ１１４と１１
６のロード端子LDに接続されている。同期カウ
ンタ１１４のイネーブル端子ETとEPには正電圧
が供給されている。カウンタ１１４のキヤリア
ウト端子TCは、カウンタ１１６のイネーブル端
子ETとEPに接続されている。サンプリングクロ
ツク速度の最少限32倍で動作する高速クロツク
が、カウンタ１１４と１１６の双方の入力端子に
供給される。この高速クロツクは、アンドゲート
９４にイネーブル信号を供給する調整イネーブル
源と同一のものからも得られよう。適宜な方法で
信号をカウントしたり分周したりする種々のクロ
ツクタイミング手段を包含せしめ得ることは、当
該技術分野で周知である。カウンタ１１４と１１
６は、第２Ｂ図の可変位相クロツク４０との対応
を明確にするため、破線で囲つて示されている。
これらのカウンタに適宜な論理ゲートを追加する
ことにより、これらのカウンタにラツチング特性
が付与される。 同期カウンタ１１４の出力端子F1，F2，F3及
びF4は、それぞれナンドゲート１１８とオアゲ
ート１２０の第１、第２、第３及び第４の出力端
子に接続されている。同期カウンタ１１６の出力
端子F5は、ナンドゲート１１８とオアゲート１
２０の第５の入力端子に接続されている。出力端
子F6は、オアゲート１２０の第６の入力端子に
接続されると共に、インバータ１２２を介してナ
ンドゲート１１８の第６の入力端子に接続されて
いる。出力端子F7は、オアゲート１２０の第７
の入力端子に接続されると共に、インバータ１２
４を介してナンドゲート１１８の第７の入力端子
に接続されている。出力端子F8は、オアゲート
１２０の第８の入力端子に接続されると共に、イ
ンバータ１２６を介してナンドゲート１１８の第
８の入力端子に結合されている。ナンドゲート１
１８の出力端子は、同期カウンタ１１４と１１６
の双方のクリア端子に接続されている。オアゲー
ト１２０の出力端子は、同期カウンタ１０２のク
ロツク端子とデータ・フリツプフロツプ９８のク
ロツク端子に接続されている。オアゲート１２０
の出力端子の信号は、サンプリングクロツク信号
と表示されている。 同期カウンタ１１４と１１６の機能は次のよう
なものである。高速クロツク１１７は、当該シス
テムの通常のサンプリング速度の32倍で動作す
る。前述のように、便宜上ビツト当り５個のサン
プルで当該システムを説明するが、実際の動作周
波数は情報の受信ビツト速度で決定される。同期
カウンタ１１４と１１６は、両者の組合せの下
に、最大256状態までのカウンタユニツトを形成
する。カウンタ１１４単独では通常０乃至15で表
示される16状態をカウントアツプし、桁上げがな
されるカウンタ１１６も16状態を有しており、全
体の組合せで256状態を与える。動作においては、
高速クロツク１１７がカウントされるべきタイミ
ング信号を発生する。カウンタ１１４と１１６に
関する論理接続から明らかなように、状態31から
０への変化時にクリア端子が駆動される。時間の
調整に関しては、PROM１０４の出力が同期カ
ウンタ１１４と１１６に供給され、種々の状態を
発生せしめる。例えば、24状態だけをカウントし
ようとする場合にはプリセツト状態として256マ
イナス２４を設置すればよく、これによつて24状
態がカウントされたのち第24番目の高速クロツク
時点で０状態への変化が行なわれる。状態256か
ら０への変化時に、サンプリングクロツク信号が
発生される。このサンプリングクロツク信号はサ
ンプリング間隔の1/32であり、回路はパルスの立
上り端に応答する。明らかに、種々のプリセツト
状態を入力して、所定の入力状態からサンプリン
グクロツク信号を発生せしめる０状態への変化ま
での種種の時間を設定することにより、通常のタ
イミング信号を進めることも遅延させることもで
きる。 PROM１０４に格納されている情報は、独立
変数としての時間と非類似度の組合せに関する所
望の関数関係の所定の情報である。例えば、時間
だけの関数としての補正を望む場合には誤差量と
無関係の入力情報をPROM１０４に格納してお
けばよく、検出された非類似度だけの関数として
の補正を望む場合には、そのような情報を
PROM１０４の種々のロケーシヨンに格納して
おけばよい。PROM内に格納されている特定の
情報を選択することは、この選択が、調整値をア
クセスするための時間と非類似度双方の独立変数
の組合せであるという事実を除き、互いに無関係
である。 同期カウンタ１０２，１０４及び１１６として
は任意のカウンタを使用できるが、SN54LS163
型のものを用いると好適である。このカウンタで
は、入力端子はピン３，４，５及び６に対応し、
LD端子はピン９に対応し、ET端子、EP端子は
ピン１０，７に対応し、クリア端子はピン１に対
応し、クロツク端子はピン２に対応し、TCない
しリツプルキヤリイ端子はピン１５に対応し、出
力端子F1乃至F4はピン１４，１３，１２及び１
１に対応する。同期カウンタ１１６についても、
同一の対応関係が保たれる。カウンタ１０２につ
いては、入力端子は使用されておらず、３個の出
力ピンだけが必要とされる。出力端子QA，QB及
びQCは、それぞれピン１４，１３及び１２に対
応している。データ・フリツプフロツプ９８は好
適にはSN54LS74の型式であり、この場合端子
Ｄ，CK及びＱはそれぞれピン２，３，５及び４
に対応する。適宜なラツチング回路を使用できる
が、タイプSN74116を用いるのが好適であり、こ
の場合端子D1，D2，D3，RA，RB，RC，E1及び
E2はそれぞれピン４，６，８，５，７，９，２
及び３に対応する。 第３Ａ図に示した相関回路は、前述したよう
に、入力し検出された信号と所定の信号間の非類
似度を表示する信号を発生する。第３Ｂ図の詳細
回路の動作においては、相関回路の出力は、相関
の許容限界を定める所定の基準値と比較される。
この許容限以内であることが検出されると、照合
一致信号が駆動され、２値シーケンス間の照合一
致が検出されたことが表示される。外部クロツク
からの調整イネーブル信号で表示されるシステム
内の適正な時刻において、データ・フリツプフロ
ツプ９８が駆動され、カウンタ１０２がクリアさ
れる。サンプリングクロツク信号に応答してカウ
ンタ１０２は５個の状態を繰返えすが、これら各
状態は予測ビツト区間内のサンプリング時点の順
序を表示する。サンプリングクロツク信号が入力
信号回路から次のサンプルを受信せしめることを
想起されたい。カウンタ１０２の出力信号は、相
関回路の出力信号と組合せられてPROM１０４
をアドレスし、所定の補正を行なわせる。 同期カウンタ１１４と１１６は、通常のサンプ
リング速度の32倍の速度でカウント動作を行なう
と共に、PROM１０４からの信号に応答して０
状態達成の時点をプリセツトする。クリアとサン
プリングクロツク信号に対する相対時点を定める
０状態間で通常の32状態の時間が変化する。
PROM１０４の出力の効果は、サンプリングク
ロツク発生時点を選択的に増減せしめることにあ
る。従つて、サンプリングクロツク信号の発生時
点に関して同期化が行なわれ、相関量の検出がな
される予測ビツト区間内の連続的なサンプリング
区間によつて進相又は遅相の双方が決定される。 種々の可変移相クロツク調整方式が可能である
が、本好実施例の方式においては、相関誤差量が
許容最大限以下である限り、可変移相クロツクに
対し常時調整が行なわれる。クロツク位相の補正
は、新たな補正が旧位相区間に対してではなく照
合一致検出信号に対して行なわれる（表参照）。
PROM１０４に格納すべき情報の一例として、
関連の表を作成するのに使用すべき表を参照さ
れたい。
【表】
可変移相クロツクへの通常の信号は、次のビツ
ト区間の中心位置を識別する信号である。先行の
ビツト区間の最前のサンプル区間でなされた決定
に対しては、正しい調整は予測ビツト区間の0.60
すなわち60％である。表は、ビツト区間当り５
個のサンプルがあり、かつ相関誤差に対する最大
許容量が４である場合についての対応の値を示し
ている。 第４図は、第３Ａ図に示した相関回路の変形で
ある相関回路３２の他の例の詳細機能ブロツク図
を示している。第４図の構成による信号相関回路
の利点は、これがハードウエア的にもフアームウ
エア的にも実現でき、またこの同期システムの他
の実施例の説明に対する導入部分を提供する点に
ある。第３Ｂ図と第４図の相関回路の機能は同一
であり、詳細なデータ処理路だけが変形されてい
る。両回路は入力データ列を取込み、サンプリン
グクロツク信号を用いて相関をとる。両回路は等
価な相関出力信号を発生する。第４図の相関回路
を、第３図示のハードウエアの残部と接続するこ
ともできる。これら回路間の主要な相違点は、第
４図の相関回路が複雑な信号解析を行なつてお
り、また後述するようにフアームウエアによつて
実現できること等のデータ処理上の利点をいくつ
か有していることである。 第４図の構成図において、信号入力線は５個の
シリアル・シフトレジスタ１５０，１５２，１５
４，１５６及び１５８の入力端子に供給されてい
る。各シリアル・シフトレジスタは、選択的イネ
ーブル端子SEとクロツク端子CKを有している。
各シリアル・シフトレジスタの入力端子はINと
表示されており、出力端子はOTと表示されてい
る。各出力端子OTは、信号線上に81と表示され
ているように８本の信号線を代表している。個々
の信号線上に出力された信号は、シリアル・シフ
トレジスタに格納された８ビツトのうちの１つに
対応する。 レジスタ１５０，１５２，１５４，１５６及び
１５８の各出力端子OTは、マルチプレクサ１６
０の対応の入力端子に接続されている。これら入
力端子の各々が実際には８個の入力端子を代表し
ており、従つて入力端子の総数は40であることに
留意されたい。このマルチプレクサの機能は、８
本から成る５組の信号線のいずれを駆動するかを
選択することにある。 ビツト速度の25倍の速度で動作するクロツク回
路１６２は、５分周回路１６４に信号を供給す
る。この５分周回路１６４の第１の出力端子は、
各シリアル・シフトレジスタ１５０，１５２，１
５４，１５６及び１５８のクロツク端子に接続さ
れている。この５分周回路１６４の第１の出力端
子は５−状態カウンタ１６６にも接続されてお
り、このカウンタ１６６の２値符号化出力はデマ
ルチプレクサ１６８とマルチプレクサ１６０の選
択端子にも供給されている。デマルチプレクサ１
６８の０、１、２、３及び４と表示された出力信
号は上記シリアル・シフトレジスタの選択的イネ
ーブル端子に入力し、マルチプレクサ１６０の選
択端子へ入力信号に対する選択信号を与える。 マルチプレクサ１６０は、選択されたシリア
ル・シフトレジスタに格納された８ビツトの情報
を選択的に供給する。このマルチプレクサは、５
−状態カウンタ１６６から受けた２値符号化信号
をデコードすることにより動作する。このマルチ
プレクサ１６０の出力は、相関誤差信号表を格納
しているPROM１７０に供給される。マルチプ
レクサ１６０の81と表示された１本の出力信号線
は、８ビツトの並列出力信号線がPROMに接接
続されていることを表示している。マルチプレク
サ１６０からの８ビツト出力（選択されたシフト
レジスタ内のビツトシーケンスに対応する）は、
PROM１７０内のローケーシヨンをアドレスす
るのに用いられる。この動作はデイジタルフイル
タについての有限インパルス応答補正処理に対応
するものであるから、その意図するところについ
ては後に詳述する。 PROM１７０の出力は、５個のバツフアレジ
スタ１７２，１７４，１７６，１７８及び１８０
の各入力端子に供給される。各バツフアレジスタ
は、選択入力端子とPROM１７０の出力端子が
並列接続された入力端子を備えている。これらバ
ツフアレジスタ１７２，１７４，１７６，１７８
及び１８０への入力端子は、デマルチプレクサ１
６８の出力０乃至４によつて選択的に駆動され
る。各バツフアレジスタは、並列８ビツト入力、
８ビツト出力の選択的駆動レジスタとして機能す
る。バツフアレジスタ１７２，１７４，１７６，
１７８及び１８０の出力端子は、それぞれマルチ
レクサ１８２の入力端子０′，１′，２′，３′及び
４′に接続されている。５分周カウンタ１６４の
第２の出力端子が接続されたデマルチプレクサ１
８４は５個の出力端子０′，１′，２′，３′及び
４′を有しており、各出力端子はマルチプレクサ
１８２に接続されている。デマルチプレクサ１８
４は、バツフアレジスタをアクセスするための選
択的イネーブル速度の５倍の速度の信号を発生す
る。デマルチプレクサ１８４は、各バツフアレジ
スタから出力端子へ選択的に情報を伝達する。こ
のように、サンプリング間隔に対応する各選択イ
ネーブル信号の期間内に、５個のバツフアレジス
タすべてに格納された情報がマルチプレクサ１８
２を経て伝達される。 マルチプレクサ１８２の１本の線で表示された
出力線は加算レジスタ１８６に接続されており、
このレジスタ１８６はアキユムレーシヨン・レジ
スタないしアキユムレータ１８８に接続されてい
る。このアキユムレータ１８８の出力は、加算レ
ジスタ１８６に帰還される共に出力レジスタ１９
０にも供給されている。この出力レジスタ１９０
は、５分周カウンタ１６４の出力信号で選択的に
駆動される。アキユムレータ１８８は、クリア信
号CLRとアキユムレート信号ACCも受ける。こ
れらの信号をこのシステムに対する外部タイミン
グ回路の一部で発生させてもよく、またこれらの
信号は加算レジスタに伝達された信号の累積や次
の情報の累積に備えてアキユムレータのクリアを
行なうものである。クリア信号とアキユムレート
信号は、デマルチプレクサ１６８により選択駆動
がなされた後の５個のバツフアレジスタの全内容
の加算操作を行なわせる。従つて、バツフアレジ
スタ１７２乃至１８０のいずれか一つの内容が変
更されるたびごとに、５個のレジスタすべての内
容の和がアキユムレータ１８８に累算されて出力
レジスタ１９０に設定され、これは適正な時点に
相関回路から出力される。次の選択的駆動と共に
アキユムレータがクリアされ、５個のバツフアレ
ジスタの次の加算が許容される。 この回路の機能を説明すれば、まずクロツク１
６２はビツト速度の25倍の速度で動作する。５分
周回路１６６は、このクロツク信号を分周して前
述のサンプリング速度と正確に一致するビツト速
度の５倍の速度の信号を発生する。この５分周回
路１６６の出力は、選択的に駆動されるシフトレ
ジスタ内に入力信号を順次シフトするためのクロ
ツク信号を与える。図示のように、この動作速度
と同一の速度で動作する５−状態回路１６６は、
デマルチプレクサ１６８を介して各シリアル・シ
フトレジスタを選択的に駆動する。従つて、信号
線上の最初の情報サンプルがレジスタ１５０に取
込まれ、次の情報サンプルがレジスタ１５２に取
込まれ、同様に後続のサンプルが順次、次のレジ
スタに取込まれる。５個のサンプルの取込みが終
了すると、次のサンプルがシリアル・シフトレジ
スタ１５０の入力端子に再度供給され、クロツキ
ングされる。このように、各シリアル・シフトレ
ジスタ内の情報は８ビツトから成る情報サンプル
であり、各シリアル・シフトレジスタ内の情報は
時系列的関係を有している。レジスタ１５０内に
格納されるサンプルデータは、すべて、５−状態
カウンタ１６６の状態０とデマルチプレクサ１６
８からの０駆動信号で表示されるサンプリング区
間０におけるサンプルデータである。レジスタ１
５２，１５４，１５６及び１５８も、それぞれ選
択駆動信号１，２，３及び４におけるすべてのサ
ンプルデータを格納する。 マルチプレクサ１６０の選択的駆動期間内に、
シリアル・シフトレジスタ内に格納されている情
報が、相関動作用の相関誤差テーブルを格納して
いるPROM１７０をアドレスするのに使用され
る。各シリアル・シフトレジスタの８個のビツト
位置に格納されている２値符号は、有限インパル
ス応答（FIR）フイルタの設計に基づく所定の情
報を格納しているPROM１７０をアドレスする。
テーブルを参照されたい。
ト区間の中心位置を識別する信号である。先行の
ビツト区間の最前のサンプル区間でなされた決定
に対しては、正しい調整は予測ビツト区間の0.60
すなわち60％である。表は、ビツト区間当り５
個のサンプルがあり、かつ相関誤差に対する最大
許容量が４である場合についての対応の値を示し
ている。 第４図は、第３Ａ図に示した相関回路の変形で
ある相関回路３２の他の例の詳細機能ブロツク図
を示している。第４図の構成による信号相関回路
の利点は、これがハードウエア的にもフアームウ
エア的にも実現でき、またこの同期システムの他
の実施例の説明に対する導入部分を提供する点に
ある。第３Ｂ図と第４図の相関回路の機能は同一
であり、詳細なデータ処理路だけが変形されてい
る。両回路は入力データ列を取込み、サンプリン
グクロツク信号を用いて相関をとる。両回路は等
価な相関出力信号を発生する。第４図の相関回路
を、第３図示のハードウエアの残部と接続するこ
ともできる。これら回路間の主要な相違点は、第
４図の相関回路が複雑な信号解析を行なつてお
り、また後述するようにフアームウエアによつて
実現できること等のデータ処理上の利点をいくつ
か有していることである。 第４図の構成図において、信号入力線は５個の
シリアル・シフトレジスタ１５０，１５２，１５
４，１５６及び１５８の入力端子に供給されてい
る。各シリアル・シフトレジスタは、選択的イネ
ーブル端子SEとクロツク端子CKを有している。
各シリアル・シフトレジスタの入力端子はINと
表示されており、出力端子はOTと表示されてい
る。各出力端子OTは、信号線上に81と表示され
ているように８本の信号線を代表している。個々
の信号線上に出力された信号は、シリアル・シフ
トレジスタに格納された８ビツトのうちの１つに
対応する。 レジスタ１５０，１５２，１５４，１５６及び
１５８の各出力端子OTは、マルチプレクサ１６
０の対応の入力端子に接続されている。これら入
力端子の各々が実際には８個の入力端子を代表し
ており、従つて入力端子の総数は40であることに
留意されたい。このマルチプレクサの機能は、８
本から成る５組の信号線のいずれを駆動するかを
選択することにある。 ビツト速度の25倍の速度で動作するクロツク回
路１６２は、５分周回路１６４に信号を供給す
る。この５分周回路１６４の第１の出力端子は、
各シリアル・シフトレジスタ１５０，１５２，１
５４，１５６及び１５８のクロツク端子に接続さ
れている。この５分周回路１６４の第１の出力端
子は５−状態カウンタ１６６にも接続されてお
り、このカウンタ１６６の２値符号化出力はデマ
ルチプレクサ１６８とマルチプレクサ１６０の選
択端子にも供給されている。デマルチプレクサ１
６８の０、１、２、３及び４と表示された出力信
号は上記シリアル・シフトレジスタの選択的イネ
ーブル端子に入力し、マルチプレクサ１６０の選
択端子へ入力信号に対する選択信号を与える。 マルチプレクサ１６０は、選択されたシリア
ル・シフトレジスタに格納された８ビツトの情報
を選択的に供給する。このマルチプレクサは、５
−状態カウンタ１６６から受けた２値符号化信号
をデコードすることにより動作する。このマルチ
プレクサ１６０の出力は、相関誤差信号表を格納
しているPROM１７０に供給される。マルチプ
レクサ１６０の81と表示された１本の出力信号線
は、８ビツトの並列出力信号線がPROMに接接
続されていることを表示している。マルチプレク
サ１６０からの８ビツト出力（選択されたシフト
レジスタ内のビツトシーケンスに対応する）は、
PROM１７０内のローケーシヨンをアドレスす
るのに用いられる。この動作はデイジタルフイル
タについての有限インパルス応答補正処理に対応
するものであるから、その意図するところについ
ては後に詳述する。 PROM１７０の出力は、５個のバツフアレジ
スタ１７２，１７４，１７６，１７８及び１８０
の各入力端子に供給される。各バツフアレジスタ
は、選択入力端子とPROM１７０の出力端子が
並列接続された入力端子を備えている。これらバ
ツフアレジスタ１７２，１７４，１７６，１７８
及び１８０への入力端子は、デマルチプレクサ１
６８の出力０乃至４によつて選択的に駆動され
る。各バツフアレジスタは、並列８ビツト入力、
８ビツト出力の選択的駆動レジスタとして機能す
る。バツフアレジスタ１７２，１７４，１７６，
１７８及び１８０の出力端子は、それぞれマルチ
レクサ１８２の入力端子０′，１′，２′，３′及び
４′に接続されている。５分周カウンタ１６４の
第２の出力端子が接続されたデマルチプレクサ１
８４は５個の出力端子０′，１′，２′，３′及び
４′を有しており、各出力端子はマルチプレクサ
１８２に接続されている。デマルチプレクサ１８
４は、バツフアレジスタをアクセスするための選
択的イネーブル速度の５倍の速度の信号を発生す
る。デマルチプレクサ１８４は、各バツフアレジ
スタから出力端子へ選択的に情報を伝達する。こ
のように、サンプリング間隔に対応する各選択イ
ネーブル信号の期間内に、５個のバツフアレジス
タすべてに格納された情報がマルチプレクサ１８
２を経て伝達される。 マルチプレクサ１８２の１本の線で表示された
出力線は加算レジスタ１８６に接続されており、
このレジスタ１８６はアキユムレーシヨン・レジ
スタないしアキユムレータ１８８に接続されてい
る。このアキユムレータ１８８の出力は、加算レ
ジスタ１８６に帰還される共に出力レジスタ１９
０にも供給されている。この出力レジスタ１９０
は、５分周カウンタ１６４の出力信号で選択的に
駆動される。アキユムレータ１８８は、クリア信
号CLRとアキユムレート信号ACCも受ける。こ
れらの信号をこのシステムに対する外部タイミン
グ回路の一部で発生させてもよく、またこれらの
信号は加算レジスタに伝達された信号の累積や次
の情報の累積に備えてアキユムレータのクリアを
行なうものである。クリア信号とアキユムレート
信号は、デマルチプレクサ１６８により選択駆動
がなされた後の５個のバツフアレジスタの全内容
の加算操作を行なわせる。従つて、バツフアレジ
スタ１７２乃至１８０のいずれか一つの内容が変
更されるたびごとに、５個のレジスタすべての内
容の和がアキユムレータ１８８に累算されて出力
レジスタ１９０に設定され、これは適正な時点に
相関回路から出力される。次の選択的駆動と共に
アキユムレータがクリアされ、５個のバツフアレ
ジスタの次の加算が許容される。 この回路の機能を説明すれば、まずクロツク１
６２はビツト速度の25倍の速度で動作する。５分
周回路１６６は、このクロツク信号を分周して前
述のサンプリング速度と正確に一致するビツト速
度の５倍の速度の信号を発生する。この５分周回
路１６６の出力は、選択的に駆動されるシフトレ
ジスタ内に入力信号を順次シフトするためのクロ
ツク信号を与える。図示のように、この動作速度
と同一の速度で動作する５−状態回路１６６は、
デマルチプレクサ１６８を介して各シリアル・シ
フトレジスタを選択的に駆動する。従つて、信号
線上の最初の情報サンプルがレジスタ１５０に取
込まれ、次の情報サンプルがレジスタ１５２に取
込まれ、同様に後続のサンプルが順次、次のレジ
スタに取込まれる。５個のサンプルの取込みが終
了すると、次のサンプルがシリアル・シフトレジ
スタ１５０の入力端子に再度供給され、クロツキ
ングされる。このように、各シリアル・シフトレ
ジスタ内の情報は８ビツトから成る情報サンプル
であり、各シリアル・シフトレジスタ内の情報は
時系列的関係を有している。レジスタ１５０内に
格納されるサンプルデータは、すべて、５−状態
カウンタ１６６の状態０とデマルチプレクサ１６
８からの０駆動信号で表示されるサンプリング区
間０におけるサンプルデータである。レジスタ１
５２，１５４，１５６及び１５８も、それぞれ選
択駆動信号１，２，３及び４におけるすべてのサ
ンプルデータを格納する。 マルチプレクサ１６０の選択的駆動期間内に、
シリアル・シフトレジスタ内に格納されている情
報が、相関動作用の相関誤差テーブルを格納して
いるPROM１７０をアドレスするのに使用され
る。各シリアル・シフトレジスタの８個のビツト
位置に格納されている２値符号は、有限インパル
ス応答（FIR）フイルタの設計に基づく所定の情
報を格納しているPROM１７０をアドレスする。
テーブルを参照されたい。
【表】
有限幅インパルス応答フイルタの動作方法と、
相関誤差テーブル内の係数の配列が選択したフイ
ルタ特性の関数関係の展開式の係数に対応するこ
とは周知である。相関をとる目的は、各エツヂを
デコーダ・データ列の同期フイールド内に位置せ
しめることにある。適宜な設計が可能であり、ま
た相関テーブル中に格納される情報は選択的事項
であることが理解されよう。 上述したように、テーブルは有限インパルス
応答フイルタに対する係数配列を示している。テ
ーブルの第１欄は、シリアル・シフトレジスタ
１５０至１５８内で発生し得る２値ビツトパター
ンの16進表示である。これらのビツトパターンに
は28すなわち256通りの組合せが存在するので、
この表中には256個が記入されている。16×16の
配列で示された数値は、公知の有限応答インパル
ス・フイルタに対する補正数である。シリアル・
シフトレジスタ内又はフアームウエア・プログラ
ムの等価なデータレジスタ内の縦列ビツトパター
ンによつてこれらの係数がアクセスされると、こ
の係数がバツフアレジスタ内に転送され、引続い
て加算され対応の誤差量を定める。この情報によ
つて、信号相関決定のための相関操作の重み付け
が重複できる。 デマルチプレクサ１６８が５−状態カウンタ１
６６と共にシリアル・シフトレジスタの選択的駆
動とクロツク動作を行なうことにより情報を伝達
せしめてPROM１７０のアドレスを指定させる
たびに、アドレスロケーシヨンに格納された情報
が８ビツト容量の出力バツフアレジスタに伝達さ
れる。このように、各サンプル時点ごとに、相関
誤差テーブル内の情報がバツフアレジスタの一つ
にロードされる。このような相関誤差の各々が１
個のバツフアレジスタにロードされた後に、５個
のバツフアレジスタすべての内容が加算されたの
ちアキユムレータに送られて各サンプル時点につ
いての相関信号出力を発生する。 バツフアレジスタ１７２乃至１８０は、シリア
ル・シフトレジスタ１５０の選択的駆動と同一の
タイムシーケンスで選択的に駆動される。従つ
て、相関誤差テーブル中に格納された情報は、各
サンプル時点に適正なバツフアアレジスタに伝達
され格納される。デマルチプレクサ１８４は、デ
マルチプレクサ１６８の５倍の速度で動作して５
個のバツフアレジスタ内に格納された情報を加算
レジスタ１８６、アキユムレータ１８８に伝達
し、これによつてバツフアレジスタ１７２乃至１
８０内の全情報がビツト速度の５倍の速度のサン
ブリング期間に生ずる選択的駆動のたびに累算さ
れる。このように、マルチプレクサ１８２はサン
ブリング時点のたびに各バツフアレジスタ１７２
乃至１８０の情報を加算レジスタ１８６に伝達
し、ここで加算された情報はアキユムレータ１８
８で累算され、この結果サンブリング時点ごとに
バツフアレジスタ１７２乃至１８０内の相関誤差
の総和が出力レジスタ１９０に伝達され、相関出
力信号となる。従つて、第３Ａ図と第４図の相関
回路の詳細を比較すると、データ入力は信号入力
に相当し；サンブリングクロツク信号は25倍のク
ロツク１６２に相当し；両出力信号は同一であ
る。さらに、第３Ａ図のレジスタ５０乃至５８は
縦列構成となつているが、第４図のレジスタ１５
０乃至１５８は並列構成となつておりビツト当り
の多重サンブリング動作が明確にされている。第
４図中の各種のマルチプレクサとデマルチプレク
サによつて正確なデータ解析シーケンスが実現さ
れるが、第３Ａ図中の加算回路のハードワイヤ接
続によつても同一の動作が実現できる。第３Ａ図
の回路は、FIRフイルタ手法を使用しないので簡
易になる。 第５図は、第２Ａ図に示した同期システム全体
の機能ブロツク図の、フアームウエア部分を包含
する形式に適したマイクロコンピユータの機能及
び構成複合ブロツク図であり、これは第４図に示
した形式の信号相関回路を備えている。この実施
例を限定するものではないが、マイクロコンピユ
ータとしてはモトローラのタイプ146805が好適で
ある。プレスケーラ、タイマ及びカウンタを備え
るタイマ制御ユニツト２００に起動用のタイマ信
号が供給される。クリスタル２０２が発振回路２
０４に結合されており、この発振回路はタイマ制
御回路２００にも接続されている。このタイマ制
御回路は、当該マイクロコンピユータの各種の動
作を制御する。 発振回路２０４が接続されるCPU２０６は、
CPU制御回路、演算論理ユニツトALU、アキユ
ムレータ、インデツクスレジスタ、状態コードレ
ジスタ、スタツクポインタ及び上位と下位から成
るプログラムカウンタを備えている。このCPU
２０６には、複数の入力／出力信号線を有する方
向性データ入／出力レジスタ２０８と２１０も接
続されている。具体的には、２個の方向性データ
レジスタごとに８本の信号線が示されている。
CPU２０６には、リードオンリイ・メモリ
（ROM）２１２とランダムアクセス・メモリ
（RAM）２１４も接続されている。モトローラ
146805系の特徴として、オンチツプRAMにより
マイクロコンピユータは外部メモリなしに動作で
きる。並列入／出力特性のため、入力と出力の区
別を示すプログラマブル・ピンが備えられる。タ
イマ／カウンタは通常プログラマブル・プレスケ
ーラを備えた８ビツト・カウンタであり、ある種
のソフトウエア的に選択されたイベントに対し割
込み信号を発生したり、タイミング保持用として
使用できる。モトローラのCMOS型MCM146805
の場合、このタイマはセツト後にソフトウエア的
に起動されたコマンドによつてマイクロプロセツ
サをウエイクーアツプする電力節減ウエイト・モ
ードを達成できる。 第５図には、ROM内に格納された主要なフア
ームウエア・モジユールの配列とこれらの先頭番
地が示されている。このモジユールの選択と配列
は、本発明の種種の実施例に用いる特定のプログ
ラムによつて定まる。種々の実施例に用いるオペ
レーテイング・ソフトウエアプログラムの変更に
際し各種サブルーチンの開始番地が確認できるよ
うに、主要なプログラムモジユールとその開始番
地を説明すれば十分である。RAM２１４を用い
るのは、主として、プログラム中にアクセスされ
た変数を格納するためとスクラツチーバード・ス
トレージとして使用するためである。モトローラ
146805の使用は必須要件ではないが、これを使用
すれば好適である。以下説明するコーデイング
は、すべて146805コーデイング・フオーマツトと
両立性を有する。 146805マイクロプロセツサ並びに関連のアーキ
テクチユア及び内部命令セツトは次のような米国
特許出願；“Low Current Input Buffers”と題
する1979年７月２日付の米国特許出願第054093
号；“Method for Reducing Power Consumed
by ａ Static Microprocessor”と題する1979
年８月９日付の米国特許出願第065292号；
（Apparatus for Reducing Power Consumed
by ａ Static Microprocessor”と題する1979
年８月９日付の米国許出願第065293号；“CMOS
Microprocessor Architecture”と題する1979年
８月９日付の米国特許出願第065294号；
“Incrementor／Decrementor Circuit”と題する
1979年８月９日付の米国特許出願第065295号；及
び“Ａ Single Step System for
Microcomputor”と題する1979年９月28日付の
米国特許出願第079766号に記載されており、これ
ら６件の米国特許出願はいずれも本発明の譲受人
に譲渡されている。MCM146805マイクロコンピ
ユータの更に詳細な説明に当つては上述の６件の
出願が参照される。 本実施例は通信用受信システム用のビツト同期
を達成するものであるから、かかる通信用受信シ
ステムの動作コーデイング・フオーマツトを理解
することが必要である。信号のコーデイング／デ
コーデイング構成はかなり複雑であるが同期構成
は幾分簡単であるから、同期動作が相当冗長なフ
アームウエア・プログラム中に必然的に包含され
ることになる。しかしながら、同期が必要なとき
は、同期ルーチンを包含しているフアームウエア
のその部分がアドレスされ、機能ブロツク図にに
従つて同期が実現される。具体的には、第４図に
示した機能ブロツク図が本実施例のフアームウエ
ア形式の信号相関動作の主要部分であり、これに
対して全体の動作は第２Ｂ図に示されている。 第６図は、本実施例を説明するために本発明に
係る同期化を必要とするメツセージのコーデイン
グ形式を示す。このシグナリング・システムは、
ベージングシステムに関する商業雑誌
Telocator、1978年３月号の26頁から始まる
“New Radio Paging System”と題する文献に
記載されたものと類似のシステムである。このシ
ステムは、いくつかの慣用システムで用いられて
いる２個のシーケンシヤルトーンの選択的呼出し
信号の代りに、NRZ（ノンリターン・ツー・ゼ
ロ）デイジタル信号コーデイングを使用してい
る。コード化信号は個々のパージング装置をアク
セスし、この装置の所有者にメツセージの受信を
報らせるアラート信号を発生させる。このシステ
ムは、各受信機が送信側で特定された信号に同期
するという点で、同期形式となつている。 第６図のラインＡに示すように、すべての受信
機に対する信号は15の群に分割されている。ある
群内の受信機に対する選択的呼出し信号は、その
群に割当てられた期間内だけ送出される。ライン
Ｂは、群呼出し信号が９ワードから成ることを示
している。第１ワードは同期ワードであり、残り
の８ワードは情報ワードである。同期信号と最大
８ワードの選択的呼出し信号が、各群に対して送
出される。第６図のラインＣは、任意の群の同期
ワードの詳細な配列を示している。31ビツトの同
期ワードは、９ビツトの同期信号、15ビツトのフ
レーム同期信号及び７ビツトの群識別信号から構
成されている。ラインＣに示されるように、ビツ
ト同期ワードはK1乃至K9の９ビツトで表示され、
フレーム同期ワードはL1乃至L15で表示され、群
識別ワードはG1乃至G7で表示されている。９ビ
ツトの同期信号は、正しいデコードが行なわれる
ように各受信機の内部クロツクをその受信信号の
クロツクに同期させるのに用いられる。従つて、
受信機のローカルクロツク送信機の放送波クロツ
クとの間で所望の同期化が達成される。 フレーム同期信号は、15ビツトコードを用いて
選択的呼出し信号の位置を表示する。群識別信号
は、７ビツトコードを用いて群を識別せしめる。
この信号は、BCHフオーマツトの４個の情報ビ
ツトと３個のチエツクビツトから構成される。第
６図のラインＤは、31ビツトから成る情報ワード
の構成を示している。各情報ワードは、16個の情
報ビツトと15個のチエツクビツトの31ビツトの
BCHコードから成つている。ラインＤに示すよ
うに、情報ビツトは16乃至1で、パリテイビ
ツトはP15乃至P1でそれぞれ表示されている。 第６図のラインＣに示したコーデイングのビツ
ト同期部分には、各種の情報フオーマツトを使用
できるものである。ビツト同期を達成するための
９ビツト情報は、任意数のパターンであつてよ
い。しかしながら、説明の便宜上、通常用いられ
るパターンは９ビツト位置の交番０、１シーケン
スである。シグナリング・システムを９ビツトの
０、１同期化パターンと仮定して、本実施例のフ
アームウエアを説明する。 第７Ａ図と第７Ｂ図は、本発明の同期化を必要
とする第６図示の通信コーデイング・システムを
デコードする動作プログラムのフローチヤートを
示したものである。破線で囲まれ２２０と表示さ
れたプログラムモジユールINITIALは、通常は
ユーザが操作できないテストスイツチの判定ブロ
ツクを含んでいる。テストスイツチが設定されて
いるとテストモードに移行するが、これは同期シ
ステムの説明には不必要である。INITIALモジ
ユール２２０の間、２個のアドレスまでを特定す
るコードプラグ情報が特定のメモリロケーシヨン
に伝達される。２個のアドレスを包含できるた
め、受信機は２個の異なる呼出し源からの呼出
し、例えば緊急呼出しと非緊急呼出しを識別でき
る。 テストスイツチがセツトされていなければ、破
線で囲まれ２２２と表示されたプログラムモジユ
ールSYNC２が機能し、Ｎワードの区間にわたつ
てビツト同期、フレーム位置及び群識別が探索さ
れる。第６図示のメツセージ構成におけるＮは、
所望の確度でフレーム位置（ワード区間）と群位
置（９ワードの区間）を検索し識別できるように
選択される。モジユール２２２の各判定ブロツク
からの否定応答は、すべてSYNC２モジユール２
２２の開始端へのリターンを生じさせる。 SYNC２モジユール２２６のFIND GROUPか
らの肯定応答はGET ８ INFORMATION
WORDS モジユール２２４をアクセスするが、
このモジユール２２４は、１ないし複数のコード
プラグ・アドレス情報が格納されているメモリロ
ケーシヨンを検索する。各群セグメント内に含ま
れている８情報ワードが検索され、ページ検出の
有無が判定される。群内の８情報ワードが検索さ
れるまで、ページ検出の有無の判定が延期され
る。 GET ８ INFORMATION WORDS モジ
ユール２２４は、PAUSEモジユール２２６をア
クセスする。PAUSEは、ある期間にわたつて入
力信号のデコードと処理を休止することを意味す
る。このように、まずページの検出が試みられ、
検出の断定が下される前に完全な１メツセージサ
イクルにわたつてPAUSEを行なうことにより、
約21秒間のメツセージサイクル内の同一相対位置
にリターンする。 このPAUSE動作の後、破線で示され２３０と
表示されたSYNC３プログラムに制御が移行す
る。このSYNC３は、本実施例の信号同期部分で
ある。SYNC３において、８ビツトの同期ワード
からなる１ワードの情報が検索され、これが所定
の０、１パターンに該当するか否かが判定され
る。データがリストされ、これが依然として正し
くて現在同期中であるか否かが決定される。
DATA STILL VALIDは、データの長区間完全
性が所望の確度で保持されているか否かを確認す
るためのテスト手順である。否定的な判定によつ
て、SYNC２モジユール２２２の開始点に制御が
戻る。IS SYNC NOWは、当該データシステム
内の選択されたフイールド位置をチエツクするた
めのテスト手順である。否定的な判定によつて、
PAUSEモジユール２２６に制御が戻る。 肯定答によつて、破線で囲まれたALERTモジ
ユール２３０がアクセスされ、８情報ワードの１
つがコードプラグ内のアドレスに該当する場合に
は、可聴ALERT信号をページヤー所有者に通知
する。２種のアドレスが存在するので、このペー
ジヤは、どちらのアドレスがページングされたか
を識別させる２種のアラート信号を発生できる。
このページヤーの所有者によつてALERT信号が
手動リセツトされないときは、数分間接続したの
ちオフになる。このページヤーの所有者が手動リ
セツト釦を押すと、ALERT信号がオフされて
ACKを表示する。 ALERT信号の手動リセツト後、又はページが
検出されない場合、プログラムの制御は前述の
PAUSEモジユール２２６に移行する。適宜な時
間の後、PAUSEモジユール２２６はSYNC３モ
ジユール２３２に制御を渡し、そこで同期ワード
中の８ビツトの同期が探索され、かつデータが依
然として正しいか否かが判定される。フローチヤ
ート中のこの箇所にSYNC３を含めたのは、ペー
ジヤーがポーズ動作後も同期を保つていることを
確認するためである。DATA STILL VALIDか
らの否定応答によつて、第７Ａ図のSYNC２モジ
ユール２２２の開始点への移行が行なわれる。こ
のページヤーの第２のアドレスないしこれに対応
する第２の呼出しの可能性があるので、SYNC３
モジユール２３２からGET ８
INFORMATION WORDSとDETECT PAGE
モジユールから成るモジユール２３４に制御が渡
される。このモジユールのGET ８部分は、再び
８ビツト・アドレスワードを検索し、第２のアド
レスコードの検出の有無を判定する。ページが検
出されない場合には、PAUSEモジユール２２６
に制御が渡る。第２のアドレスされたページID
コードが検出されていれば、プログラムの制御は
ALERTモジユール２３０に移行し、このページ
ヤーの所有者に通知が行なわれる。 アラート信号検出後のシステムの動作は、第７
Ｂ図のPAUSEモジユール２２６を経て第７Ｂ図
のSYNC３モジユール２３２と第７Ｂ図のモジユ
ール２３４に移行する。このページヤーの通常の
動作は、上記のループで生ずる。SYNC３モジユ
ール２３２によつて、各群の同期ワード中に包含
されている入力信号情報への内部クロツクの同期
化が保証される。 第８図は、本発明の同期システムのフアームウ
エアによる実施例を構成するSYNC３モジユール
のフローチヤートである。図中の最初のブロツク
２４０は、０−１同期フイールドの開始待ち機能
を示している。メツセージ・コーデイングフオー
マツトを示す第６図を参照されたい。次にプログ
ラムの制御はブロツク２４２に移るが、このブロ
ツクは０−１ビツトパターンから特定の速度でい
くつかのサンプルを取得しこれをデータレジスタ
に転送せしめる動作を記述しており、これはシリ
アル・シフトレジスタの動作と等価である。この
動作に更に良く理解するために相関回路を図示し
た第４図を参照すれば、この相関回路はハードウ
エア的にも又本実施例におけるようにフアームウ
エア的にも実現できるものである。 サンプルの取得後、プラグラムの制御はブロツ
ク２４４に移りり、データレジスタ内の２値デー
タシーケンスに対応した所定情報値に対し誤差テ
ーブルがアクセスされる。前述のように、誤差情
報はテーブルに掲げられている。次に判定ブロ
ツク２４６に制御が移行し、ここでサンプリング
個数がＭ個よりも大であるか否か又は誤差の総和
が最大許容値以下であるか否かがテストされる。
第８図のフローチヤートはSYNC３モジユールに
ついて一般的に記述されているが、具体的には、
Ｍ個のサンプルは40ビツトのサンプルに対応する
ので、サンプリング個数は、40サンプルを取得す
るのに必要な時間の長短によつてテストされる。
また、誤差の最大値は、通常４又はこれ以下に設
定される。これらの値をフローチヤート中に書込
むことにより、本発明のフアームウエア的実施例
がより完全に記述される。 ブロツク２４６の判定が否定的である場合に
は、ブロツク２４８に制御が移り、再び特定速度
で１個のサンプルが取得されデータレジスタ内に
転送され、機能ブロツク２４４に制御が移る。40
サンプルが取得され又は誤差の総和が相関判定用
の許容値４以下であるという点において、判定ブ
ロツク２４６の判定が肯定的であれば、判定ブロ
ツク２５０に制御が移り、誤差の総和が４以下で
あつてビツト同期が検出されたか否かが判定され
る。ビツト同期が検出されない場合には、プログ
ラムの制御はブロツク２５２に移り、可変位相ク
ロツクが変化されないままこのサブルーチンから
メイン・ラインプログラムに戻る。判定ブロツク
２５０の出力が肯定的な場合には、ビツト同期が
確認され、サンプル数と誤差量を用いてクロツク
位相補正テーブルがアクセスされ、クロツク位相
に２次元的補正がなされる（ブロツク２５４）。
本実施例においては、次のテーブルに情報が格
納されている。
相関誤差テーブル内の係数の配列が選択したフイ
ルタ特性の関数関係の展開式の係数に対応するこ
とは周知である。相関をとる目的は、各エツヂを
デコーダ・データ列の同期フイールド内に位置せ
しめることにある。適宜な設計が可能であり、ま
た相関テーブル中に格納される情報は選択的事項
であることが理解されよう。 上述したように、テーブルは有限インパルス
応答フイルタに対する係数配列を示している。テ
ーブルの第１欄は、シリアル・シフトレジスタ
１５０至１５８内で発生し得る２値ビツトパター
ンの16進表示である。これらのビツトパターンに
は28すなわち256通りの組合せが存在するので、
この表中には256個が記入されている。16×16の
配列で示された数値は、公知の有限応答インパル
ス・フイルタに対する補正数である。シリアル・
シフトレジスタ内又はフアームウエア・プログラ
ムの等価なデータレジスタ内の縦列ビツトパター
ンによつてこれらの係数がアクセスされると、こ
の係数がバツフアレジスタ内に転送され、引続い
て加算され対応の誤差量を定める。この情報によ
つて、信号相関決定のための相関操作の重み付け
が重複できる。 デマルチプレクサ１６８が５−状態カウンタ１
６６と共にシリアル・シフトレジスタの選択的駆
動とクロツク動作を行なうことにより情報を伝達
せしめてPROM１７０のアドレスを指定させる
たびに、アドレスロケーシヨンに格納された情報
が８ビツト容量の出力バツフアレジスタに伝達さ
れる。このように、各サンプル時点ごとに、相関
誤差テーブル内の情報がバツフアレジスタの一つ
にロードされる。このような相関誤差の各々が１
個のバツフアレジスタにロードされた後に、５個
のバツフアレジスタすべての内容が加算されたの
ちアキユムレータに送られて各サンプル時点につ
いての相関信号出力を発生する。 バツフアレジスタ１７２乃至１８０は、シリア
ル・シフトレジスタ１５０の選択的駆動と同一の
タイムシーケンスで選択的に駆動される。従つ
て、相関誤差テーブル中に格納された情報は、各
サンプル時点に適正なバツフアアレジスタに伝達
され格納される。デマルチプレクサ１８４は、デ
マルチプレクサ１６８の５倍の速度で動作して５
個のバツフアレジスタ内に格納された情報を加算
レジスタ１８６、アキユムレータ１８８に伝達
し、これによつてバツフアレジスタ１７２乃至１
８０内の全情報がビツト速度の５倍の速度のサン
ブリング期間に生ずる選択的駆動のたびに累算さ
れる。このように、マルチプレクサ１８２はサン
ブリング時点のたびに各バツフアレジスタ１７２
乃至１８０の情報を加算レジスタ１８６に伝達
し、ここで加算された情報はアキユムレータ１８
８で累算され、この結果サンブリング時点ごとに
バツフアレジスタ１７２乃至１８０内の相関誤差
の総和が出力レジスタ１９０に伝達され、相関出
力信号となる。従つて、第３Ａ図と第４図の相関
回路の詳細を比較すると、データ入力は信号入力
に相当し；サンブリングクロツク信号は25倍のク
ロツク１６２に相当し；両出力信号は同一であ
る。さらに、第３Ａ図のレジスタ５０乃至５８は
縦列構成となつているが、第４図のレジスタ１５
０乃至１５８は並列構成となつておりビツト当り
の多重サンブリング動作が明確にされている。第
４図中の各種のマルチプレクサとデマルチプレク
サによつて正確なデータ解析シーケンスが実現さ
れるが、第３Ａ図中の加算回路のハードワイヤ接
続によつても同一の動作が実現できる。第３Ａ図
の回路は、FIRフイルタ手法を使用しないので簡
易になる。 第５図は、第２Ａ図に示した同期システム全体
の機能ブロツク図の、フアームウエア部分を包含
する形式に適したマイクロコンピユータの機能及
び構成複合ブロツク図であり、これは第４図に示
した形式の信号相関回路を備えている。この実施
例を限定するものではないが、マイクロコンピユ
ータとしてはモトローラのタイプ146805が好適で
ある。プレスケーラ、タイマ及びカウンタを備え
るタイマ制御ユニツト２００に起動用のタイマ信
号が供給される。クリスタル２０２が発振回路２
０４に結合されており、この発振回路はタイマ制
御回路２００にも接続されている。このタイマ制
御回路は、当該マイクロコンピユータの各種の動
作を制御する。 発振回路２０４が接続されるCPU２０６は、
CPU制御回路、演算論理ユニツトALU、アキユ
ムレータ、インデツクスレジスタ、状態コードレ
ジスタ、スタツクポインタ及び上位と下位から成
るプログラムカウンタを備えている。このCPU
２０６には、複数の入力／出力信号線を有する方
向性データ入／出力レジスタ２０８と２１０も接
続されている。具体的には、２個の方向性データ
レジスタごとに８本の信号線が示されている。
CPU２０６には、リードオンリイ・メモリ
（ROM）２１２とランダムアクセス・メモリ
（RAM）２１４も接続されている。モトローラ
146805系の特徴として、オンチツプRAMにより
マイクロコンピユータは外部メモリなしに動作で
きる。並列入／出力特性のため、入力と出力の区
別を示すプログラマブル・ピンが備えられる。タ
イマ／カウンタは通常プログラマブル・プレスケ
ーラを備えた８ビツト・カウンタであり、ある種
のソフトウエア的に選択されたイベントに対し割
込み信号を発生したり、タイミング保持用として
使用できる。モトローラのCMOS型MCM146805
の場合、このタイマはセツト後にソフトウエア的
に起動されたコマンドによつてマイクロプロセツ
サをウエイクーアツプする電力節減ウエイト・モ
ードを達成できる。 第５図には、ROM内に格納された主要なフア
ームウエア・モジユールの配列とこれらの先頭番
地が示されている。このモジユールの選択と配列
は、本発明の種種の実施例に用いる特定のプログ
ラムによつて定まる。種々の実施例に用いるオペ
レーテイング・ソフトウエアプログラムの変更に
際し各種サブルーチンの開始番地が確認できるよ
うに、主要なプログラムモジユールとその開始番
地を説明すれば十分である。RAM２１４を用い
るのは、主として、プログラム中にアクセスされ
た変数を格納するためとスクラツチーバード・ス
トレージとして使用するためである。モトローラ
146805の使用は必須要件ではないが、これを使用
すれば好適である。以下説明するコーデイング
は、すべて146805コーデイング・フオーマツトと
両立性を有する。 146805マイクロプロセツサ並びに関連のアーキ
テクチユア及び内部命令セツトは次のような米国
特許出願；“Low Current Input Buffers”と題
する1979年７月２日付の米国特許出願第054093
号；“Method for Reducing Power Consumed
by ａ Static Microprocessor”と題する1979
年８月９日付の米国特許出願第065292号；
（Apparatus for Reducing Power Consumed
by ａ Static Microprocessor”と題する1979
年８月９日付の米国許出願第065293号；“CMOS
Microprocessor Architecture”と題する1979年
８月９日付の米国特許出願第065294号；
“Incrementor／Decrementor Circuit”と題する
1979年８月９日付の米国特許出願第065295号；及
び“Ａ Single Step System for
Microcomputor”と題する1979年９月28日付の
米国特許出願第079766号に記載されており、これ
ら６件の米国特許出願はいずれも本発明の譲受人
に譲渡されている。MCM146805マイクロコンピ
ユータの更に詳細な説明に当つては上述の６件の
出願が参照される。 本実施例は通信用受信システム用のビツト同期
を達成するものであるから、かかる通信用受信シ
ステムの動作コーデイング・フオーマツトを理解
することが必要である。信号のコーデイング／デ
コーデイング構成はかなり複雑であるが同期構成
は幾分簡単であるから、同期動作が相当冗長なフ
アームウエア・プログラム中に必然的に包含され
ることになる。しかしながら、同期が必要なとき
は、同期ルーチンを包含しているフアームウエア
のその部分がアドレスされ、機能ブロツク図にに
従つて同期が実現される。具体的には、第４図に
示した機能ブロツク図が本実施例のフアームウエ
ア形式の信号相関動作の主要部分であり、これに
対して全体の動作は第２Ｂ図に示されている。 第６図は、本実施例を説明するために本発明に
係る同期化を必要とするメツセージのコーデイン
グ形式を示す。このシグナリング・システムは、
ベージングシステムに関する商業雑誌
Telocator、1978年３月号の26頁から始まる
“New Radio Paging System”と題する文献に
記載されたものと類似のシステムである。このシ
ステムは、いくつかの慣用システムで用いられて
いる２個のシーケンシヤルトーンの選択的呼出し
信号の代りに、NRZ（ノンリターン・ツー・ゼ
ロ）デイジタル信号コーデイングを使用してい
る。コード化信号は個々のパージング装置をアク
セスし、この装置の所有者にメツセージの受信を
報らせるアラート信号を発生させる。このシステ
ムは、各受信機が送信側で特定された信号に同期
するという点で、同期形式となつている。 第６図のラインＡに示すように、すべての受信
機に対する信号は15の群に分割されている。ある
群内の受信機に対する選択的呼出し信号は、その
群に割当てられた期間内だけ送出される。ライン
Ｂは、群呼出し信号が９ワードから成ることを示
している。第１ワードは同期ワードであり、残り
の８ワードは情報ワードである。同期信号と最大
８ワードの選択的呼出し信号が、各群に対して送
出される。第６図のラインＣは、任意の群の同期
ワードの詳細な配列を示している。31ビツトの同
期ワードは、９ビツトの同期信号、15ビツトのフ
レーム同期信号及び７ビツトの群識別信号から構
成されている。ラインＣに示されるように、ビツ
ト同期ワードはK1乃至K9の９ビツトで表示され、
フレーム同期ワードはL1乃至L15で表示され、群
識別ワードはG1乃至G7で表示されている。９ビ
ツトの同期信号は、正しいデコードが行なわれる
ように各受信機の内部クロツクをその受信信号の
クロツクに同期させるのに用いられる。従つて、
受信機のローカルクロツク送信機の放送波クロツ
クとの間で所望の同期化が達成される。 フレーム同期信号は、15ビツトコードを用いて
選択的呼出し信号の位置を表示する。群識別信号
は、７ビツトコードを用いて群を識別せしめる。
この信号は、BCHフオーマツトの４個の情報ビ
ツトと３個のチエツクビツトから構成される。第
６図のラインＤは、31ビツトから成る情報ワード
の構成を示している。各情報ワードは、16個の情
報ビツトと15個のチエツクビツトの31ビツトの
BCHコードから成つている。ラインＤに示すよ
うに、情報ビツトは16乃至1で、パリテイビ
ツトはP15乃至P1でそれぞれ表示されている。 第６図のラインＣに示したコーデイングのビツ
ト同期部分には、各種の情報フオーマツトを使用
できるものである。ビツト同期を達成するための
９ビツト情報は、任意数のパターンであつてよ
い。しかしながら、説明の便宜上、通常用いられ
るパターンは９ビツト位置の交番０、１シーケン
スである。シグナリング・システムを９ビツトの
０、１同期化パターンと仮定して、本実施例のフ
アームウエアを説明する。 第７Ａ図と第７Ｂ図は、本発明の同期化を必要
とする第６図示の通信コーデイング・システムを
デコードする動作プログラムのフローチヤートを
示したものである。破線で囲まれ２２０と表示さ
れたプログラムモジユールINITIALは、通常は
ユーザが操作できないテストスイツチの判定ブロ
ツクを含んでいる。テストスイツチが設定されて
いるとテストモードに移行するが、これは同期シ
ステムの説明には不必要である。INITIALモジ
ユール２２０の間、２個のアドレスまでを特定す
るコードプラグ情報が特定のメモリロケーシヨン
に伝達される。２個のアドレスを包含できるた
め、受信機は２個の異なる呼出し源からの呼出
し、例えば緊急呼出しと非緊急呼出しを識別でき
る。 テストスイツチがセツトされていなければ、破
線で囲まれ２２２と表示されたプログラムモジユ
ールSYNC２が機能し、Ｎワードの区間にわたつ
てビツト同期、フレーム位置及び群識別が探索さ
れる。第６図示のメツセージ構成におけるＮは、
所望の確度でフレーム位置（ワード区間）と群位
置（９ワードの区間）を検索し識別できるように
選択される。モジユール２２２の各判定ブロツク
からの否定応答は、すべてSYNC２モジユール２
２２の開始端へのリターンを生じさせる。 SYNC２モジユール２２６のFIND GROUPか
らの肯定応答はGET ８ INFORMATION
WORDS モジユール２２４をアクセスするが、
このモジユール２２４は、１ないし複数のコード
プラグ・アドレス情報が格納されているメモリロ
ケーシヨンを検索する。各群セグメント内に含ま
れている８情報ワードが検索され、ページ検出の
有無が判定される。群内の８情報ワードが検索さ
れるまで、ページ検出の有無の判定が延期され
る。 GET ８ INFORMATION WORDS モジ
ユール２２４は、PAUSEモジユール２２６をア
クセスする。PAUSEは、ある期間にわたつて入
力信号のデコードと処理を休止することを意味す
る。このように、まずページの検出が試みられ、
検出の断定が下される前に完全な１メツセージサ
イクルにわたつてPAUSEを行なうことにより、
約21秒間のメツセージサイクル内の同一相対位置
にリターンする。 このPAUSE動作の後、破線で示され２３０と
表示されたSYNC３プログラムに制御が移行す
る。このSYNC３は、本実施例の信号同期部分で
ある。SYNC３において、８ビツトの同期ワード
からなる１ワードの情報が検索され、これが所定
の０、１パターンに該当するか否かが判定され
る。データがリストされ、これが依然として正し
くて現在同期中であるか否かが決定される。
DATA STILL VALIDは、データの長区間完全
性が所望の確度で保持されているか否かを確認す
るためのテスト手順である。否定的な判定によつ
て、SYNC２モジユール２２２の開始点に制御が
戻る。IS SYNC NOWは、当該データシステム
内の選択されたフイールド位置をチエツクするた
めのテスト手順である。否定的な判定によつて、
PAUSEモジユール２２６に制御が戻る。 肯定答によつて、破線で囲まれたALERTモジ
ユール２３０がアクセスされ、８情報ワードの１
つがコードプラグ内のアドレスに該当する場合に
は、可聴ALERT信号をページヤー所有者に通知
する。２種のアドレスが存在するので、このペー
ジヤは、どちらのアドレスがページングされたか
を識別させる２種のアラート信号を発生できる。
このページヤーの所有者によつてALERT信号が
手動リセツトされないときは、数分間接続したの
ちオフになる。このページヤーの所有者が手動リ
セツト釦を押すと、ALERT信号がオフされて
ACKを表示する。 ALERT信号の手動リセツト後、又はページが
検出されない場合、プログラムの制御は前述の
PAUSEモジユール２２６に移行する。適宜な時
間の後、PAUSEモジユール２２６はSYNC３モ
ジユール２３２に制御を渡し、そこで同期ワード
中の８ビツトの同期が探索され、かつデータが依
然として正しいか否かが判定される。フローチヤ
ート中のこの箇所にSYNC３を含めたのは、ペー
ジヤーがポーズ動作後も同期を保つていることを
確認するためである。DATA STILL VALIDか
らの否定応答によつて、第７Ａ図のSYNC２モジ
ユール２２２の開始点への移行が行なわれる。こ
のページヤーの第２のアドレスないしこれに対応
する第２の呼出しの可能性があるので、SYNC３
モジユール２３２からGET ８
INFORMATION WORDSとDETECT PAGE
モジユールから成るモジユール２３４に制御が渡
される。このモジユールのGET ８部分は、再び
８ビツト・アドレスワードを検索し、第２のアド
レスコードの検出の有無を判定する。ページが検
出されない場合には、PAUSEモジユール２２６
に制御が渡る。第２のアドレスされたページID
コードが検出されていれば、プログラムの制御は
ALERTモジユール２３０に移行し、このページ
ヤーの所有者に通知が行なわれる。 アラート信号検出後のシステムの動作は、第７
Ｂ図のPAUSEモジユール２２６を経て第７Ｂ図
のSYNC３モジユール２３２と第７Ｂ図のモジユ
ール２３４に移行する。このページヤーの通常の
動作は、上記のループで生ずる。SYNC３モジユ
ール２３２によつて、各群の同期ワード中に包含
されている入力信号情報への内部クロツクの同期
化が保証される。 第８図は、本発明の同期システムのフアームウ
エアによる実施例を構成するSYNC３モジユール
のフローチヤートである。図中の最初のブロツク
２４０は、０−１同期フイールドの開始待ち機能
を示している。メツセージ・コーデイングフオー
マツトを示す第６図を参照されたい。次にプログ
ラムの制御はブロツク２４２に移るが、このブロ
ツクは０−１ビツトパターンから特定の速度でい
くつかのサンプルを取得しこれをデータレジスタ
に転送せしめる動作を記述しており、これはシリ
アル・シフトレジスタの動作と等価である。この
動作に更に良く理解するために相関回路を図示し
た第４図を参照すれば、この相関回路はハードウ
エア的にも又本実施例におけるようにフアームウ
エア的にも実現できるものである。 サンプルの取得後、プラグラムの制御はブロツ
ク２４４に移りり、データレジスタ内の２値デー
タシーケンスに対応した所定情報値に対し誤差テ
ーブルがアクセスされる。前述のように、誤差情
報はテーブルに掲げられている。次に判定ブロ
ツク２４６に制御が移行し、ここでサンプリング
個数がＭ個よりも大であるか否か又は誤差の総和
が最大許容値以下であるか否かがテストされる。
第８図のフローチヤートはSYNC３モジユールに
ついて一般的に記述されているが、具体的には、
Ｍ個のサンプルは40ビツトのサンプルに対応する
ので、サンプリング個数は、40サンプルを取得す
るのに必要な時間の長短によつてテストされる。
また、誤差の最大値は、通常４又はこれ以下に設
定される。これらの値をフローチヤート中に書込
むことにより、本発明のフアームウエア的実施例
がより完全に記述される。 ブロツク２４６の判定が否定的である場合に
は、ブロツク２４８に制御が移り、再び特定速度
で１個のサンプルが取得されデータレジスタ内に
転送され、機能ブロツク２４４に制御が移る。40
サンプルが取得され又は誤差の総和が相関判定用
の許容値４以下であるという点において、判定ブ
ロツク２４６の判定が肯定的であれば、判定ブロ
ツク２５０に制御が移り、誤差の総和が４以下で
あつてビツト同期が検出されたか否かが判定され
る。ビツト同期が検出されない場合には、プログ
ラムの制御はブロツク２５２に移り、可変位相ク
ロツクが変化されないままこのサブルーチンから
メイン・ラインプログラムに戻る。判定ブロツク
２５０の出力が肯定的な場合には、ビツト同期が
確認され、サンプル数と誤差量を用いてクロツク
位相補正テーブルがアクセスされ、クロツク位相
に２次元的補正がなされる（ブロツク２５４）。
本実施例においては、次のテーブルに情報が格
納されている。
【表】
テーブルは、サンプル位置と誤差量に関し可
変位相クロツクのクロツクサイクル数をマトリツ
ク形式で表示する情報を格納している。これらの
因子の機能を十分理解するうえで、第４図示の相
関回路と第３Ｂ図示の位相クロツクの型式を再度
参照されたい。相関誤差量とサンプル番号の値
は、可変位相クロツクに対する適正なタイミング
に対応する量としてこのテーブル中に格納されて
いる数値を行列形式でアクセスする。具体的に
は、誤差量０に対応する情報の列とサンプル番号
２に対応する情報の行は、すべて同一の補正量を
格納している。これは、実際には可変位相クロツ
クに対する補正がなされず、これは正常動作の好
適値であることを意味している。このように、28
という内部クロツク周期は可変位相クロツクを次
のビツト区間の中心に調整できることを示してい
る。誤差量が増すにつれて、またサンプル番号が
２（予測ビツト区間の中心に対応）からずれるに
つれて、可変位相クロツクに供給される補正量が
変化する。 本実施例の同期装置の詳細な説明を完結させる
うえで、本実施例で採用する詳細な情報と共にプ
ログラムテーブルが掲げられている。本実施例
は、第６図のメツセージ・コーデイング方式のデ
コード用フアームウエアに包含されたフアームウ
エア同期システムを備えている。テーブルは、
マイクロプロセツサとの関連で動作する全フアー
ムウエア・プログラムのメモリコア・ダンプであ
る。このプログラムの主な機能動作は、第６図の
メツセージコーデイング方式のデコード動作を示
した第７Ａ図と第７Ｂ図のフローチヤートに記述
されている。このフローチヤートに表示されたフ
ローチヤートは、ROM２１２に格納されるもの
として第４図にも示されている。このプログラム
のコアダンプ中にはこのフローチヤートに包含さ
れた以上の情報が含まれているが、これはプログ
ラム・コアダンプが本実施例の説明には関係しな
いテストモードその他の動作を包含しているから
である。
変位相クロツクのクロツクサイクル数をマトリツ
ク形式で表示する情報を格納している。これらの
因子の機能を十分理解するうえで、第４図示の相
関回路と第３Ｂ図示の位相クロツクの型式を再度
参照されたい。相関誤差量とサンプル番号の値
は、可変位相クロツクに対する適正なタイミング
に対応する量としてこのテーブル中に格納されて
いる数値を行列形式でアクセスする。具体的に
は、誤差量０に対応する情報の列とサンプル番号
２に対応する情報の行は、すべて同一の補正量を
格納している。これは、実際には可変位相クロツ
クに対する補正がなされず、これは正常動作の好
適値であることを意味している。このように、28
という内部クロツク周期は可変位相クロツクを次
のビツト区間の中心に調整できることを示してい
る。誤差量が増すにつれて、またサンプル番号が
２（予測ビツト区間の中心に対応）からずれるに
つれて、可変位相クロツクに供給される補正量が
変化する。 本実施例の同期装置の詳細な説明を完結させる
うえで、本実施例で採用する詳細な情報と共にプ
ログラムテーブルが掲げられている。本実施例
は、第６図のメツセージ・コーデイング方式のデ
コード用フアームウエアに包含されたフアームウ
エア同期システムを備えている。テーブルは、
マイクロプロセツサとの関連で動作する全フアー
ムウエア・プログラムのメモリコア・ダンプであ
る。このプログラムの主な機能動作は、第６図の
メツセージコーデイング方式のデコード動作を示
した第７Ａ図と第７Ｂ図のフローチヤートに記述
されている。このフローチヤートに表示されたフ
ローチヤートは、ROM２１２に格納されるもの
として第４図にも示されている。このプログラム
のコアダンプ中にはこのフローチヤートに包含さ
れた以上の情報が含まれているが、これはプログ
ラム・コアダンプが本実施例の説明には関係しな
いテストモードその他の動作を包含しているから
である。
【表】
【表】
【表】
【表】
本発明の特定の実施例を示して説明したが、当
業者であれば他の修正や改良が可能である。以上
開示し請求したすべての修正は本発明の範囲内で
ある。
業者であれば他の修正や改良が可能である。以上
開示し請求したすべての修正は本発明の範囲内で
ある。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/249,512 US4414676A (en) | 1981-03-31 | 1981-03-31 | Signal synchronization system |
| US249512 | 1994-05-26 |
Publications (2)
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|---|---|
| JPS58500428A JPS58500428A (ja) | 1983-03-17 |
| JPH0311590B2 true JPH0311590B2 (ja) | 1991-02-18 |
Family
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|---|---|---|---|
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|---|---|
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| EP (1) | EP0074994B1 (ja) |
| JP (1) | JPS58500428A (ja) |
| AU (1) | AU552672B2 (ja) |
| BR (1) | BR8207237A (ja) |
| CA (1) | CA1168715A (ja) |
| DE (1) | DE3272413D1 (ja) |
| WO (1) | WO1982003516A1 (ja) |
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