JP3242654B2

JP3242654B2 - 入力信号より検出対象信号を検出する信号検出回路

Info

Publication number: JP3242654B2
Application number: JP51309193A
Authority: JP
Inventors: 豊粟田; 光夫角石
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-01-29
Filing date: 1993-01-28
Publication date: 2001-12-25
Anticipated expiration: 2016-12-25
Also published as: US5471507A; WO1993015580A1; EP0577848A4; EP0577848A1

Description

【発明の詳細な説明】技術分野本発明は信号検出回路に係り、特にディジタル加入者
伝送装置やモデム等に用いられるトーン信号を検出する
信号検出回路に関する。

背景技術図１に、従来のディジタル加入者線伝送システムの構
成図を示す。図１において、加入者（NT）側のNT伝送装
置（NT局という）11と局（LT）側のLT伝送装置（LT局と
いう）12とが、インタフェースを介して、双方向に伝送
を行う伝送ライン13により接続される。LT側の伝送装置
12は加入者線交換機12aに接続され加入者線交換機12aは
各ユーザ間とユーザデータ（B,D,Mはチャネル）を双方
向で伝送する。すなわち、NT局11とLT局12で伝送ライン
13により160kビット/sの情報を双方向で伝送を行うもの
である。

そこで、これらのNT及びLT伝送装置11,12は、伝送ラ
イン13で双方向伝送を行うことから送受信の前段階でト
レーニングを行い、線路等化やエコーキャンセル等を行
う。

ここで、図２に、図１の各局のブロック図を示す。図
２において、NT側の送受信部11A及びLT側の送受信部12A
のブロック構成は同様であり、送信データが送信器（T
x）21を介してエコーキャンセラ（EC）22及び符号器（E
NC）23に送られる。

エコーキャンセラ（EC）22により送信信号のエコーレ
プリカを発生し減算器24で除去される。また、符号器
（ENC）23により符号化されたデータはハイブリッド回
路（Ｈ）25を介して伝送ライン13上に送信される。な
お、ハイブリッド回路（Ｈ）25はディジタル系とアナロ
グ系とを結合する回路で、バランサ（Ｂ）25aによりイ
ンピーダンスの整合（線路等化）が行われる。

一方、伝送ライン13から入力されるアナログ入力信号
はハイブリッド回路（Ｈ）25を介して減算器24に送ら
れ、ここで入力信号から送信データが除去されて受信器
26に送られることにより受信データが抽出される。この
減算器24は、伝送ライン13で送受双方が行われて入力信
号には送信データがハイブリッド回路25を介して含まれ
ることから、入力信号より送信データを除去するもので
ある。

また、ハイブリッド回路25を介して送られる入力信号
はトーン信号検出回路（TD）27に送られ、入力信号に含
まれるトーン信号を検出してその検出信号で、実際のデ
ータ通信の前段階でトレーニングが行われる。

ここで、図３に、図２のトーン信号検出回路のブロッ
ク図を示す。図３において、トーン信号検出回路27は、
アナログ入力信号をディジタル信号に変換するA/D変換
器31、必要な周波数成分の信号を取り出すバンドパスフ
ィルタ（BPF）32、及びそのレベル（又はパワー）を検
出するレベル（パワー）検出器33に構成される。

この場合、具体的に回路を構成させる場合、トーン信
号が14bit、80kボー（KHz）とすると、A/D変換器31は２
個のオペアンプ、２個のコンパレータ、1500ゲートのデ
ィジタル回路を必要とする。また、BPF32とレベル（パ
ワー）検出器33とでは10000ゲート以上のディジタル回
路を必要とする。

なお、図３はアナログ入力信号をディジタル信号に変
換した場合を示しているが、アナログ入力信号をアナロ
グ信号のままでトーン信号を検出する場合にはA/D変換
器31が不用となり、BPF32及びレベル（パワー）検出器3
3がアナログ用として多数のコンパレータ等で構成され
る。

ところで、上述のディジタル加入者線伝送システム
は、米国標準（ANSI:American National Standards Ins
titute）に基づいて構成されたものである。この米国標
準はディジタル加入者線伝送における局とネットワーク
間で十分な通信を行うために要求されるインタフェース
を標準化したものである。

この米国標準によれば、伝送路符号は2B1Q符号とされ
る。この符号は、冗長度のない４値の振幅を持ったPAM
（パルス振幅変調）符号である。

ここで、図４に、2B1Q符号の説明図を示す。図４に示
すように、2B1Q符号は２ビットを４値シンボル（＋3,＋
1,−1,＋３）で表わしたものである。

次に、図５に、トーン信号によるトレーニングシーケ
ンスの一例を示し、図６にトーン信号例を示す。

図５において、（ａ）のLT（局）側からは、２フレー
ム（240シンボル）分のトレーニング用トーン信号TLが
送信され、これに対して（ｂ）のNT（加入者）側から
は、４フレーム（480シンボル）分のトレーニング用ト
ーン信号TNが送信されるようになっている。すなわち、
（ｂ）のNT（加入者）側ではトレーニング用トーン信号
TLを受信するための期間（4msec以下）が設けられ、こ
れを受信した後にトーン信号TNを送信する。そして、LT
（局）側でトーン信号TNを受信検出した後に、NT（加入
者）側にトレーニング信号を送信する。

このトーン信号は、図６に示すように、80kボー（80K
Hz）の８シンボル（＋3,＋3,＋3,＋3,−3,−3,−3,−
３）を一周期として繰り返される10KHzの信号であり、
このようなトーン信号を相手に送ることにより互いにト
レーニングの開始を知らせる。尚、モデム等でも同様に
正弦波信号をトーン信号として用いている。

ところで、ディジタル加入者線伝送装置は、通信を行
っていないトレーニング開始時は消費電力を削減するた
め、動作させる必要が無い部分は電源を切断する等して
パワーダウンさせることが一般的である。

しかし、トーン信号を検出するための回路は、動作開
始のための必須の回路であることからパワーダウンさせ
ることができない。従って、図２及び図３に示すような
トーン信号検出回路27は、アナログ式であっても、ディ
ジタル式であっても多数の回路部品を必要とし、複雑な
回路構成となり、消費電力が多大であるという問題があ
る。

発明の開示本発明はフィルタを用いない簡単な構成で、低消費電
力化を図る信号検出回路を提供することを目的とする。

上記目的は、周期性のあるアナログ入力信号を１ビッ
トのディジタル信号に変換するA/D変換手段と、検出対
象信号の少なくとも２倍の周波数のクロック信号により
該A/D変換手段の出力信号を検出対象信号のビット数に
対応する所定ビット数の並列信号に変換する直／並列変
換手段と、該並列信号と検出対象信号の信号成分を表わ
す基準信号列との相関を検出する相関手段と、該相関手
段の出力信号が該検出対象信号の周期の間で一度でも検
出状態となった場合には該状態を保持するホールド手段
とを備え、前記基準信号列が、A/D変換手段の誤判定を
考慮した複数個の信号列で構成されており、前記相関手
段がこれらの信号列のいずれかとの一致を検出する信号
検出回路で達成される。

図面の簡単な説明図１は従来のディジタル加入者線伝送システムの構成
図；図２は図１の各局のブロック図；図３は図２のトーン信号検出回路のブロック図；図４は2B1Q符号の説明図；図５はトーン信号によるトレーニングシーケンスの一
例を示す図；図６はトーン信号例を示す図；図７は本発明の一実施例の原理ブロック図；図８は本発明が適用されるシステムの構成図；図９は図７の具体例を示すブロック回路図；図10A,図10Bは図９の相関器の構成ブロック図；図11は図９の動作タイムチャート；図12は他の構成の相関器を説明するための図である。

発明を実施するための最良の形態図７に、本発明の一実施例の原理ブロック図を示す。
図７において、信号検出回路41は、コンパレータで構成
されるA/D（アナログ／ディジタル）変換器42に周期性
のあるアナログ入力信号が入力される。このアナログ入
力信号より検出対象信号のトーン信号が検出される。

A/D変換器42の出力信号が直／並列（直列／並列）変
換器43に入力される。直／並列変換器43には、さらに基
準クロックを分周器44により分周した、例えば80KHzの
クロックが入力される。

直／並列変換器43からの所定ビット数の並列の出力信
号は相関器45に入力される。また相関器45には、メモリ
46に記憶されている基準信号列b_n（例えばb_1n〜b_5n）が
入力される。

相関器45の出力はホールド回路48に入力される。ホー
ルド回路48には、さらに分周器44からのクロック（例え
ば80KHz）と、該クロックより分周して得られる一定周
期のクロック（例えば10KHz）が入力される。

そして、ホールド回路48よりトーン信号検出結果の信
号が出力される。なお、ホールド回路48の出力信号を、
該クロック（例えば10KHz）が入力される計数手段であ
るカウンタ49に入力し、その結果をトーン信号検出結果
としてもよい。

このような信号検出回路41は、まず、アナログ入力信
号がA/D変換器42で、１ビットのディジタル信号に変換
される。

A/D変換器42の出力信号は直／並列変換器43に与えら
れ、この直／並列変換器44で検出対象信号のビット数に
対応する所定ビット数の並列信号に変換される。この場
合のA/D変換器42の変換周期はトーン信号のような検出
対象信号に対して速い、（通常ｎ倍、ｎ≧２の整数）ク
ロック信号（トーン信号の場合は80KHz）によって与え
られる。従って、A/D変換器42の出力信号も同じ周期の
クロック（80KHz）でサンプリングされ直／並列変換器4
3に取り込まれた形となっている。

この直／並列変換器43で変換された所定ビット数の並
列信号は相関器45に送られて、検出対象信号の信号成分
を表すレジスタ47からの基準信号列b_nとの相関が検出さ
れる。この検出結果がホールド回路48において該検出対
象信号の周期（トーン信号の場合は1/10KHzの周期：図
６参照）の間で一度でも検出状態となった場合には該状
態が保持され、トーン信号が検出されたことが知らされ
ることとなる。

また、上記基準信号列b_nを、A/D変換器42の誤判定
（後述する）を考慮した複数個の信号例で構成し、相関
器45がこれらの信号列のいずれかとの一致を検出するよ
うに構成すれば、検出対象信号の検出が容易となる。

さらに、破線で示したようにホールド回路48の後段に
計数手段としてカウンタ49を設けている。そして、ホー
ルド回路48の出力信号に応じてカウントアップし、一定
カウント値で該検出対象信号のトーン信号が検出された
ことを示す信号を発生するようにする。すなわち、カウ
ンタ49が検出保護段としての役割をなし、より正確な検
出が実現できる。

また、直／並列変換器43及び相関器45の所定ビット数
を、検出対象信号のトーン信号のビット数のｎ（ｎは２
以上の整数）倍にすることにより、検出対象信号以外の
信号列と偶然一致してしまう状態を回避することがで
き、より正確な信号検出が実現できることとなる。

次に、図８に、本発明が適用されるシステムの構成図
を示す。本発明が適用されるシステムは、全体的には図
１及び図２と同様であり、図８はNT局（LT局も同様）の
詳細なブロック構成を示したものである。

図８において、送信器（図２参照）からの送信データ
（Tx DARTA）はエコキャンセラ（EC）51に入力される
と共に、符号器（ENCOD）52に入力される。符号器（ENC
OD）52からの符号化された出力信号は、送信フィルタ
（TEIL）53を通ってラインドライバ（DRV）54に入力さ
れ、その出力が送信信号（TRANSMIT SIGNAL）として、
アナログ系とディジタル系を結合するハイブリッド回路
（HYB）55を介して伝送ライン（TRANSMISSION LINE）5
6より伝送される。

一方、伝送ライン56より送られてくるアナログの受信
信号（RECEIVE SIGNAL）は、ハイブリッド回路（HYB）
55を介して、A/D変換器57に入力されると共に、本発明
の信号検出回路（TDET）41に入力される。A/D変換器（A
DC）57で変換されたアナログ入力信号のディジタル信号
は減算器58に入力される。この場合のディジタル信号
は、自局の送信データのエコー信号（ECHO）がハイブリ
ッド回路（HYB）55を介して重畳された信号である。

よって、減算器58ではA/D変換器（ADC）57からのディ
ジタル出力信号よりエコーキャンセラ51から出力される
送信エコーレプリカを減算し、送信エコーを除去する。
従って、減算器58からはディジタル化された真の受信入
力信号が得られ、これが等化器（DFE）59を介して受信
データ（RX DATA）として受信器（図２参照）に送られ
る。

また、ハイブリッド回路（HYB）55を介して送られる
受信信号（RECEIVE SIGNAL）が信号検出回路41に入力
され、入力信号に含まれる検出対象信号のトーン信号を
検出し、この検出信号（WAKE UP CONTROL）が各構成
を起動させる。

そこで、図９に、図７の具体例のブロック回路図を示
す。図９において、直／並列変換器43は15ビットシフト
レジスタで構成される。このシフトレジスタ43のデータ
（Ｄ）端子にはA/D変換器42からの１ビットの信号（TDE
T IN）が入力され、クロック（CK）端子には分周器44
からの80KHzのクロック（CLK IN）が入力される。80KH
zとしたのは、10KHzのトーン信号に対応させて８倍とし
たものである。

また、クリア（XCLR）端子には上述のエコーキャンセ
ラ51や等化器59等のアルゴリズムを切り換えるときに使
用される検出動作指示信号（TDET ST）が入力される。
この検出動作指示信号（TDET ST）は、パワーオンリセ
ット時や、通信が終了し、次回の通信開始を待つ時に、
トーン信号検出回路を初期化するためにリセットし、リ
セットを解除して動作状態とするものである。また、シ
フトレジスタ43からは出力端子（Q1〜Q9,QA〜QF）より1
5ビットのパラレル信号が相関器45に出力される。

相関器45には、さらに基準信号列b_n（後述する）が入
力され、出力端子Ｙからの出力信号がホールド回路48に
入力される。

ホールド回路48は、OR回路61,65、AND回路62、Ｄ型フ
リップフロップ63、及びインバータ回路64により構成さ
れ、OR回路61に相関器45の出力信号が入力される。Ｄ型
フリップフロップ63のクロック端子（CL）には80KHzの
クロック信号（CLK IN）が入力されると共に、クリア
端子（XCLR）には検出動作指示信号（TDET ST）が入力
される。Ｄ型フリップフロップ63の出力端子Ｑからの出
力信号はOR回路61,65にそれぞれ入力される。

OR回路61の出力信号はAND回路62に入力され、AND回路
62の出力信号がＤ型フリップフロップ63のＤ端子に入力
される。また、インバータ回路の64の出力信号がAND回
路62及びOR回路65に入力される。

一方、クロック信号（CLK IN）及び検出動作指示信
号（TDET ST）が、３ビットのカウンタ44aのクロック
端子（CK）及びクリア端子（XCLR）に入力され、出力端
子（RC）より10KHzのクロックがホールド回路48のイン
バータ回路64に入力されると共に、４ビットのカウンタ
49のイネーブル端子（EN）に入力される。

また、80KHzのクロック信号（CLK IN）はOR回路71に
入力され、検出動作指示信号（TDET ST）がカウンタ49
のクリア端子（XCLR）に入力される。

カウンタ49のロード端子（LOAD）には、ホールド回路
48のOR回路65の出力信号が入力され、クロック端子（C
K）にOR回路71の出力信号が入力される。そして、カウ
ンタ49の出力端子（RC）からの出力信号がOR回路71に入
力されると共に、トーン信号検出結果（TSET）として出
力される。

すなわち、ホールド回路48は、10KHz周期で相関器45
の出力が一度でも“1"（“0"でもよい）になれば、次の
周期まで“1"（“0"でもよい）をホールドする。また、
３ビットのカウンタ44aは、10KHzごとにパルス“1"
（“0"でもよい）を１個発生させる。さらに、４ビット
のカウンタ49は、ホールド回路48の出力が“0"のとき
に、“0"をロードし、カウンタ値が“15"でRC端子より
“1"を出力するように設定されている。

ここで、基準信号列b_nについて説明する。メモリ46か
ら供給される（この場合ラッチ47は不用）基準信号列b_n
は、シフトレジスタ43から80KHzで連続して入力する16
ビットの信号列｛a_n｝（ｎ＝ｋ〜ｋ＋15）に対して、｛b_n｝＝｛1,1,1,1,0,0,0,0,1,1,1,1,0,0,0,0｝を用いる。尚、検出対象信号としてのトーン信号は図６
に示したように｛1,1,1,1,0,0,0,0｝の８ビットを最小
単位とするものであるが、16ビットとしたのは、トーン
信号の周波数（10KHz）の1/2の周波数（5KHz）でも、
｛1,1,1,1,1,1,1,1,0,0,0,0,0,0,0,0｝なる信号の場合
には同様にして変化時点前後の４ビットで｛1,1,1,1,0,
0,0,0｝が出現してしまうためである。

また、基準信号列｛b_n｝としては、コンパレータ１の
オフセットや雑音によるコンパレータの“1"→“0"又は
この逆の“0"→“1"に変化する時の誤判定を考慮して相
関を取る信号列は下記のように設定することが好まし
い。

｛b_1n｝＝｛1,1,1,X,0,0,0,X,1,1,1,X,0,0,0,X｝｛b_2n｝＝｛1,1,X,0,0,0,0,X,1,1,X,0,0,0,0,X｝｛b_3n｝＝｛1,X,0,0,0,0,0,X,1,X,0,0,0,0,0,X｝｛b_4n｝＝｛1,1,1,1,X,0,0,X,1,1,1,1,X,0,0,X｝｛b_5n｝＝｛1,1,1,1,1,X,0,X,1,1,1,1,1,X,0,X｝なお、上記の基準信号列｛b_n｝における「Ｘ」は変化
点におけるドント・ケアで無視されるビットを示し、相
関器３はこの「Ｘ」を除いて全て一致したとき、基準信
号列｛b_n｝が検出されたと判定するものである。従っ
て、シフトレジスタ43において、15ビットのもので十分
である。この基準信号列b_1n〜b_5nは、メモリ46より相関
器45に供給される。

次に、図10A及び図10Bに、図９の相関器の構成ブロッ
ク図を示す。図10Aにおいて、相関器45は、例えば５個
の一致検出回路81a〜81eと、その出力信号の論理和をと
るOR回路82により構成される。

一致検出回路81a〜81eのそれぞれの一方の入力端子に
は、シフトレジスタ43からの出力信号列a₁〜a₁₅（上述
のa_nでｎ＝ｋ〜ｋ＋15におけるｋ＝１）が入力される。
また、一致検出回路81aの他方の入力端子には、上述の
ような基準信号列b_n（b_n1〜b_n15:n＝１〜５）のうちb₁₁
〜b₁₁₅が入力され、同様に一致検出回路81b〜81eにはそ
れぞれb₂₁〜b₂₁₅、b₃₁〜b₃₁₅、b₄₁〜b₄₁₅、b₅₁〜b₅₁₅が
入力される。

そして、各一致検出回路81a〜81eの出力信号はOR回路
82に入力され、その出力信号がＹ端子より相関出力信号
として出力される。すなわち、各一致検出回路81a〜81e
においてシフトレジスタ43からの出力信号a₁〜a₁₅と基
準信号列との相関をみて、そのうち一つでも一致したと
きに相関出力信号を出力するものである。

また、この場合の一致検出回路81a〜81eは、図10Bに
示すように、15個のEOR（エクスクルーシブオア）回路9
1a〜91o及びAND回路92により構成される。各EOR回路91a
〜91oの一方の入力端子には、シフトレジスタ43の各出
力信号a₁〜a₁₅がそれぞれ入力され、各EOR回路91a〜91o
の他方の入力端子には基準信号列b_n1〜b_n15がそれぞれ
入力される。EOR回路91a〜91oの出力信号がAND回路92に
入力される。すなわち、総てのEOR回路91a〜91oの出力
が“1"状態になったときにAND回路92より一致検出信号
として図10AのOR回路82に出力するものである。

ところで、図９及び図10A,10Bに示すように、本発明
信号検出回路を構成するにあたり、200〜300ゲート数で
構成することができ、従来の10000ゲート以上と比較し
て極めて簡易な構成とすることができる。

次に、図11に、図９の動作タイムチャートを示す。図
11において、Ａ〜Ｅがカウンタ49を介在させない場合の
トーン信号検出を示しており、Ｆ〜Ｌがカウンタ49を介
在させたときのトーン信号検出を示している。

まず、80KHzのクロックCLKIN（図11A）により、カウ
ンタ44aより10KHzの信号が生成される（図11B）。この
とき、相関器45の相関により出力信号Ｙが出力されると
（図11C）、その立ち下りでホールド回路48のＤ型フリ
ップフロップ63のＱ端子より信号が出力される。このＱ
端子からの出力信号は、カウンタ44aからの10KHzの出力
信号の立ち下りでリセットされて立ち下る（図11D）。
これにより、OR回路65よりトーン信号検出結果の信号が
出力されるものである。

一方、カウンタ49を介在させる場合には、カウンタ44
aからの10KHzクロック（図11Bを拡大したもの）が出力
される（図11F）。この場合、10KHzごとに検出時動作と
非検出時動作とを繰り返すもので、その間検出動作動作
指示信号TDETSTが出力される（図11G）。この10KHzが監
視周期となる。

このとき相関器45で相関有りとなると、出力信号Ｙが
出力され（図11H）、その立ち下りでホールド回路48の
Ｄ型フリップフロップ63のＱ端子より出力信号が出力さ
れる（図11I）。そして、OR回路65より出力信号が出力
され（図11J）、カウンタ49に入力される。

カウンタ49では、OR回路65からの出力が“0"のときに
ロードしてカウントを開始し、カウント値が設定された
値15になったときに（図11L）、RC端子より“1"を出力
する（図11K）。このときの出力はOR回路71に入力さ
れ、その出力によりカウンタ49のカウント値がリセット
される。

すなわち、カウンタ49のカウント値が「15」になった
ときに相関有りの状態が連続しておりトーン信号が検出
されたと最終的に判定すれば雑音による誤動作（誤検
出）を減少させることができることとなる。なお、トー
ン信号は図７に示すように240又は480シンボル有るの
で、前者の場合には、240/8＝30となり、充分カウント
値「15」に達することができる。

また、図12に、他の構成の相関器を説明するための図
を示す。図９の相関器45は、AND回路（論理積）とOR回
路（論理和）との組合せで構成されており、その論理構
成を図12に示している。

図12において、相関器45では、シフトレジスタ43から
の出力Q1〜Q7の論理積でA1〜A5の信号を生成し、出力Q
9,QA〜QFの論理積でB1〜B5の信号を生成される。そし
て、論理積A1・B1,A1・B2,A2・B1,A2・B2,A2・B3,A3・B
2,A3・B3,A3・B4,A4・B3,A4・B4,A4・B5,A5・B4,A5・B5
をそれぞれの論理和で相関器45のＹ端子より出力信号が
出力される。

すなわち、相関器45に基準信号列を入力することなく
相関器45内で論理的に構成されるものである。これによ
り、図７に示すようなメモリ46を省くことができ、より
簡単な回路構成とすることができる。

このように、トーン信号のような周期性のあるアナロ
グ入力信号を１ビットのディジタル信号に変換し、これ
を検出対象信号のビット数に対応する所定ビット数の並
列信号に変換した上で検出対象信号の信号成分を表す基
準信号列との相関を検出し、この相関結果が該検出対象
信号の一定周期の間で一度でも検出状態となった場合に
は該状態を保持するように構成したので、検出対象信号
の検出を、複雑且つ消費電力を多く必要とするアナログ
又はディジタル・フィルタを必要とせずに低消費電力の
簡単な回路構成で実現できる。

ところで、従来よりシフトレジスタ等の直／並列変換
器と比較回路とにより同期方式を構成することは、例え
ば特開昭61−256262号、特開昭62−36971号、特開昭57
−171862号、特開昭58−88982号、特開昭62−230133
号、特開昭63−169847号、特開昭63−284940号、特開昭
55−95449号、特開平４−141770号の公報に記載されて
いる。

しかし、これらのものは、単に、入力信号を基準信号
と同期をとって信号処理するものである。これに対して
本発明は、通信システムにおける周期性のあるアナログ
入力信号より、トーン信号のような検出対象信号を検出
するもので、回路構成を従来より極めて簡易に構成した
ところに特徴を有するものである。

産業上の利用可能性以上説明したように、本発明によれば、検出対象信号
の検出を、複雑かつ消費電力を多く必要とするアナログ
又はディジタル・フィルタを必要とせずに、低消費電力
の簡易な検出回路を構成することができる。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭55−100774（ＪＰ，Ａ) 特開平２−71640（ＪＰ，Ａ) 特開昭63−15532（ＪＰ，Ａ) 特開昭61−174849（ＪＰ，Ａ) 特開昭63−63231（ＪＰ，Ａ) 特開平３−201635（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 27/00 - 27/38

Claims

(57)【特許請求の範囲】

【請求項１】周期性のあるアナログ入力信号を１ビット
のディジタル信号に変換するA/D変換手段と、検出対象信号の少なくとも２倍の周波数のクロック信号
により該A/D変換手段の出力信号を検出対象信号のビッ
ト数に対応する所定ビット数の並列信号に変換する直／
並列変換手段と、該並列信号と検出対象信号の信号成分を表す基準信号列
との相関を検出する相関手段と、該相関手段の出力信号が該検出対象信号の周期の間で一
度でも検出状態となった場合には該状態を保持するホー
ルド手段とを備え、前記基準信号列が、A/D変換手段の誤判定を考慮した複
数個の信号列で構成されており、前記相関手段がこれら
の信号列のいずれかとの一致を検出することを特徴とす
る信号検出回路。
【請求項２】前記基準信号列、前記相関手段内で論理的
に構成することを特徴とする請求項１記載の信号検出回
路。
【請求項３】前記基準信号列を、前記相関手段に外部よ
り供給することを特徴とする請求項１記載の信号検出回
路。
【請求項４】前記ホールド手段の出力信号に応じて計数
し、所定の計数値で前記検出対象信号が検出されたこと
を示す信号を発生する計数手段を設けたことを特徴とす
る請求項１ないし３記載の信号検出回路。
【請求項５】前記所定ビット数が、前記検出対象信号の
ビット数のｎ（ｎ≧２の整数）倍であることを特徴とす
る請求項１ないし４記載の信号検出回路。
【請求項６】前記検出対象信号が通信開始条件としての
トーン信号であることを特徴とする請求項１ないし５記
載の信号検出回路。