JP3277948B2 - ディジタル信号受信装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パルス信号を含んで伝
送されたディジタル信号を受信して、それを「０」，
「１」のビットデータに復調するようなディジタル信号
受信装置に関し、更に詳しくは、パルス信号のエッジ間
隔（パルス幅）をカウントして、スタートビットを検出
する機能を備えたディジタル信号受信装置に関する。

【０００２】

【従来の技術】温度，圧力等のプロセス信号は、例えば
４〜２０ｍＡのような規格化された信号に変換され、伝
送器側から受信端側に信号伝送路を介して送られるよう
になっている。この様な信号伝送は、例えば２線式伝送
路を経てアナログ信号により送られるものであるが、伝
送器側や受信側との間、あるいは伝送信号線に例えばハ
ンドヘルドターミナルのような通信手段を接続し、そこ
から伝送器，受信端に対して各種のディジタル通信を行
えるようにしてある。

【０００３】図１１は、従来より、この種のシステムに
用いられているディジタル信号受信装置の一例を示す構
成ブロック図である。この信号受信装置は、受信した信
号の中から１ビットデータ（Ｂ−ＤＡＴＡ）を復調する
復調回路ＤＭと、復調された１ビットデータとトリガ信
号とを入力し、そのトリガ信号に同期して調歩同期受信
を行う調歩同期受信回路（ＵＡＲＴ回路）ＵＲと、調歩
同期受信回路ＵＲから得られる割り込み信号ＩＮＴとデ
ータＤＡＴＡとを入力し、必要なデータ処理を行うマイ
クロプロセッサＭＰとで構成されている。

【０００４】図１２は、調歩同期受信回路ＵＲの動作を
示す波形図である。（ａ）は受信信号のスタートビット
から作られるトリガ信号Ｔｒｇを示し、また、（ｂ）
は、受信信号を復調して得られた１ビットデータ（Ｂ−
ＤＡＴＡ）を示している。調歩同期受信回路ＵＲは、
（ａ）に示すトリガ信号Ｔｒｇに同期して、１ビットデ
ータ（Ｂ−ＤＡＴＡ）の調歩同期受信を行い、「０」，
「１」のデータ（ＤＡＴＡ）を復調する。

【０００５】

【発明が解決しようとする課題】このように構成された
従来の受信装置は、変調入力信号の復調は、復調回路Ｄ
Ｍが行い、調歩同期受信は、調歩同期受信回路（ＵＡＲ
Ｔ回路）ＵＲが行うようにその機能が２つに分離されて
いる。この為に、回路構成が複雑でコストがかかるとい
う課題があった。

【０００６】本発明は、この様な点に鑑みてなされたも
ので、簡単な構成でかつ確実にデータを復調することの
できるディジタル信号受信装置を提供することを目的と
する。

【０００７】

【課題を解決するための手段】この様な目的を達成する
本発明は、パルス信号を含んで伝送されたディジタル信
号を受信して、それを「０」，「１」のデータに復調す
るようなディジタル信号受信装置であって、前記受信信
号に含まれるパルス信号の立ち上がり／立ち下りのエッ
ジを検出してトリガ信号を出力するエッジ検出回路と、
このエッジ検出回路から出力されるトリガ信号の間隔を
計測するタイマ手段と、タイマ手段によって計測された
タイマ値に基づいてスタートビットを検出してイネーブ
ル信号を出力するとともにビット中央値をトリガするよ
うに位相を合わせるためのオフセットデータを出力する
スタートビット検出手段と、このスタートビット検出手
段が検出したスタートビットに基づき前記イネーブル信
号を受けてから前記オフセットデータと一致した時間に
トリガ信号を出力し以後前記トリガ信号を１ビット長間
隔で繰り返し出力するトリガ信号発生手段と、前記タイ
マ手段によって計測されたタイマ値を入力すると共に、
前記トリガ信号発生手段からのトリガ信号を入力し、ト
リガ信号を受けた後に変化したタイマ値からビットデー
タの「０」，「１」を判定し、１フレーム分をストア
し、所定のビットデータを割り込み信号と共に出力する
フレーム受信バッファ手段とを設けたことを特徴とする
ディジタル信号受信装置である。

【０００８】

【作用】エッジ検出回路は、受信信号に含まれているパ
ルス信号の立ち上がり，立ち下りでのエッジを検出し、
その検出信号によりタイマ手段を再起動させる。

【０００９】これにより、タイマ手段にエッジ間隔（パ
ルス幅）をタイマ値として得る。フレーム受信バッファ
手段は、トリガ信号により位相を合わせてビット中央に
相当するタイマ値を得て、「０」，「１」を判定する。

【００１０】これにより、受信信号の復調処理と、調歩
同期処理とを同一の構成にて行うことが可能となる。

【００１１】

【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。図１は、本発明の一実施例を示す構成ブロッ
ク図である。図において、ＩＮはパルス信号を含んで伝
送されたディジタル信号が印加される入力端子、１はこ
の入力端子に印加された受信信号に含まれるパルス信号
の立ち上がりと、立ち下りのエッジを検出するエッジ検
出回路で、例えば微分回路で構成されており、パルスの
エッジのタイミングでトリガ信号Ｔｒｇ１を出力する。

【００１２】２はエッジ検出回路１から出力されるトリ
ガ信号Ｔｒｇ１の間隔を計測するタイマ手段で、トリガ
信号Ｔｒｇ１がクリア端子ＣＬＲに入力され、エッジ間
隔（パルス幅）の間、クロックを計数してタイマ値（Ｔ
Ｍ）を出力する。３はタイマ手段２によって計測された
タイマ値（ＴＭ）を入力し、その値（パルス幅）から、
「１」から「０」への変化、すなわち、スタートビット
を検出するスタートビット検出手段である。スタートビ
ット検出手段３は、スタートビットを検出すると、イネ
ーブル信号ＥＮＡを出力すると共に、ビット中央値をト
リガするように位相を合わせるためのオフセットデータ
（ＯＦＦｓｅｔ）を出力する。

【００１３】４はトリガ信号発生手段で、スタートビッ
ト検出手段３からイネーブル信号ＥＮＡを入力すると共
に、オフセットデータ（ＯＦＦｓｅｔ）を入力し、ビッ
ト中央位置に相当するタイミング、すなわち、イネーブ
ル信号ＥＮＡを受けてからオフセットデータ（ＯＦＦｓ
ｅｔ）と一致した時間に、トリガ信号Ｔｒｇ２を出力す
るように構成してある。そして、以後、ここからはトリ
ガ信号Ｔｒｇ２を、１ビット長間隔で繰り返して出力す
るようになっている。

【００１４】５はフレーム受信バッファ手段で、タイマ
手段２によって計測されたタイマ値ＴＭを入力すると共
に、トリガ信号発生手段４からのトリガ信号Ｔｒｇ２を
入力し、このトリガ信号Ｔｒｇ２を受けた後に変化した
タイマ値ＴＭからビット「０」，「１」を判定し、１フ
レーム分（１スタート，８ビット，１ストップ）をスト
アし、ストップビットを検出すると所定のビット（例え
ば８ビット）データＤＡＴＡを割り込み信号ＩＮＴと共
に出力する。

【００１５】６はプロセッサ回路（マイクロプロセッ
サ）で、フレーム受信バッファ５からの割り込み信号Ｉ
ＮＴが割り込み端子に印加され、この割り込み信号ＩＮ
Ｔに同期してフレーム受信バッファ手段５から出力され
る１フレーム分のデータＤＡＴＡを入力するようになっ
ている。

【００１６】このように構成した装置の動作を説明すれ
ば、以下の通りである。図２は、入力端子ＩＮに印加さ
れる信号の一例を示す波形図、図３は図２の一部を中心
に示す波形図である。ここでは、米国ローズマウント社
で開発されたＨＡＲＴプロトコールを採用する場合を想
定している。

【００１７】これらの図において、（ａ）は、変調入力
に相当するビットデータ列であり、（ｂ）は、入力端子
ＩＮに印加される変調入力信号を示している。前述した
ＨＡＲＴプロトコールにおける主要な仕様は、以下の通
りとなっている。

【００１８】通信方式；直列半二重，調歩同期式，１ス
タート８ビット ｏｄｄパリティ，１ストップビット 伝送速度；１２００ボー 変調；ＦＳＫ １：１２００Ｈｚ±１％ ０：２２０
０Ｈｚ±１％ ＦＳＫ変調された変調信号と、それに対応するビット列
データの関係は、図２に示す通りであり、また、「１」
のビットデータに対してのＦＳＫ変調信号のパルス幅
Ｌ，Ｓは、以下の通りとなっている。

【００１９】 Ｌ＝１／（１２００×２）＝４１６．７μｓ Ｓ＝１／（２２００×２）＝２２７．３μｓ ｂｔ（１ビット長）＝８３３．３μｓ Ｘ；Ｓ≦Ｘ≦Ｌの関係がある ここで、Ｘはビットデータ「１」から、「０」への切り
替え時に存在するパルスのパルス幅である。

【００２０】図３において、ビットデータ「０」のビッ
ト中央から、ビットデータ「１」から「０」への切り替
えを示すパルス幅信号までのＯＦＦｓｅｔは、（１）式
で表される。

【００２１】 ＯＦＦｓｅｔ＝Ｌ−｛（Ｌ−Ｘ）／（Ｌ−Ｓ）｝・Ｓ …（１） 変調入力信号の復調においては、まず、パルス幅Ｘを検
出することにより、スタートビットを検出したとみな
し、ＯＦＦｓｅｔが求まって、以降はビットの中央位置
との位相を合わせることが可能となる。そして、ビット
中央値における変調入力信号のパルス幅が、前述したＳ
の時は、相当するビットデータ列は「０」、Ｌの時は、
相当するビットデータ列は「１」となる。

【００２２】図４は、動作の一例を示す動作波形図であ
る。入力端子ＩＮには前述したような仕様のＦＳＫ変調
信号が、（ａ）に示すように印加されている。エッジ検
出回路１は、このＦＳＫ変調信号の立ち上がりと、立ち
下りとでそれぞれエッジを検出し、（ｂ）に示すような
トリガ信号Ｔｒｇ１をタイマ手段２へ印加する。

【００２３】タイマ手段２は、クロックを常時計数して
いて、エッジ検出回路１からのトリガ信号Ｔｒｇ１によ
りその計数値が、（ｃ）に示すようにクリアされる。従
って、タイマ手段２からは、（ｄ）に示すように、エッ
ジ間隔に対応したタイマ値ＴＭが出力される。ここで、
ビットデータが、「１」から「０」に変化する時点で
は、パルス幅Ｘに相当するタイマ値が出力されることと
なる。

【００２４】スタートビット検出手段３は、タイマ手段
２から出力されるこの様なタイマ値ＴＭを受け、（ｅ）
に示すように、イネーブル信号ＥＮＡを出力すると共
に、前述した（１）式を用いて、ＯＦＦｓｅｔを算出し
それを出力する。トリガ信号発生手段４は、スタートビ
ット検出手段３から出力されるイネーブル信号ＥＮＡと
ＯＦＦｓｅｔ値を受け、イネーブル信号ＥＮＡを受けて
から内部のタイマを（ｆ）に示すようにスタートし、そ
のカウンタ値がＯＦＦｓｅｔ値に達した時点で、（ｇ）
に示すようにトリガ信号Ｔｒｇ２を出力する。また、そ
れ以後は、１ビット長（ｂｔ）毎にトリガ信号Ｔｒｇ２
を出力する。

【００２５】フレーム受信バッファ手段５は、トリガ信
号発生手段４からのトリガ信号Ｔｒｇ２が印加された直
後の、タイマ手段２から出力されているタイマ値ＴＭ
を、（ｈ）に示すように受け、その値が、Ｓであれば、
ビットデータ「０」を保持し、Ｌであれば、ビットデー
タ「１」を保持する。

【００２６】図５は、ストップビット付近の動作を示す
動作波形図である。フレーム受信バッファ手段５は、１
フレーム分（１スタート，８ビット，１ストップビッ
ト）同じ様に各ビットデータを保持し、ストップビット
が検出されると、マイクロプロセッサ６に割り込み信号
ＩＮＴを（ｉ）に示すように出力して、１フレーム受信
完了を通達すると共に、８ビットデータ（ＤＡＴＡ）を
（ｊ）に示すように出力する。ここで、ストップビット
の検出は、スタートビットの検出と同様に、パルス幅の
大きさから判断される。

【００２７】この様に、エッジの間隔（パルス幅）をタ
イマ手段で検出し、また、ＯＦＦｓｅｔを求めて、トリ
ガ信号発生手段４がビット中央位置に相当するタイミン
グで位相を合わせるためのトリガ信号Ｔｒｇ２を出力
し、フレーム受信バッファ手段５がこのトリガ信号Ｔｒ
ｇ２に基づいてタイマ値を取り込み、その値からビット
データを復調して行くようにしたもので、ＦＳＫの復調
と調歩同期受信機能とを同じ構成で行うことが可能とな
る。

【００２８】図６は、本発明の他の実施例を示す構成ブ
ロック図である。この実施例では、入力端子ＩＮに印加
される変調信号がＡＳＫ変調された信号である場合を想
定した回路となっている。

【００２９】図７は、入力端子ＩＮに印加されるＡＳＫ
変調信号の一例を示す波形図である。ここでは、横河電
機が開発したＡＳＫ変調信号を用いる通信プロトコール
を示しており、（ａ）は、変調入力に相当するビットデ
ータ列であり、（ｂ）は、入力端子ＩＮに印加される変
調入力信号である。

【００３０】このＡＳＫ変調信号を用いる通信プロトコ
ールにおける主要な仕様は、以下の通りとなっている。 通信方式；直列半二重，調歩同期式，１スタート８ビッ
ト パリティなし，１ストップビット 伝送速度；１２００ボー 変調；ＡＳＫ 「１」：無信号時 「０」：２４００
Ｈｚ±２％ ＡＳＫ変調された変調信号の各パルス幅ＳおよびＸと、
それに対応する「０」および「１」を示す各ビット列デ
ータの関係は次の通りである。

【００３１】Ｓ＝１／（２４００×２）＝２０８．３μ
ｓ（一定） Ｘ＝無信号時（ビット１）の長さで決まる ｂｔ（１ビット長）＝８３３．３μｓ 図６において、スタートビット検出手段３は、タイマ手
段２からのタイマ値ＴＭを入力し、パルス幅が前述した
Ｓのものが２回連続した場合、スタートビットと認識
し、イネーブル信号ＥＮＡを出力する。トリガ信号発生
手段４は、イネーブル信号ＥＮＡを受けるごとにタイマ
値ＴＭを加算して行くことにより、スタートビット検出
後の時間を示す加算値（ｓｕｍ１）を出力する第１の加
算器４１と、イネーブル信号ＥＮＡを受けると、トリガ
信号Ｔｒｇ２に同期して１ビット長を加算して行き、そ
の加算値（ｓｕｍ２）を出力する第２の加算器４２と、
第１，第２の各加算器４１，４２の加算値ｓｕｍ１，ｓ
ｕｍ２とを比較し、ｓｕｍ１およびｓｕｍ２のそれぞれ
変化時に、ｓｕｍ１≧ｓｕｍ２の関係となるたびにトリ
ガ信号Ｔｒｇ２を出力する比較器４３とで構成したもの
である。

【００３２】この様に構成した実施例の動作は、次の通
りである。図８は、その動作の一例を示すタイムチャー
トであり、図９は、図８におけるビットデータが「１」
から「０」へ変わる時点付近の時間軸を拡大して更に詳
細に示すタイムチャートである。（ａ）は入力端子ＩＮ
に印加される変調信号の波形であり、エッジ検出回路１
は、このＡＳＫ変調信号の立ち上がりと、立ち下りとで
それぞれエッジを検出し、（ｂ）に示すようなトリガ信
号Ｔｒｇ１をタイマ手段２へ印加する。

【００３３】タイマ手段２は、クロックＣＬＫを常時計
数していて、エッジ検出回路１からのトリガ信号Ｔｒｇ
１によりその計数値が、（ｃ）に示すようにクリアされ
る。従って、タイマ手段２からは、（ｄ）に示すよう
に、エッジ間隔（パルス幅）に対応したタイマ値ＴＭが
出力される。スタートビット検出手段３は、ここで、印
加されるタイマ値ＴＭがＳとなる場合が、（ｄ）に示す
ように、２回連続する場合が検出されると、入力される
ビットデータ列が、「１」から「０」と変化、すなわ
ち、スタートビットが検出されたと認識し、（ｅ）に示
すようにイネーブル信号ＥＮＡを出力する。

【００３４】トリガ信号発生手段４の第２の加算器４２
は、このイネーブル信号ＥＮＡを受けると、（ｆ）に示
すように、１ビット長（ｂｔ）を出力し、それ以後、ト
リガ信号Ｔｒｇ２が入力される毎に１ビット長を順次加
算し、その加算値ｓｕｍ２を２ｂｔ，３ｂｔ…のように
出力してゆく。また、第１の加算器４１は、イネーブル
信号ＥＮＡを受けると、それ以後、トリガ信号Ｔｒｇ１
に同期して、タイマ値ＴＭを加算し、その加算値ｓｕｍ
１を（ｇ）に示すように出力していく。

【００３５】比較器４３は、第１，第２の各加算器４
１，４２から出力される各加算値ｓｕｍ１，ｓｕｍ２を
常時比較しており、ｓｕｍ１≧ｓｕｍ２の関係が成立す
ると、トリガ信号Ｔｒｇ２を、（ｈ）に示すようにフレ
ーム受信バッファ手段５に出力する。すなわち、いま、
ｓｕｍ１＝Ｓ＋Ｘになったものとすると、ｓｕｍ１（Ｓ
＋Ｘ）＞ｓｕｍ２（１ｂｔ）の関係となり、トリガ信号
Ｔｒｇ２を出力する。また、このトリガ信号Ｔｒｇ２に
より、第２の加算器４２から今度は加算値ｓｕｍ２＝２
ｂｔが出力され、それは、ｓｕｍ１（Ｓ＋Ｘ）＞ｓｕｍ
２（２ｂｔ）の関係であり、再びトリガ信号Ｔｒｇ２が
出力される。

【００３６】フレーム受信バッファ手段５は、トリガ信
号Ｔｒｇ２が入力されたタイミングで、タイマ値ＴＭを
取り込み、その値がＸの時は、ビットデータを「１」と
してそのデータを保持（ストア）する。また、タイマ値
ＴＭがＳの場合は、ビットデータを「０」としてそのデ
ータを保持する。

【００３７】図１０は、ストップビット付近の動作を示
す動作波形図である。前述した動作がビットデータ分
（８ビット分）繰返して行われ、ストップビットに対応
する９回目のトリガ信号Ｔｒｇ２が出力されると、フレ
ーム受信バッファ手段５は、１フレーム分（１スター
ト，８ビット，１ストップビット）の受信完了を認識
し、マイクロプロセッサ６に割り込み信号ＩＮＴを
（ｉ）に示すように出力して、１フレーム受信完了を通
達すると共に、８ビットデータ（ＤＡＴＡ）を（ｊ）に
示すように出力する。また、全体のハードウェアを初期
化して次のスタートビットの検出に備える。

【００３８】この実施例によれば、変調信号の立ち上が
り，立ち下りのエッジ間隔からスタートビットを検出
し、スタートビット検出後の時間と、１ビット長の加算
値とを比較していき、ビットデータを得るようにし、変
調入力信号の復調処理と歩調同期受信処理を同時に行え
るようにしている。

【００３９】なお、各実施例では、エッジ検出回路１、
タイマ手段２、スタートビット検出回路３、トリガ信号
発生手段４、フレームバッファ手段５は、いずれもマイ
クロプロセッサ６とは別の機能ブロックで示したが、こ
れらの各回路手段の一部あるいは全部を、マイクロプロ
セッサ回路６内のファームウェアによって実現するよう
にしてもよい。

【００４０】

【発明の効果】以上詳細に説明したように、本発明によ
れば、ＦＳＫあるいはＡＳＫ変調信号の立ち上がり、立
ち下りのエッジの間隔（パルス幅）に着目し、そのパル
ス幅に対応するタイマ値ＴＭをスタートビットに基づい
て生成されるトリガ信号Ｔｒｇ２によって取り込み、タ
イマ値ＴＭからビットデータを判定するように構成した
もので、変調信号の復調処理と調歩同期受信処理とを同
一の構成で行うことができる。従って、回路構成が簡単
になるだけでなく、動作の安定性と信頼性を向上させる
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成ブロック図であ
る。

【図２】入力端子ＩＮに印加される信号の一例を示す波
形図である。

【図３】図２の一部を中心に示す波形図である。

【図４】図１の動作の一例を示す動作波形図である。

【図５】ストップビット付近の動作を示す動作波形図で
ある。

【図６】本発明の他の実施例を示す構成ブロック図であ
る。

【図７】入力端子ＩＮに印加されるＡＳＫ変調信号の一
例を示す波形図である。

【図８】図６の動作の一例を示すタイムチャートであ
る。

【図９】図８におけるビットデータが「１」から「０」
へ変わる時点付近の時間軸を拡大して詳細に示すタイム
チャートである。

【図１０】ストップビット付近の動作を示す動作波形図
である。

【図１１】従来システムに用いられている受信装置の一
例を示す構成ブロック図である。

【図１２】図１１において調歩同期受信回路ＵＲの動作
を示す波形図である。

【符号の説明】

ＩＮ 入力端子 １ エッジ検出回路 ２ タイマ手段 ３ スタートビット検出手段 ４ トリガ信号発生手段 ５ フレーム受信バッファ手段 ６ マイクロプロセッサ ４１ 第１の演算器 ４２ 第２の演算器 ４３ 比較器

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 パルス信号を含んで伝送されたディジタ
   ル信号を受信して、それを「０」，「１」のデータに復
   調するようなディジタル信号受信装置であって、 前記受信信号に含まれるパルス信号の立ち上がり／立ち
   下りのエッジを検出してトリガ信号を出力するエッジ検
   出回路と、 このエッジ検出回路から出力されるトリガ信号の間隔を
   計測するタイマ手段と、 タイマ手段によって計測されたタイマ値に基づいてスタ
   ートビットを検出してイネーブル信号を出力するととも
   にビット中央値をトリガするように位相を合わせるため
   のオフセットデータを出力するスタートビット検出手段
   と、 このスタートビット検出手段が検出したスタートビット
   に基づき前記イネーブル信号を受けてから前記オフセッ
   トデータと一致した時間にトリガ信号を出力し以後前記
   トリガ信号を１ビット長間隔で繰り返し出力するトリガ
   信号発生手段と、 前記タイマ手段によって計測されたタイマ値を入力する
   と共に、前記トリガ信号発生手段からのトリガ信号を入
   力し、トリガ信号を受けた後に変化したタイマ値からビ
   ットデータの「０」，「１」を判定し、１フレーム分を
   ストアし、所定のビットデータを割り込み信号と共に出
   力するフレーム受信バッファ手段とを設けたことを特徴
   とするディジタル信号受信装置。
2. 【請求項２】 トリガ信号発生手段は、スタートビット
   検出手段が検出したスタートビットを受け、１ビット長
   の間隔でトリガ信号を出力するように構成される請求項
   １記載のディジタル信号受信装置。
3. 【請求項３】 トリガ信号発生手段は、スタートビット
   検出手段が出力するイネーブル信号を受け、タイマ手段
   が出力するタイマ値を加算しスタートビット検出後の時
   間を示す加算値（ｓｕｍ１）を出力する第１の加算器
   と、 スタートビット検出手段が出力するイネーブル信号を受
   けると、当該トリガ信号発生手段が出力するトリガ信号
   （Ｔｒｇ２）に同期して１ビット長を加算しその加算値
   （ｓｕｍ２）を出力して行く第２の加算器と、 第１の加算器および第２の加算器からの各加算値（ｓｕ
   ｍ１，ｓｕｍ２）のそれぞれの変化時に、前記各加算値
   の大きさを比較し、第１の加算器からの加算値が第２の
   加算器からの加算値より大きい場合（ｓｕｍ１≧ｓｕｍ
   ２）にトリガ信号（Ｔｒｇ２）を出力するように構成し
   た請求項１記載のディジタル信号受信装置。