JP2653284B2

JP2653284B2 - データ同期検出装置

Info

Publication number: JP2653284B2
Application number: JP3261771A
Authority: JP
Inventors: 秀司田村; 直樹松原; 貢井上
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1991-10-09
Filing date: 1991-10-09
Publication date: 1997-09-17
Anticipated expiration: 2012-09-17
Also published as: JPH05102958A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル通信におけ
るデータの同期検出装置に関する。

【０００２】

【従来の技術】ディジタル周波数変調方式によるディジ
タル通信においては、受信側が受信態勢を整えて、変調
信号を確実に復調しうるようにするため、送信データに
先立って、予め定められたビットパターンである調整用
の信号を送信側から送信するようにした、ディジタル通
信手順が採用されている。

【０００３】このようなディジタル通信手順における上
記調整信号は、その調整期間をビット同期フレームと称
し、このビット同期フレーム間の信号を、プリアンブ
ル、またはプリアンブル信号と称している。

【０００４】このディジタル通信手順の１例としては、
ビット同期信号（プリアンブル信号）、フレーム同期信
号、データ信号を、それぞれに送出するフレームが、順
次に設けられたものがある。

【０００５】

【発明が解決しようとする課題】上述のようなディジタ
ル通信においては、データ通信を担うデータフレーム中
のビットのみが、情報を伝えるのに有効に使用されたビ
ットであって、データフレームの前のビット同期信号や
フレーム同期信号中のビットは、情報の伝送効率を低下
させる余分なビットになる。

【０００６】一方、ビット同期やフレーム同期が、受信
側に正確に得られないと、後続のデータフレームで得ら
れる復調データの誤り率が増し、かつ雑音による誤り率
も増加する。このビット同期やフレーム同期を正確に行
うには、各調整フレームのビット数を多くして、調整の
機会を増せば良いのは当然であるが、その反面、情報の
伝送に係わらない余分なビットを増すことになり、従来
の装置においては誤り率の改善と、伝送効率や伝送速度
の改善の双方を満足することが困難であるという問題が
あった。

【０００７】本発明は、上記従来の問題を解決するため
になされたものであり、誤り率並びに伝送効率及び伝送
速度の改善を可能とする、優れたデータ同期検出装置を
提供することを目的とする。

【０００８】

【課題を解決する手段】本発明は、上記目的を達成する
ために、一定周期のタイムスロットを有しシンボル１を
表す低周波信号とシンボル０を表す高周波信号とが交互
に現れるデータ同期フレーム、フレーム同期フレーム、
データフレームの順序で送信される信号をデジタル信号
に変換するアナログコンバータと、このアナログコンバ
ータの出力信号を入力して、上記シンボル１とシンボル
０のゼロクロス分割数の最小公倍数と、データ処理上の
ビット数との最小公倍数とを２タイムスロットに割りあ
ててデータ同期フレームのサンプリングのタイミングと
し、上記フレーム同期フレームとデータフレームではこ
のサンプリングタイミングを長くする割り込みインター
バル制御手段と、上記タイムスロットの３個分を保留す
るレジスタと、このレジスタの最初のタイムスロットと
最後のタイムスロットのデータを比較して自己相関の関
係に有るかを比較する比較手段と、この比較手段が所定
回数出力されたことを計数してデータ同期フレームに同
期がとれたことを判別する判別手段とを備えた構成とす
る。

【０００９】

【作用】本発明においては、データ同期フレーム信号
（プリアンブル信号）が到来したときに、サンプリング
されたプリアンブル信号の自己相関の有無が、現在受信
した信号と過去に受信した信号との一致を求めて検出さ
れ、かつ比較される両信号間の離間時間を、プリアンブ
ル信号のビットパターンによって予め定まった時間とし
て予測検出が可能であるため、その自己相関が得られる
離間時間を、プリアンブル信号の到来の最小発見時間と
し、プリアンブル信号を速やかに検出できる。

【００１０】これにより、プリアンブル信号として自己
相関の離間時間の短いビットパターンを採用することに
より、通信手順としては最も速やかに、しかも確認には
自己相関を調べるため、比較的短い確認時間（ビットパ
ターンの重ね合わせ回数）であっても、誤り率が低く、
しかも高い雑音除去効果が得られる。

【００１１】

【実施例】図１は、本発明によるデータ同期検出装置の
一実施例の概略ブロック図である。図１において、１は
受信した変調波（ｇ１）を出力する高周波回路である。
この変調波（ｇ１）は、周波数変調（以下ＦＳＫと略称
する。）方式による変調波で、特に変調指数０．５のＭ
ＳＫ（MINIMUM SHIFT KEYING）と称される変調方式であ
り、ディジタル情報信号の基本情報であるマーク（以下
シンボル１とする）及びスペース（以下シンボル０とす
る）を周波数変調したものである。

【００１２】高周波回路１が出力する変調波（ｇ１）
は、図２に示すようなアナログ波形である。この変調波
（ｇ１）は、アナログコンパレータ２によって、波形の
繰り返し周期性が保存された矩形波形の受信信号（ｇ
２）すなわちディジタル受信信号に変換される。

【００１３】一般に、ディジタル通信を行う通信装置
は、送受信機能を備えたトランシーバ型と、ポケットベ
ルやラジオ受信機等のように受信専用型に分けられる
が、本発明方法はいずれのタイプの受信部にも適用でき
る。

【００１４】また、通信装置内には、集積回路によるマ
イクロプロセッサ（以下ＣＰＵと略称する。）が搭載さ
れ、各種のデータ処理や制御が、マイクロプログラムに
よって、統括的に制御されている。図１において３は上
述のディジタル通信装置におけるＣＰＵである。

【００１５】受信信号（ｇ２）は、ＣＰＵ３の割り込み
制御の入力ポートに入力されている。

【００１６】この受信信号（ｇ２）がＣＰＵ３へ取り込
まれるタイミングは、割り込み制御端子に接続される割
り込みインターバル制御手段４によって制御されてい
る。

【００１７】割り込みインターバル制御回路４には、２
種類の周期的な割り込みインターバル（Ｔ１）及び（Ｔ
２）が設定されている。

【００１８】この周期的割り込みインターバルは、後述
する受信信号（ｇ２）のサンプリングクロックに相当す
るもので、以下この周期（Ｔ１）及び（Ｔ２）をもつ信
号を、第１のサンプリング信号又はサンプリングクロッ
ク（ｔ１）、及び第２のサンプリング信号又はサンプリ
ングクロック（ｔ２）とする。

【００１９】サンプリングクロック（ｔ１）の周期（Ｔ
１）は、１つのシンボルを表すのに要する時間（以下タ
イムスロットとする）（Ｔ０）を１２分割する周期（Ｔ
０／１２）になっている。また、もう１つのサンプリン
グクロック（ｔ２）は、タイムスロット（Ｔ０）を８分
割する周期（Ｔ０／８）になっている。

【００２０】通信手順としては、少なくともデータ同期
フレーム、フレーム同期フレーム、データフレームの順
序で、データフレームの先頭に調整フレームを含む手順
を有して、伝送されるデータビットを取り込んで復調す
るようにしている。

【００２１】そして、サンプリングクロック（ｔ１）
は、データ同期フレームの期間に使用され、サンプリン
グクロック（ｔ２）は、フレーム同期フレーム以降の期
間に使用される。

【００２２】データ同期フレームでは、送信機側から調
整用のデータ同期信号（以下プリアンブル信号とする）
（ＧＰ）が送られてくる。

【００２３】プリアンブル信号（ＧＰ）としては、図２
の受信信号（ｇ２）として示す、シンボル１とシンボル
０の繰り返しによるビットパターンの信号が、自己相関
が強く、かつ自己相関を得るための位相差（時間）が短
いので、このビットパターンが広く採用されている。

【００２４】受信待機状態及びデータ同期フレームにお
ける受信信号（ｇ１）には、プリアンブル信号（ＧＰ）
の他に雑音成分も含まれているので、プリアンブル信号
の検出をシンボル単位で行なうことが困難である。従っ
て、ＣＰＵ３には、サンプリングクロック（ｔ１）によ
って、タイムスロット（Ｔ０）間を１２分割してサンプ
リングした受信信号（ｇ２）が取り込まれる。

【００２５】ＣＰＵ３としては、内部処理８ビットのも
のを使用するが一般的であるため、割り込みのサンプリ
ングクロック（ｔ１）によって、ＣＰＵ３の内部レジス
タに取り込まれた信号は、取り込まれた順に、内部レジ
スタにシフト転送され、その送り込んだビット数が８ビ
ットになると、８ビット単位の符号化がなされて符号化
データが生成され、Ａレジスタ５に転送されて保留され
る。

【００２６】Ａレジスタ５からは８ビット単位を１語と
する符号化データが出力される。そのデータ（Ｄ）は、
順次次段のＢレジスタ６、Ｃレジスタ７へと転送され
る。

【００２７】上記３つの８ビットレジスタ５，６，７は
データ保留手段であり、その形態としては、（イ）ビッ
ト数が２４ビット以上で、かつ、ビットパラレルの出力
が取り出せるシリアルデータ転送回路、（ロ）８ビット
レジスタＩＣ３個を用いたハードウエアによるもの、
（ハ）ＣＰＵ３が制御しているメモリに、プログラム変
数領域で割り当てられたソフトウエアによるもの等、い
ずれのメモリ形態のものでもよい。

【００２８】図２のプリアンブル信号（ＧＰ）は、図２
の変調波（ｇ１）の波形で示されるように、一定周期の
タイムスロット（Ｔ０）を有し、シンボル１を表す低周
波信号と、その低周波信号の１．５倍の周波数の、シン
ボル０を表す高周波が、波形を連続して交互に現れるよ
うになっている。

【００２９】異なるシンボルを間に挟んだ同一シンボル
同士は、互いに位相を１８０度反転させた波形となって
いる。このプリアンブル信号（ＧＰ）の受信信号（ｇ
２）における位相反転の関係は、ディジタル論理信号の
否定信号（ＮＯＴまたは正負反転）に対応している。従
って、１つのシンボルを細かく分割してサンプリングし
て得られたデータを符号化したビットパターンにおいて
は、位相反転した波形のビットパターン同士が、互いに
補数の関係になっている。

【００３０】以上のことから、シンボル１とシンボル２
が交互に繰り返すプリアンブル信号（ＧＰ）の受信信号
（ｇ２）は、４スロットタイム（４Ｔ０）の位相差で自
己相関が得られるとともに、２スロットタイム（２Ｔ
０）遅れの反転波形と、自己相関が得られることにな
る。

【００３１】そこで、本発明においては、シンボル１、
シンボル０のゼロクロス分割数２及び３の最小公倍数６
と、ＣＰＵ３でデータ処理する上で都合の良いビット数
８との最小公倍数が２４であるので、自己相関が得られ
る最小の位相差２タイムスロット（２Ｔ０）の期間を２
４の信号単位に分割する。

【００３２】すなわち、第１のサンプリング信号によ
り、受信信号（ｇ２）の１タイムスロット（Ｔ０）を１
２分割して、ＣＰＵ３に供給するデータを得る。ＣＰＵ
３において、このデータを８ビット単位で順次符号化し
て、データ（Ｄ０）、（Ｄ１）、（Ｄ２）、（Ｄ３）、
……が順次出力される。

【００３３】図２における各サンプリング信号（Ｓ０）
〜（Ｓ８）は、８ビットの符号化データを１ビットづつ
シフトして示したものである。サンプリング信号（Ｓ
０）において、Ｄ０＝ＦＣ，Ｄ１＝０Ｆ，Ｄ２＝０Ｆ，
Ｄ３＝０３，……となっている。これを２進法で表せ
ば、Ｄ０＝１１１１１１００，Ｄ３＝００１１１１１１となり、Ｄ０とＤ３とが互いに補数の関係すなわち反転
データとなる。ここでデータ（Ｄ）の反転データをデー
タ（−Ｄ）として表せば、Ｄ３＝−Ｄ０となる。すなわ
ち受信信号（ｇ２）がプリアンブル信号（ＧＰ）である
場合には、任意の８ビット符号化データ（Ｄｎ）は、３
個分離れたデータ（Ｄｎ-3）を反転したデータ（−Ｄｎ
-3）と一致して、Ｄｎ＝−Ｄｎ-3 の関係が成立するこ
とになる。一方、受信信号（ｇ２）が雑音成分である場
合には、上記関係が成立せず、反転したデータとは不一
致となる。

【００３４】サンプリングのタイミングは、受信時によ
ってさまざまで、実際のタイミングの種類としては、４
スロットタイム（４Ｔ０）の期間に得られる４８通りが
存在する。しかし反転信号を考慮すると、実質的には、
２４通りのパターンのサンプリング信号（Ｓ０）〜（Ｓ
２４）となり、いずれのパターンであっても、データ
（Ｄｎ）と３個前の反転データ（−Ｄｎ-3）は、プリア
ンブル信号（ＧＰ）であれば一致する。

【００３５】図１のＡレジスタ５、Ｂレジスタ６、Ｃレ
ジスタ７は、それぞれ３個の８ビットデータ（Ｄｎ-
1），（Ｄｎ-2），（Ｄｎ-3）をＣＰＵ３からの到来順
に順次保留している。

【００３６】そして、ＣＰＵ３が最新のデータ（Ｄｎ）
を出力したとき、各レジスタ５，６，７の保留内容を、
順次に次段に転送するとともに、Ｃレジスタ７の出力デ
ータ（Ｄｎ-3）を、ビットパターン反転手段８により反
転して、そのデータ（−Ｄｎ-3）と最新のデータ（Ｄ
ｎ）を、ビットパターン比較手段９により比較する。

【００３７】ビットパターン比較手段９は、入力された
２つのデータ（Ｄｎ）と反転データ（−Ｄｎ-3）のパタ
ーンに一致が得られると、計数手段１０に一致信号を与
えて、その計数値を１つ増加させ、一致が得られないと
計数値を１つ滅少させる。計数手段１０は、計数値が３
以上であると、その際のサンプリング信号（Ｓｎ）が、
プリアンブル信号（ＧＰ）であると判定し、自己相関有
のフラグを立てるか、もしくは、自己相関検出信号をＣ
ＰＵ３に供給する。すなわち、比較手段及び計数手段と
により自己相関検出手段を構成する。

【００３８】このようにして、サンプリング信号（Ｓ
ｎ）がプリアンブル信号（ＧＰ）であると確定すると、
その後、データフレームが終了するまで、データ同期が
確立しているものとしてその状態を維持する。

【００３９】しかし、データ同期フレームが終了する
と、ＣＰＵ３のデータ処理は、フレーム同期フレームに
移行するので、サンプリングクロック（ｔ１）のサンプ
リングではデータ処理量が増加する。そのため、割り込
みインターバル制御回路４のサンプリングクロックを
（ｔ２）に切り替える。サンプリングクロック（ｔ２）
は、タイムスロット（Ｔ０）を８分割する周期（Ｔ０／
８）であるため、データ同期フレーム以降のサンプリン
グ信号（Ｓｎ）は、１シンボルを８ビットで符号化し、
ＣＰＵ３の負担を軽減する。

【００４０】その後の各フレームでは、シンボル位置の
確定、同期ワード信号の捕捉、情報データの取り込み
等、変調波の復調処理が行われ、最後の情報データの取
り込みが終了すると、最初のプリアンブル信号（ＧＰ）
待ち状態となる。

【００４１】

【発明の効果】本発明は、上記実施例で明らかなよう
に、以下のような効果を奏する。

【００４２】（ａ）プリアンブル信号を早期に検出でき
るので、以降の処理の準備態勢を早くからとることがで
き、マイクロプロセッサの処理速度が早くなる。

【００４３】（ｂ）ビット数の少ないプリアンブル長の
信号でも、プリアンブルを的確に捕捉できるので、情報
の伝送効率の良い、かつ情報の伝送速度の速い受信機を
提供できる。

【００４４】（ｃ）プリアンブルを判定するのに消費さ
れるマイクロプロセッサの処理サイクルが少ないので、
マイクロプロセッサの負担にならず、汎用のマイクロプ
ロセッサが使用できる。

【図面の簡単な説明】

【図１】本発明によるデータ同期検出装置を有する受信
機の実施例の概略ブロック図

【図２】図１における要部波形のタイムチャート

【符号の説明】

１高周波回路２アナログコンパレータ３マイクロプロセッサ（ＣＰＵ）４割り込みインターバル制御手段５Ａレジスタ６Ｂレジスタ７Ｃレジスタ８反転手段９比較手段１０計数手段

Claims

(57)【特許請求の範囲】

【請求項１】一定周期のタイムスロットを有しシンボ
ル１を表す低周波信号とシンボル０を表す高周波信号と
が交互に現れるデータ同期フレーム、フレーム同期フレ
ーム、データフレームの順序で送信される信号をデジタ
ル信号に変換するアナログコンバータと、このアナログコンバータの出力信号を入力して、上記シ
ンボル１とシンボル０のゼロクロス分割数の最小公倍数
と、データ処理上のビット数との最小公倍数とを２タイ
ムスロットに割りあててデータ同期フレームのサンプリ
ングのタイミングとし、上記フレーム同期フレームとデ
ータフレームではこのサンプリングタイミングを長くす
る割り込みインターバル制御手段と、上記タイムスロットの３個分を保留するレジスタと、このレジスタの最初のタイムスロットと最後のタイムス
ロットのデータを比較して自己相関の関係に有るかを比
較する比較手段と、この比較手段が所定回数出力されたことを計数してデー
タ同期フレームに同期がとれたことを判別する判別手段
とを備えたデータ同期検出装置。
【請求項２】シンボル１の分割数を２、シンボル０の
分割数を３としたことを特徴とする請求項１記載のデー
タ同期検出装置。
【請求項３】データ処理上のビット数を８ビットとす
ることを特徴する請求項１記載のデータ同期検出装置。
【請求項４】シンボル１とシンボル０のデータに続
き、このシンボル１の位相反転をしたシンボル３と、こ
のシンボル０の位相反転をしたシンボル４とを挿入して
４スロットで自己相関がとれるようにするとともに、レ
ジスタの最後のタイムスロットの後にビット反転手段を
配置したことを特徴する請求項１記載のデータ同期検出
装置。