JP2672730B2

JP2672730B2 - 半導体集積回路装置のデータ出力回路

Info

Publication number: JP2672730B2
Application number: JP3182551A
Authority: JP
Inventors: 川立雄井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-07-23
Filing date: 1991-07-23
Publication date: 1997-11-05
Anticipated expiration: 2012-11-05
Also published as: US5324993A; JPH0529906A; KR930003557A; KR950009086B1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置のデ
ータ出力回路に関するものである。

【０００２】

【従来の技術】従来のデータ出力回路の構成を図３に示
す。ＰチャネルトランジスタＴＲＰ２とＮチャネルトラ
ンジスタＴＲＮ１とでインバータが構成されており、そ
のゲートにはデータ転送制御信号バーＤＸＦＲが入力さ
れ、出力端はノードＮ１に接続されている。またＰチャ
ネルトランジスタＴＲＰ２のソースと電源電圧Ｖcc端子
との間にＰチャネルトランジスタＴＲＰ１が接続されて
おり、ＮチャネルトランジスタＴＲＮ１と接地端子との
間にＮチャネルトランジスタＴＲＮ２が接続されてい
る。ＰチャネルトランジスタＴＲＰ１のゲートにはデー
タ信号バーＤＡＴＡが入力され、Ｎチャネルトランジス
タＴＲＮ２のゲートにはデータ転送制御信号ＤＸＦＲが
入力される。

【０００３】ノードＮ１には、ＮＡＮＤ回路ＮＡ１及び
インバータＩＮＶ１で構成されたデータラッチ回路ＤＬ
１が接続され、その出力端はＮＡＮＤ回路ＮＡ３の一方
の入力端に接続されている。ＮＡＮＤ回路ＮＡ１の一方
の入力端はノードＮ１に接続され、他方の入力端にはリ
セット信号ＲＥＳＥＴが入力される。このＮＡＮＤ回路
ＮＡ１の出力端はインバータＩＮＶ１の入力端に接続さ
れ、インバータＩＮＶ１の出力端はノードＮ１に接続さ
れている。またＮＡＮＤ回路ＮＡ３の他方の入力端に
は、出力イネーブル信号ＥＮＢＬが入力される。

【０００４】ＮＡＮＤ回路ＮＡ３の出力端には、ノード
Ｎ３を介してブートストラップ回路ＢＳが接続されてい
る。ブートストラップ回路ＢＳは、Ｎチャネルトランジ
スタＴＲＮ７〜９と、インバータＩＮＶ３〜ＩＮＶ５、
及びＮチャネルＭＯＳ型容量ＭＳＣ１とを有している。
ノードＮ３には、ＮチャネルトランジスタＴＲＮ７のゲ
ートと、インバータ列ＩＮＶ３〜ＩＮＶ５の入力端とが
接続されている。ＮチャネルトランジスタＴＲＮ７は、
ドレインが電源電圧Ｖcc端子に接続され、ソースがノー
ドＮ５に接続されている。ＮチャネルトランジスタＴＲ
Ｎ８は、ドレインがノードＮ５に接続され、ソースがイ
ンバータＩＮＶ４の出力端とインバータＩＮＶ５の入力
端とを接続するノードＮ６に接続されている。インバー
タＩＮＶ３の出力端とインバータＩＮＶ４の入力端とを
接続するノードＮ４には、ＮチャネルトランジスタＴＲ
Ｎ９のドレインが接続され、ソースにはノードＮ８が接
続され、ゲートにはノードＮ５が接続されている。イン
バータＩＮＶ５の出力端のノードＮ７とノードＮ８との
間には、容量ＭＳＣ１が接続されている。ノードＮ８に
は、ドレインが電源電圧Ｖcc端子に接続された出力トラ
ンジスタを構成する一方のＮチャネルトランジスタＴＲ
Ｎ１０のゲートが接続されている。Ｎチャネルトランジ
スタＴＲＮ１０のソースは、出力端子Ｉ／Ｏに接続され
ている。

【０００５】ＰチャネルトランジスタＴＲＰ３及びＴＲ
Ｐ４と、ＮチャネルトランジスタＴＲＮ３及びＴＲＮ４
の接続関係は、上述したＰチャネルトランジスタＴＲＰ
１及びＴＲＰ２とＮチャネルトランジスタＴＲＮ１及び
ＴＲＮ２の場合と同様である。但し、Ｐチャネルトラン
ジスタＴＲＰ３のゲートには、データ信号ＤＡＴＡが入
力される点が異なっている。ＰチャネルトランジスタＴ
ＲＰ４のドレインとＮチャネルトランジスタＴＲＮ３の
ドレインが接続されているノードＮ２には、ＮＡＮＤ回
路ＮＡ２とインバータＩＮＶ２から成るデータラッチ回
路ＤＬ２が接続されている。データラッチ回路ＤＬ２の
構成は、データラッチ回路ＤＬ１と同様であり、ノード
Ｎ２はＮＡＮＤ回路ＮＡ４の一方の入力端に接続されて
いる。ＮＡＮＤ回路ＮＡ４の他方の入力端には出力イネ
ーブル信号ＥＮＢＬが入力され、出力端のノードＮ９に
はインバータＩＮＶ６が接続されている。インバータＩ
ＮＶ６の出力端のノードＮ１０は、Ｎチャネルトランジ
スタＴＲＮ１０とで出力トランジスタを構成するＮチャ
ネルトランジスタＴＲＮ１１のゲートに接続されてい
る。ＮチャネルトランジスタＴＲＮ１１のドレインは、
出力端子Ｉ／Ｏに接続されている。また、ノードＮ１と
ノードＮ２との間には、ＮチャネルトランジスタＴＲＮ
５及びＴＲＮ６で構成されるフリップフロップが接続さ
れており、ノードＮ１とノードＮ２の電位が共にロウレ
ベルか、あるいは一方がロウレベルで他方がハイレベル
になるようにしている。

【０００６】このような構成を備えたデータ出力回路
は、次のように動作する。データの出力を行わない場合
は、出力イネーブル信号ＥＮＢＬはロウレベルで、デー
タ転送制御信号ＤＸＦＲはロウレベル、バーＤＸＦＲは
ハイレベルに設定される。

【０００７】データを出力させるときは、出力イネーブ
ル信号ＥＮＢＬはハイレベルで、データ転送制御信号Ｄ
ＸＦＲはハイレベル、バーＤＸＦＲはロウレベルにな
る。リセット信号ＲＥＳＥＴは電源投入時又はリセット
時にロウレベルになるものであり、出力動作時にはハイ
レベルに設定される。

【０００８】先ず、データ信号ＤＡＴＡがハイレベル、
バーＤＡＴＡがロウレベルのときの出力動作について説
明する。このときの、各々のノードＮ１，Ｎ３〜Ｎ５，
Ｌ７，Ｌ８と出力端子Ｉ／Ｏ、出力イネーブル信号ＥＮ
ＢＬの電位の関係は、図４のタイミングチャートに示さ
れるようである。ノードＮ１の電位はハイレベルにな
り、データラッチ回路ＤＬ１によって保持される。出力
イネーブル信号ＥＮＢＬが立ち上がり、ＮＡＮＤ回路Ｎ
Ａ３によってノードＮ３はロウレベルになり、インバー
タＩＮＶ３を介してノードＮ４はハイレベルになる。ま
たノードＮ５は、予め電源電圧Ｖcc−閾値電圧Ｖthの電
位まで充電されており、ＮチャネルトランジスタＴＲＮ
９は導通状態にある。これにより、ノードＮ４の電位上
昇に伴ってノードＮ８の電位も上昇していく。ノードＮ
６はハイレベルになっており、トランジスタＴＲＮ７及
びＴＲＮ８はオフ状態であるため、ノードＮ５の電位は
トランジスタＴＲＮ９のゲート容量によって電源電圧Ｖ
cc以上に上昇する。インバータＩＮＶ４によりノードＮ
６の電位がロウレベルになると、トランジスタＴＲＮ８
が導通してノードＮ５の電位がロウレベルになる。これ
により、トランジスタＴＲＮ９はオフする。インバータ
ＩＮＶ５によってノードＮ７はハイレベルになり、ノー
ドＮ８の電位は容量ＭＳＣ１とトランジスタＴＲＮ１０
のゲート容量比により電源電圧Ｖcc以上まで上昇する。
トランジスタＴＲＮ１０が導通し、出力端子Ｉ／Ｏから
はハイレベルの信号が出力される。ここで、トランジス
タＴＲＮ１０はゲート電圧がドレイン電圧よりも上昇し
て三極管動作をするため、出力端子Ｉ／Ｏに負荷が接続
されていない状態では電源電圧Ｖccのレベルまで出力す
ることが可能である。

【０００９】データ信号ＤＡＴＡがロウレベルでバーＤ
ＡＴＡがハイレベルの場合には、逆にノードＮ１はロウ
レベルでノードＮ２がハイレベルになる。このときの各
ノードの電位の関係は、図５のようである。ノードＮ９
の電位がロウレベルになり、ノードＮ１０はハイレベル
になってトランジスタＴＲＮ１１はオンする。トランジ
スタＴＲＮ１０は、上述の場合とは逆にオフする。これ
により、出力端子Ｉ／Ｏからはロウレベルの信号が出力
される。トランジスタＴＲＮ１１もトランジスタＴＲＮ
１０と同様に三極管動作し、出力端子Ｉ／Ｏからは負荷
が接続されていない状態では接地電位Ｖssまで低下した
電位で出力することができる。

【００１０】次に、出力データを切り換える場合の動作
について説明する。先ず、データ転送制御信号ＤＸＦＲ
及びバーＤＸＦＲが共にハイレベルにある。トランジス
タＴＲＮ１０又はＴＲＮ１１のいずれか一方がオフする
までの遅延時間が経過した後に、データ転送制御信号バ
ーＤＸＦＲをロウレベルにする。

【００１１】先ず、ハイレベルのデータ信号ＤＡＴＡ
（バーＤＡＴＡはロウレベル）が入力されて、出力端子
Ｉ／Ｏからハイレベルの信号が出力されていた状態か
ら、ロウレベルのデータ信号ＤＡＴＡ（バーＤＡＴＡは
ハイレベル）が入力された場合の出力の切り換えは、以
下のようにして行われる。この場合の各々のノードの電
位の変化は、図６のようである。

【００１２】データ転送制御信号ＤＸＦＲ及びバーＤＸ
ＦＲが共にハイレベルであることから、ノードＮ１はロ
ウレベル、ノードＮ３はハイレベル、ノードＮ４はロウ
レベルになる。ノードＮ３がハイレベルになるとトラン
ジスタＴＲＮ７がオンし、ノードＮ５の電位は電源電圧
Ｖcc−閾値電圧Ｖthまで上昇してトランジスタＴＲＮ９
もオンする。ノードＮ８はロウレベルでノードＮ６はハ
イレベル、ノードＮ７はロウレベルになり、トランジス
タＴＲＮ１０はオフする。

【００１３】トランジスタＴＲＮ１０がオフした後に、
データ転送制御信号バーＤＸＦＲがロウレベルなる。デ
ータ信号ＤＡＴＡはロウレベルでバーＤＡＴＡはハイレ
ベルであるから、トランジスタＴＲＰ３及びＴＲＰ４が
オンし、ノードＮ２がハイレベルになる。ノードＮ９は
ロウレベル、ノードＮ１０がハイレベルになりトランジ
スタＴＲＮ１１がオンして出力端子Ｉ／Ｏからはロウレ
ベルの信号が出力される。

【００１４】逆に、ロウレベルのデータ信号ＤＡＴＡが
入力され出力端子Ｉ／Ｏからロウレベルの出力がなされ
ていた状態から、ハイレベルのデータ信号ＤＡＴＡが入
力される場合の出力の切り換え動作について述べる。こ
の場合のノードの電位変化を図７に示す。データ転送制
御信号ＤＸＦＲ及びバーＤＸＦＲがハイレベルでデータ
信号ＤＡＴＡがハイレベルであり、Ｎチャネルトランジ
スタＴＲＮ３及びＴＲＮ４がオンしてノードＮ２はロウ
レベルになり、ノードＮ９はハイレベル、ノードＮ１０
はロウレベルでトランジスタＴＲＮ１１がオフする。

【００１５】トランジスタＴＲＮ１１がオフした後、デ
ータ転送制御信号バーＤＸＦＲがロウレベルになる。デ
ータ信号バーＤＡＴＡがロウレベルであることから、ト
ランジスタＴＲＰ１及びＴＲＰ２がオンし、ノードＮ１
がハイレベルになる。ノードＮ１がハイレベルになる
と、上述したようにトランジスタＴＲＮ１０がオンして
出力端子Ｉ／Ｏからはハイレベルの信号が出力される。

【００１６】このように、出力を切り換えるためにはデ
ータ転送制御信号ＤＸＦＲをハイレベルにした後、トラ
ンジスタＴＲＮ１０又はＴＲＮ１１のいずれか一方がオ
フした後にデータ転送制御信号バーＤＸＦＲをロウレベ
ルにしなければならない。従って、高速に出力を切り換
えるにはデータ転送制御信号ＤＸＦＲをハイレベルにし
てからデータ転送制御信号バーＤＸＦＲをロウレベルに
するまでの遅延時間を短縮する必要がある。しかし、こ
の遅延時間の短縮化には次のような問題があった。

【００１７】第１に、出力を切り換える際にはブートス
トラップ回路ＢＳの立ち上げ動作と立ち下げ動作とをこ
の遅延時間内に行わなければならず、遅延時間の短縮に
限界があった。

【００１８】第２に、出力がハイレベルを継続する場合
に、ロウレベルからハイレベルに変化する場合と異なり
出力端子Ｉ／Ｏからの負荷電流が低下する問題があっ
た。

【００１９】この原因は、次のようなものである。トラ
ンジスタＴＲＮ１０は、出力が切り換わる前の出力端子
Ｉ／Ｏの電位より閾値電圧Ｖthだけ高いレベルまでゲー
ト電位、即ちノードＮ８の電位が上昇するとオンする。
このトランジスタＴＲＮ１０は、オフ状態のときは半導
体基板に対して容量を形成しており、オンすると出力端
子Ｉ／Ｏに対して容量を形成する。ここで、図４にも示
されたようにゲート電位（ノードＮ８）の上昇に比べて
出力端子Ｉ／Ｏの電位の上昇は遅い。このため、ゲート
の充電が終了した後も出力端子Ｉ／Ｏの電位は上昇し続
け、ゲート電位も上昇する。よって出力が変化する前の
出力端子Ｉ／Ｏの電位が低いほどゲート電位が最終的に
到達する電位は高くなる。この結果、出力がロウレベル
からハイレベルに変化する場合とハイレベルが継続する
場合とでは、トランジスタＴＲＮ１０のゲート電位に差
が生じ、ハイレベルが継続する場合は出力電流が減少す
ることになる。

【００２０】このような現象は、遅延時間を短くしよう
とするとより顕著なものとなる。上述のように、出力を
切り換える毎にブートストラップ回路ＢＳを一旦立ち下
げて、その後立ち上げ動作を行う。このため、図４にお
いてノードＮ５の電位が電源電圧Ｖcc−閾値電圧Ｖthの
レベルから立ち上がるまでの時間が短くなり、ピークレ
ベルが低下する。これにより、ノードＮ８が立ち上って
いく速度も低下し、ゲート電位が低下する。この結果、
トランジスタＴＲＮ１０の出力電流の低下を招くことに
なる。

【００２１】遅延時間を短縮し得るデータ出力回路とし
て、従来は図８に示されるものも存在した。この回路
は、図３に示された上述の回路と比較してブートストラ
ップ回路ＢＳの代りにインバータＩＮＶ３を用いた点が
相違している。図３の回路ではトランジスタＴＲＮ１０
のゲートに接続されたノードＮ８の電位を、電源電圧Ｖ
ccよりも高く上昇させていた。これに対し、この図８の
回路ではノードＮ８の電位を電源電圧Ｖccまでとするこ
とで、遅延時間の短縮化が可能となる。

【００２２】しかし、出力端子Ｉ／Ｏの電位は負荷が接
続されていない状態であっても電源電位Ｖcc−閾値電位
Ｖthまでしか上昇しない。またこの回路では、トランジ
スタＴＲＮ１０のゲート電位はドレイン電位以下であ
り、五極管動作となってドレイン電流の値は小さくな
る。従って、出力端子Ｉ／Ｏの電位がハイレベルである
ことを保証するためには、図３に示された回路よりもト
ランジスタＴＲＮ１０のサイズを大きくいなければなら
ない。このため、出力バッファ回路が複数個存在する場
合にはチップ面積の増大を招くことになる。

【００２３】

【発明が解決しようとする課題】このように、従来のデ
ータ出力回路は出力を高速に切り換えようとすると、遅
延時間の短縮にも限度があり十分な高速化が図れない上
に、ハイレベルの出力を継続する場合には出力電流が低
下するという問題があった。

【００２４】本発明は上記事情に鑑みてなされたもので
あり、出力電流の低下をもたらすことなく高速に出力の
切り換えを行うことができる半導体集積回路装置のデー
タ出力回路を提供することを目的とする。

【００２５】

【００２６】

【課題を解決するための手段】本発明は、外部から与え
られた出力イネーブル信号に同期してデータ信号の出力
を行う半導体集積回路装置のデータ出力回路であって、
データ信号を与えられて保持する出力データラッチ回路
と、次に出力すべき第２のデータ信号と出力データリセ
ット制御信号とを入力され、現時点で出力データラッチ
回路に保持されている第１のデータ信号とこの第２のデ
ータ信号との比較を出力データリセット制御信号に同期
して行い、異なると判断した場合には出力データラッチ
回路をリセットし、第１のデータ信号と第２のデータ信
号は同一であると判断した場合には出力データラッチ回
路の保持状態を継続させる出力データリセット回路と、
第２のデータ信号と出力データ転送制御信号とを入力さ
れ、出力データ転送制御信号に同期して第２のデータ信
号を出力データラッチ回路に与え保持させる出力データ
転送回路と、出力イネーブル信号と出力データラッチ回
路に与えられ保持された第２のデータ信号とを与えら
れ、出力イネーブル信号に同期して第２のデータ信号を
出力する出力制御回路と、出力制御回路から出力された
第２のデータ信号がハイレベルの場合にこの第２のデー
タ信号を与えられ、ハイレベル用の出力トランジスタを
オンさせて第２のデータ信号を出力するハイレベル出力
回路と、出力制御回路から出力された第２のデータ信号
がロウレベルの場合にこの第２のデータ信号を与えら
れ、ロウレベル用の出力トランジスタをオンさせて第２
のデータ信号を出力するロウレベル出力回路とを備えて
いる。

【００２７】ここで、出力データリセット回路は第１の
ノードと第２のノードとに接続され、第１のデータ信号
と第２のデータ信号とが異なると判断した場合には第１
及び第２のノードの電位をリセット用の電位に変化さ
せ、第１のデータ信号と第２のデータ信号とは同一であ
ると判断した場合には第１及び第２のノードの電位を維
持させるものであり、出力データラッチ回路は第１及び
第２のノードに接続され、この第１及び第２のノードの
電位がリセット用の電位に変化した場合は保持内容をリ
セットし、第１及び第２のノードの電位が維持する場合
は保持内容を維持させるものであり、出力データ転送回
路は、出力データ転送制御信号に同期して、第１及び第
２のノードの電位を第２のデータ信号の内容に応じたも
のにするものであってもよい。

【００２８】

【００２９】

【作用】出力データラッチ回路が出力中の第１のデータ
信号を保持した状態にあり、出力データリセット回路が
この第１のデータ信号と次に出力すべき第２のデータ信
号とを出力データリセット制御信号に同期して比較す
る。出力データリセット回路が、この二つのデータ信号
は異なると判断した場合は出力データラッチ回路をリセ
ットし、同一であると判断した場合は保持状態を継続さ
せる。出力データ転送回路が、出力データ転送制御信号
に同期して第２のデータ信号を出力データラッチ回路に
与えて保持させ、出力制御回路は出力イネーブル信号に
同期して出力データラッチ回路に保持された第２のデー
タ信号を出力する。第２のデータ信号がハイレベルの場
合には、ハイレベル出力回路にこの信号が与えられてハ
イレベル用の出力トランジスタがオンし第２のデータ信
号が出力される。第２のデータ信号がロウレベルの場合
は、ロウレベル出力回路にこの信号が与えられてロウレ
ベル用の出力トランジスタがオンし第２のデータ信号が
出力される。ここで、出力データリセット回路が第１の
データ信号と第２のデータ信号とは同一であると判断し
た場合には、出力データラッチ回路はリセットせずに第
１のデータ信号を保持した状態を継続するため、第２の
データ信号がハイレベルの場合はハイレベル出力回路の
ハイレベル用の出力トランジスタはオン状態を保ち、ロ
ウレベルの場合はロウレベル出力回路のロウレベル用の
出力トランジスタはオン状態を保つ。従って、第１のデ
ータ信号と第２のデータ信号とが同一の場合は、出力ト
ランジスタの全てがオフされることなく第２のデータ信
号の出力が第１のデータ信号に引き続いて行われる。こ
のため、データ出力時間が短縮され出力レベルの低下が
防止される。

【００３０】また、出力データリセット回路が第１及び
第２のノードに接続されている場合は、第１のデータ信
号と第２のデータ信号とが異なると判断した場合は第１
及び第２のノードの電位をリセット用の電位に変化さ
せ、第１のデータ信号と第２のデータ信号とが同一であ
ると判断した場合は第１及び第２の電位を維持させる。
出力データラッチ回路は、第１及び第２のノードの電位
がリセット用の電位に変化した場合は保持状態をリセッ
トし、第１及び第２のノードの電位が維持する場合は保
持状態を継続する。出力データ転送回路は、出力データ
転送制御回路に同期して第１及び第２のノードの電位を
第２のデータ信号の内容に応じたものにする。このよう
に、第１及び第２のデータ信号が同一である場合は第１
及び第２のノードの電位が維持され、出力データラッチ
回路が第１のデータ信号を保持している状態が継続され
る、このため、ハイレベル出力用トランジスタ又はロウ
レベル出力用トランジスタのいずれか一方はオン状態を
維持し、全ての出力トランジスタがオフされることなく
第２のデータ信号が第１のデータ信号に引き続いて出力
される。

【００３１】

【実施例】以下、本発明の一実施例について図面を参照
して説明する。先ず、第１の実施例によるデータ出力回
路の構成を図１に示す。出力データ転送回路１０１の出
力端と出力データリセット回路１０２の出力端が、それ
ぞれノードＮ１０１及びＮ１０２によって出力データラ
ッチ回路１０３の入力端に接続されている。出力データ
ラッチ回路１０３の出力端は、ノードＮ１０３によって
出力制御回路１０４と出力データリセット回路１０２の
入力端に接続され、出力制御回路１０４の出力端はノー
ドＮ１０４とノードＮ１０５を介してそれぞれハイレベ
ル出力回路１０５とロウレベル出力回路１０６に接続さ
れている。ハイレベル出力回路１０５とロウレベル出力
回路１０６の出力端は、共に出力端子Ｉ／Ｏに接続され
ている。

【００３２】出力データ転送回路１０１はデータ信号２
０２を入力され、出力データ転送制御信号２０１に応じ
て出力すべきデータを出力データラッチ回路１０３に転
送し保持させる回路である。出力データリセット回路１
０２は、データ信号２０２と出力データリセット制御信
号２０３を入力され、出力データラッチ回路１０３に保
持されている前サイクルで出力した旧データをリセット
する。この場合に、新しく出力すべき新出力データと、
現時点で保持している旧出力データとの比較を行い、同
一であった場合にはリセットせずに旧出力データの保持
状態を継続させる。新出力データと旧出力データとが異
なっていた場合には、リセットして出力データラッチ回
路１０３に新出力データを保持させる。出力データラッ
チ回路１０３は、上述のように出力データ転送回路１０
１より与えられた出力データをラッチするもので、ハイ
レベル又はロウレベルの出力を行う状態と、いずれも出
力しない状態を保持することができる。

【００３３】出力制御回路１０４は、出力データラッチ
回路１０３に保持されている出力データを与えられ、出
力イネーブル信号ＥＮＢＬに応じて出力データの出力の
制御を行う回路である。出力を行う場合には、この出力
制御回路１０４から出力データがそのレベルに応じてハ
イレベル出力回路１０５又はロウレベル出力回路１０６
のいずれか一方に与えられる。そして、出力データがハ
イレベルの場合にはハイレベル出力回路１０５よりハイ
レベルの信号が、出力データがロウレベルの場合にはロ
ウレベル出力回路１０６よりロウレベルの信号がそれぞ
れ出力端子Ｉ／Ｏより出力される。

【００３４】このような構成を備えた第１の実施例は、
次のように動作する。出力を行うに先立って、出力デー
タリセット制御信号２０３が出力データリセット回路１
０２に入力される。出力データリセット回路１０２は、
新出力データと現在出力データラッチ回路１０３に保持
されている旧出力データとの比較を行う。比較した結
果、同一であった場合には出力データラッチ回路１０３
に保持状態を継続させる。新出力データと旧出力データ
とが異なっていた場合には、出力データラッチ回路１０
３にリセットを行ってハイレベル又はロウレベルのいず
れのデータも保持していない状態にする。

【００３５】出力データ転送制御信号２０１が活性化さ
れて出力データ転送回路１０１が活性化され、出力デー
タが出力データラッチ回路１０３に転送されて保持され
る。さらに、出力データリセット制御信号２０３が非活
性化されて出力データリセット回路１０２が非活性化さ
れる。

【００３６】出力イネーブル信号ＥＮＢＬが活性化され
ると、出力制御回路１０４が動作して出力データラッチ
回路１０３に保持されている出力データを、そのレベル
に応じてハイレベル出力回路１０５又はロウレベル出力
回路１０６のいずれかに出力する。ハイレベル出力回路
１０５又はロウレベル出力回路１０６から、出力データ
が出力端子Ｉ／Ｏを介して外部に出力される。

【００３７】この第１の実施例によるデータ出力回路を
より詳細に具体化した一例として、第２の実施例につい
て説明する。この第２の実施例によるデータ出力回路の
回路構成を図２に示す。上述の図８に示された従来の回
路と比較し、ＮチャネルトランジスタＴＲＮ２と接地端
子との間に新たにＮチャネルトランジスタＴＲＮＡが接
続され、ＮチャネルトランジスタＴＲＮ４と接地端子と
の間にＮチャネルトランジスタＴＲＮＢが接続されてい
る点が相違する。トランジスタＴＲＮＡのゲートにはデ
ータ信号バーＤＡＴＡが入力され、トランジスタＴＲＮ
Ｂのゲートにはデータ信号ＤＡＴＡが入力される。他の
従来の回路と同一の構成要素には、同一の番号を付して
説明を省略する。

【００３８】さらに、図１に示された第１の実施例と対
比すると、第２の実施例の構成は以下のような関係にあ
る。ＰチャネルトランジスタＴＲＰ１〜ＴＲＰ４は出力
データ転送回路１０１を構成し、Ｎチャネルトランジス
タＴＲＮ１〜ＴＲＮ４，ＴＲＮＡ及びＴＲＮＢは出力デ
ータリセット回路１０２を構成する。データラッチ回路
ＤＬ１及びＤＬ２とＮチャネルトランジスタＴＲＮ５及
びＴＲＮ６は出力データラッチ回路１０３を構成する。
ＮＡＮＤ回路ＮＡ３及びＮＡ４は出力制御回路１０４を
構成する。ブートストラップ回路ＢＳのうち、Ｎチャネ
ルトランジスタＴＲＮ７〜ＴＲＮ１０とインバータＩＮ
Ｖ３〜ＩＮＶ５、容量ＭＳＣ１はハイレベル出力回路１
０５を構成し、ＮチャネルトランジスタＴＲＮ１１及び
インバータＩＮＶ６はロウレベル出力回路１０６を構成
する。そして、データ転送制御信号ＤＸＦＲ及びバーＤ
ＸＦＲは出力データ転送制御信号２０１と出力データリ
セット制御信号２０３に相当する。信号ＤＸＦＲ及びバ
ーＤＸＦＲが共にハイレベルの場合に出力データリセッ
ト制御信号２０３として機能し、他の組み合わせの場合
は出力データ制御信号２０１として機能する。

【００３９】この第２の実施例では、出力の切り換えは
次のようにして行われる。前サイクルでの旧出力データ
がハイレベルで、切り換え後の新出力データが同じハイ
レベルであったとする。この場合には、データ信号ＤＡ
ＴＡはハイレベルで、バーＤＡＴＡはロウレベルであ
る。データ転送制御信号ＤＸＦＲ及びバーＤＸＦＲをハ
イレベルにすると、トランジスタＴＲＮ１〜ＴＲＮ４は
全てオンし、トランジスタＴＲＮＡはオフでトランジス
タＴＲＮＢはオン状態となる。旧出力データはハイレベ
ルであり、ノードＮ１は既にハイレベルにある。切り換
え後もノードＮ１のレベルは変化しないため、ブートス
トラップ回路ＢＳは一旦立ち下げ動作に移行せずに現在
の動作状態を維持し、ノードＮ８はハイレベルのままで
ある。この結果、トランジスタＴＲＮ１０は一旦オフす
ることなくオン状態を維持する。このため、従来のよう
にブートストラップ回路ＢＳを切り換え時に一旦立ち下
げていた場合と異なり、遅延時間は存在せず出力動作が
十分に高速される。さらに、ノードＮ８も充電された状
態を維持し低下しないため、トランジスタＴＲＮ１０の
出力電流の減少も防止される。

【００４０】逆に旧出力データがロウレベルで切り換え
後の新出力データがハイレベルの場合には、切り換え前
にはノードＮ２がハイレベルでノードＮ１はロウレベル
にある。このため、トランジスタＴＲＮ１１はオフされ
てトランジスタＴＲＮ１０がオン状態となる。

【００４１】旧出力データがロウレベルで切り換え後の
新出力データもロウレベルの場合には、ノードＮ２がハ
イレベルの状態が維持され、トランジスタＴＲＮ１１は
オフすることなくオン状態を維持する。旧出力データが
ハイレベルでロウレベルの新出力データに切り換わる場
合には、ノードＮ２がハイレベルにある状態からノード
Ｎ１がハイレベルの状態へと変化し、トランジスタＴＲ
Ｎ１０がオフ状態からオン状態へ切り換わる。

【００４２】このように、旧出力データと新出力データ
とを比較し、同一レベルのデータの出力が継続される場
合には、トランジスタＴＲＮ１０及びＴＲＮ１１の両方
がオフされることなく、データのレベルに応じたいずれ
か一方のトランジスタがオフする。従って、同一レベル
の出力データが継続する場合には、ノードＮ１及びＮ２
の現在のレベルを保持しブートストラップ回路ＢＳの動
作状態を維持することで、データ出力の高速化とトラン
ジスタＴＲＮ１０から出力端子Ｉ／Ｏへ流れる出力電流
の減少の防止を同時に達成することが可能である。

【００４３】レベルが異なる新出力データが出力される
場合には、トランジスタＴＲＮ１０及びＴＲＮ１１が一
旦オフした後、新出力データのレベルに応じた方のトラ
ンジスタがオンして出力される。この場合には、上述し
たようにハイレベルの出力を行うときにトランジスタＴ
ＲＮ１０の出力電流が低下するという現象は発生せず、
必要なレベルの保証が可能である。

【００４４】上述した実施例はいずれも一例であり、本
発明を限定するものではない。例えば、第１の実施例で
は出力データリセット回路で旧出力データと新出力デー
タとを比較手段として比較し、出力データラッチ回路で
一旦保持した後、出力制御回路及びハイレベル出力回路
又はロウレベル出力回路が、第１又は第２の出力手段と
して出力しているが、必ずしもこのような構成とする必
要はない。また、第２の実施例ではより具体的な回路構
成が示されているが、同一の機能を持つ手段として種々
の変形が可能である。

【００４５】

【発明の効果】以上説明したように、本発明の半導体集
積回路装置のデータ出力回路は、第１のデータと第２の
データとが同一データであるか否かが判断され、同一デ
ータであると判断された場合には、出力トランジスタの
全てがオフされることなく第２のデータが第１のデータ
に引き続いて出力されるため、第２のデータを出力する
までの時間の短縮化が可能で、さらに出力トランジスタ
の全てがオフされずに引き続いて出力が行われるために
出力レベルの低下が防止される。

【図面の簡単な説明】

【図１】本発明の第１の実施例による半導体集積回路装
置のデータ出力回路の構成を示したブロック図。

【図２】本発明の第２の実施例による半導体集積回路装
置のデータ出力回路の構成を示したブロック図。

【図３】従来の半導体集積回路装置のデータ出力回路の
構成を示したブロック図。

【図４】同データ出力回路においてハイレベルの出力を
行う場合の各ノードの電位変化を示したタイミングチャ
ート。

【図５】同データ出力回路においてロウレベルの出力を
行う場合の各ノードの電位変化を示したタイミングチャ
ート。

【図６】同データ出力回路においてハイレベルからロウ
レベルへ出力の切り換えを行う場合の各ノードの電位変
化を示したタイミングチャート。

【図７】同データ出力回路においてロウレベルからハイ
レベルへ出力の切り換えを行う場合の各ノードの電位変
化を示したタイミングチャート。

【図８】従来の他の半導体集積回路装置のデータ出力回
路の構成を示したブロック図。

【符号の説明】

１０１出力データ転送回路１０２出力データリセット回路１０３出力データラッチ回路１０４出力制御回路１０５ハイレベル出力回路１０６ロウレベル出力回路ＤＬ１，ＤＬ２データラッチ回路ＢＳブートストラップ回路ＴＲＰ１〜ＴＲＰ４ＰチャネルトランジスタＴＲＮ１〜ＴＲＮ１１，ＴＲＮＡ，ＴＲＮＢＮチャネ
ルトランジスタＭＳＣ１ＮチャネルＭＯＳ型容量ＩＮＶ１〜ＩＮＶ６インバータＮＡ１〜ＮＡ４ＮＡＮＤ回路

Claims

(57)【特許請求の範囲】

【請求項１】外部から与えられた出力イネーブル信号に
同期してデータ信号の出力を行う半導体集積回路装置の
データ出力回路において、データ信号を与えられて保持する出力データラッチ回路
と、次に出力すべき第２のデータ信号と出力データリセット
制御信号とを入力され、現時点で前記出力データラッチ
回路に保持されている第１のデータ信号とこの第２のデ
ータ信号との比較を前記出力データリセット制御信号に
同期して行い、異なると判断した場合には前記出力デー
タラッチ回路をリセットし、前記第１のデータ信号と前
記第２のデータ信号は同一であると判断した場合には前
記出力データラッチ回路の保持状態をリセットすること
なく継続させる出力データリセット回路と、前記第２のデータ信号と出力データ転送制御信号とを入
力され、前記出力データ転送制御信号に同期して前記第
２のデータ信号を前記出力データラッチ回路に与える出
力データ転送回路と、前記出力イネーブル信号と、前記出力データラッチ回路
に与えられ保持された前記第２のデータ信号とを与えら
れ、前記出力イネーブル信号に同期して前記第２のデー
タ信号を出力する出力制御回路と、前記出力制御回路から出力された前記第２のデータ信号
がハイレベルの場合にこの第２のデータ信号を与えら
れ、ハイレベル用の出力トランジスタをオンさせて前記
第２のデータ信号を出力するハイレベル出力回路と、前記出力制御回路から出力された前記第２のデータ信号
がロウレベルの場合にこの第２のデータ信号を与えら
れ、ロウレベル用の出力トランジスタをオンさせて前記
第２のデータ信号を出力するロウレベル出力回路とを備
えたことを特徴とする半導体集積回路装置のデータ出力
回路。
【請求項２】前記出力データリセット回路は第１のノー
ドと第２のノードとに接続され、前記第１のデータ信号
と前記第２のデータ信号とが異なると判断した場合には
前記第１及び第２のノードの電位をリセット用の電位に
変化させ、前記第１のデータ信号と前記第２のデータ信
号とは同一であると判断した場合には前記第１及び前記
第２のノードの電位を維持させるものであり、前記出力データラッチ回路は前記第１及び第２のノード
に接続され、この第１及び第２のノードの電位が前記リ
セット用の電位に変化した場合は保持内容をリセット
し、前記第１及び第２のノードの電位が維持する場合は
保持内容を維持させるものであり、前記出力データ転送回路は、前記出力データ転送制御信
号に同期して、前記第１及び第２のノードの電位を前記
第２のデータ信号の内容に応じたものにすることを特徴
とする請求項１記載の半導体集積回路装置のデータ出力
回路。