JPS62149224A - アナログ・デジタル変換装置用校正方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、共通のアナログ信号を受ける複数個のアナロ
グ・デジタル変換器に異なる位相のクロック信号を供給
して等測的に変換速度を早くしたアナログ・デジタル変
換装置の各クロック信号間の位相を校正する校正方法に
関する。

［従来の技術］ 近年、アナログ信号のデジタル処理が盛んに行なわれて
おり、処理するアナログ信号の周波数も益々高くなる傾
向にある。このため、アナログ信号をデジタル信号に変
換するアナログ・デジタル（以下、Ａ／Ｄという）変換
装置には、高いサンプリング周波数に応答するＡ／Ｄ変
換器、即ち、高速のＡ／Ｄ変換器が必要である。しかし
、単一の高速Ａ／Ｄ変換器は、技術的に困難なため、十
分に要求を満たすものが実現されていない。したがって
、従来はこの問題を解決するために、所謂インターリー
ブ法を用いていた。このインターリーブ法は、Ｎ個（Ｎ
は２以上の整数）のＡ／Ｄ変換器に共通のアナログ入力
信号を供給し、これらＮ個のＡ／Ｄ変換器にＮ相の各ク
ロック信号を夫々供給し、各Ａ／Ｄ変換器がＡ／Ｄ変換
する時点を順次ずらして、全体としてサンプリング周波
数を高くできるようにしていた。

第２図は、この従来のＡ／Ｄ変換装置のブロック図であ
る。第２図において、アナログ入力信号は、入力端子１
０を介してＮ個（図ではＮ＝２）のＡ／Ｄ変換器１２及
び１４に供給される。なお、Ａ／Ｄ変換器としては、並
列比較型Ａ／Ｄ変換器、又はこの並列比較型Ａ／Ｄ変換
器とデジタル・アナログ変換器と差動増幅器とを組み合
わせた直並列型Ａ／Ｄ変換器などが利用できる。クロッ
ク発生器１６は所望周波数で、位相が１８０度異ｌ６２
相のクロック信号を発生する。Ａ／Ｄ変換＃１２及び１
４は、これら２相の各クロック信号に応じてアナログ入
力信号をデジタル信号に変換する。

Ａ／Ｄ変換器１２及び１４の前段にサンプル・ホールド
回路又はトラック・ホールド回路を設けてもよいし、Ａ
／Ｄ変換器自体にサンプリング機能を設けてもよい。Ａ
／Ｄ変換器１２及び１４に供給されるクロック信号の位
相が互いに１８０度異ｌ６ているので、Ａ／Ｄ変換器１
２及び１４は交互にアナログ入力信号をサンプルし、デ
ジタル信号に変換する。よって、全体としての最高サン
プリング速度は、各Ａ／Ｄ変換器の最高サンプリング速
度のＮ倍、即ち、２倍になる。

これらＡ／Ｄ変換器１２及び１４のデジタル出力信号を
マルチプレクサで交互に直接選択してもよい力瓢第２図
の場合は、Ａ／Ｄ変換器１２及び１４の出力信号をＲＡ
Ｍなどのメモリ２０及び２２に夫々記憶している。記憶
が終わった後、これらメモリ２０及び２２の記憶内容を
読み出し、マルチプレクサ（ＭＵＸ）２４により交互に
選択してし）る。第２図に示す回路は、Ａ／Ｄ変換装置
を用いた波形記憶装置、トランジェント・デジタイザ又
はデジタル・オシロスコープなどに利用できる。

゛　　ところで、第２図に示したＡ／Ｄ変換装置が、第
３図に実線で示したように、所定等間隔ごとの時点ｔｎ
−１、ｔａｓ　ｔ　ｎ＋１、ｔｎ＋２・・・・で傾斜波
２６をサンプリングしてＡ／Ｄ変換すれば、即ち、Ａ／
Ｄ変換器１２が時点ｊ　ｎ−１、ｔゎ＋１、ｔゎ＋３・
・・・で傾斜波２６をサンプリングしＡ／Ｄ変換すると
共に、Ａ／Ｄ変換器１４が時点ｔ。、ｔ　ｎ＋２・・・
・で傾斜波２６をサンプリングしＡ／Ｄ変換すれば、所
定のデジタル出力信号の値ｄｏ−１、ｄ、、、ｄ　ｎ　
＋　１、ｄ、、＋っ・・・・が得られる。しかし、実際
には、複数のＡ／Ｄ変換器の特性、例えば伝播遅延特性
の相違、クロック信号の位相差が正確でないこと、Ａ／
Ｄ変換器の前段回路の伝播遅延特性の相違などにより、
アナログ入力信号は等測的に一定の期間毎にサンプリン
グされ、Ａ／Ｄ変換されない。これは例えば、時点１．
．１．。２・・・・が時点ｔ′。、ｔ　’、４２・・・
・にずれたことであり、この結果、デジタル信号の値も
ｄゎ、ｄ、、＋２・・・・からｄ′。、ｄ′ｎゆ２・・
・・にずれてしまう。したがって、高周波信号の変換精
度を上げるために複数のＡ／Ｄ変換器を用いたのにもか
かわらず、精度が上がらないという問題があった。

この問題を解決する技術が本願特許出願人による特開昭
５６−１１５０２６号公報に開示されている。この技術
は第４図に示すごとく、Ａ／Ｄ変換器１２は、固定遅延
回路２６を介してクロック信号を受け、Ａ／Ｄ変換器１
４は可変遅延回路２８を介してクロック信号を受ける。

よって、可変遅延回路２８の遅延量を固定遅延回路２６
の遅延量よりも少なくすれば、Ａ／Ｄ変換器１４用のク
ロック信号をＡ／Ｄ変換器１２月のクロック信号よりも
相対的に位相を進めることができ、また、可変遅延回路
２８の遅延量を固定遅延回路２６の遅延量よりも多くす
れば、Ａ／Ｄ変換器１２用のクロック信号をＡ／Ｄ変換
器１４用のクロック信号よりも相対的に位相を進めるこ
とができる。すなわち、Ａ／Ｄ変換器１２及び１４用の
クロック信号の相対位相差を任意に調整できる。

クロック信号の相対位相を調整するには、スイッチ３０
により傾斜波発生器３２を選択し、第３図の実線２６で
示すごとき傾斜波信号をＡ／Ｄ変換器１２及び１４に供
給する。Ａ／Ｄ変換器１２及び１４は、傾斜波信号２６
を交互にＡ／Ｄ変換し、デジタル信号をメモリ２０及び
２２に順次記憶していく。所定量の記憶が終了すると、
中央処理装置（ＣＰＵ）などで構成された制御回路３４
が、メモリ２０からデジタル値ｄａ−１、ｄ　ｎ＋１、
ｄ　ｎ＋３・・・・を得ると共に、メモリ２２からデジ
タル値ｄ　ｎ’ｉ　ｄｆ１４ｐ２、ｄ　、、ａ　ｍ　＋
＋　６を得る。そして、制御回路３４は、ｄ、−ｄ、−
１、ｄｎ＊１ｄｎ、ｄ　ｎ＋２ｄ　ｎ＋１、ｄ　ｎ＋３
　　ｄｎ＋２”　”　”　”を計算し、これらの差が等
しくなるように可変遅延回路２８の遅延量を調整する。

このように、複数のＡ／Ｄ変換器用のクロック信号の相
対位相を校正する。

［発明が解決しようとする問題点］ 上述の特開昭５６−１１５０２６号に開示された技術に
よれば、かなりの精度でＡ／Ｄ変換装置の位相に関連し
た変換誤差を校正できる。しかし、各Ａ／Ｄ変換器のビ
ット数が多くなってくると、基準信号としての傾斜波の
直線性が問題になってくる。これは、傾斜波以外を基準
信号として用いたとしても、その波形の純粋性が同様に
問題になってくる。多ビットの高精度Ａ／Ｄ変換装置を
校正するのに十分な基準波形を発生させること（よ極め
て困難である。よって、上述の従来の校正方法では、高
精度Ａ／Ｄ変換装置のクロック信号の相対位相を満足に
校正できなかった。

したがって、本発明の目的は、所謂インターリーブ方式
を用いた高精度Ａ／Ｄ変換装置の位相に関する誤差を校
正するＡ／Ｄ変換装置用校正方法の提供にある。

［問題点を解決するための手段］ 本発明によれば、Ｎ　（Ｎは２以上の整数）相のクロッ
ク信号を発生するクロック発生手段と、このクロック発
生手段からの各クロック信号に応じて共通のアナログ入
力信号をサンプリングしてデジタル信号に夫々変換する
Ｎ個のＡ／Ｄ変換器とを具えたＡ／Ｄ変換装置のＮ相の
各クロック信号間の位相を校正する方法において、クロ
ック信号に同期した繰り返し基準信号をＮ個のＡ／Ｄ変
換器に共通に供給し、繰り返し基準信号の各サイクルの
同一対応サンプリング部分に対するＮ個のＡ／Ｄ変換器
のデジタル出力信号を選択し、Ｎ個のＡ／Ｄ変換器から
の選択したデジタル出力信号が互いに一致する方向にＮ
相の各クロック信号の位相を調整する。

［作用］ 本発明のＡ／Ｄ変換装置用校正方法では、繰り返し基準
信号の各サイクルの同一対応サンプリング部分に対する
Ｎ個のＡ／Ｄ変換器のデジタル信号を選択している。こ
の各サイクルの同一の対応サンプリング部分は、基準信
号の直線性に関係なく原理的には同一振幅のはずであり
、また、このサンプリング部分は、順次具なるＡ／Ｄ変
換器によりＡ／Ｄ変換される。よって、このサンプリン
グ部分に対応する各Ａ／Ｄ変換器のデジタル値が等しく
なる方向にＮ相のクロック信号の相対位相を調整すれば
、位相誤差が校正されたことになる。

このように本発明によれば、位相校正力瓢基準信号の直
線性などの特性に影響されないので、ビット数の多い高
精度Ａ／Ｄ変換器の特性を有効に利用したインターリー
ブ方式のＡ／Ｄ変換装置を実現できる。

［実施例］ 以下、添付図を参照して本発明の好適な実施例を説明す
る。第１図は本発明を利用した２チヤンネル波形記憶装
置のブロック図である。チャンネルＡ入力端子３６は、
スイッチ３８及び４０、緩衝増幅器４２、可変利得増幅
器４４を介して、Ａ／Ｄ変換器１２に接続する。同様に
、チャンネルＢ入力端子４６は、スイッチ４８、緩衝増
ｇ器５０、スイッチ５２、可変利得増幅器５４を介して
Ａ／Ｄ変換器１４に接続する。なお、スイッチ３８は入
力端子３６又は基準レベル発生＃５６を選択し、スイッ
チ４ｏはスイッチ３８又は基準信号発生器５８を選択し
、スイッチ４８は入力端子４６又は基準レベル発生器５
６を選択し、スイッチ５２は緩衝増幅器４２又（よ５０
を選択する。基準レベル発生器５６は、直流オフセット
校正用の直流レベル及び利得校正用の矩形波パルスを発
生し、基準信号発生器５８は、位相校正用の繰り返し基
準信号、例えば繰り返し傾斜波を発生する。

Ａ／Ｄ変換器１２及び１４は、例えば並列比較型Ａ／Ｄ
変換器又（よ直並列型Ａ／Ｄ変換器などであり、第４図
の従来例と同様に、固定遅延回路２６及び可変遅延回路
２８を介してクロック発生器１６からのクロック信号、
即ち、２相のクロック信号を受ける。これらＡ／Ｄ変換
器１２及び１４のデジタル出力信号は夫々マルチプレク
サ６０及び６２を介してメモリ２０及び２２に供給され
る。

また、メモリ２０及び２２の読み出し出力信号は、夫々
マルチプレクサ６０及び６２を介してバス６４に供給さ
れる。バス６４には、制御手段としてのＣＰＬｊ（例え
ば６８０００型マイクロプロセツサ）６６、このＣＰＵ
６６の動作プログラムを記憶したリード・オンリ・メモ
リ（ＲＯＭ）６８、一時記憶装置としてのＣＰＵ　　Ｒ
ＡＭ７０を接続する。更にバス６４には、表示ＲＡＭ７
２及びキーボード７４も接続する。表示ＲＡＭ７２は、
表示器７６に表示する内容を記憶する。トリガ／メモリ
制御回路７８は、緩衝増幅器４２及び５０の出力信号を
受け、バス６４からの設定に応じてメモリ２０及び２２
の書き込み／読み出しモードを制御する。

アドレス・カウンタ８０は、クロック発生器１６からの
クロック信号を計数して書き込みアドレス信号を発生す
る。マルチプレクサ８２は、アドレス・カウンタ８０か
らの書き込みアドレス信号又はＣＰＵ６６からのＣＰＵ
アドレス信号を選択してメモリ２０及び２２のアドレス
端子に供給する。デジタル・アナログ（Ｄ／Ａ）変換器
８４及び８６は、バス６４からの制御信号に応じて夫々
増幅器４４及び５４の直流オフセット・レベルを制御し
、Ｄ／Ａ変換＃８８および９０は、バス６４からの制御
信号に応じて夫々増幅器４４及び５４の利得を制御する
。スイッチ３８及び４８が夫々入力端子３６及び４６を
選択し、スイッチ４０がスイッチ３８を選択し、スイッ
チ５２が増幅器５０を選択した場合は、２チヤンネルの
波形記憶装置として動作し、スイッチ５２が増幅器４２
側に切り変わった場合は、最高サンプリング速度が２倍
になった１チヤンネルの波形記憶装置として動作する。

この１チヤンネルの場合に、Ｎ　（Ｎ＝２）個のＡ／Ｄ
変換器を用いたＡ／Ｄ変換装置を利用している。

このＡ／Ｄ変換装置の位相特性を校正するには、Ａ／Ｄ
変換器１２及び１４の直流オフセット特性及び利得特性
が互いに等しいことが前提になる。

すなわち、位相特性を校正する前に、オフセット及び利
得特性を校正する必要がある。この前処理的校正につい
ては、本願特許出願人による特開昭５７−５３１４５号
公報に開示されている。これを簡単に説明すれば、キー
ボード７４により校正モードが選択されるか、又は種々
の設定に伴って自動的に校正モードが選択されると、ま
ず、ＣＰＵ６６；ま、直流オフセットを調整するように
各回路を設定する。すなわち、スイッチ３８が基準レベ
ル発生器５６を選択し、スイッチ４０がスイッチ３８を
選択し、スイッチ５２が緩衝増幅器４２を選択する。ま
た、マルチプレクサ６０及び６２は、夫々Ａ／Ｄ変換器
１２及び１４を選択し、マルチプレクサ８２は、アドレ
ス・カウンタ８０を選択する。基準レベル発生器５６は
、接地電圧を出力し、Ａ／Ｄ変換器１２及び１４は、こ
の接地電圧をＡ／Ｄ変換して、デジタル出力信号をメモ
リ２０及び２２に書き込む。この書き込み動作（ま、ト
リガ／メモリ制御回路７８が制御する。書き込み動作が
終了すると、ＣＰＵ６６の制御によりマルチプレクサ６
０及び６２はバス６４を選択し、マルチプレクサ８２ば
ＣＰＵアドレス信号を選択する。ＣＰＵ６６は、メモリ
２０及び２２の記憶されたデジタル信号を読み取り、こ
れらデジタル信号と接地電圧に対応するデジタル値とを
比較する。比較結果が異なる場合は、差に応じた補正信
号をＤ／Ａ変換器８４及び８６に供給して、差がなくな
る方向に増幅器４４及び５４の直流オフセット・レベル
を校正する。比較結果が所定範囲内になるまで、又は、
比較結果が一致するまで、上述の校正動作を繰り返す。

直流オフセット・レベルが校正されると、ＣＰＵ６６は
利得を校正するように各回路を設定する。

基準レベル発生器５６は、Ａ／Ｄ変換器のダイナミック
・レンジをカバーする既知の＋Ｖボルト及び−Ｖボルト
の振幅の矩形波パルスを発生する。

上述の場合と同様に、このパルスはＡ／Ｄ変換されてメ
モリ２０及び２２に記憶され、ＣＰＵ６６は各メモリに
記憶された＋■及び−■に対応するデジタル値の差を求
め、それが所定の値と等しいかを比較する。比較結果が
異なる場合、ＣＰＵ６６はその差に対応するデジタル補
正値をＤ／Ａ変換器８８及び９０に供給して、利得校正
を行なう。

比較結果が所定範囲内になるまで、又は、比較結果が一
致するまで、上述の校正動作を繰り返す。

直流オフセット・レベルの校正及び利得の校正を交互に
繰り返して、Ａ／Ｄ変換器１２及び１４の信号路の直流
レベル及び利得を実質的に一致させる。これにより、位
相校正の準備が完了する。なお、２チヤンネルとして利
用する場合は、スイッチ４８が基準レベル発生器５６を
選択し、スイッチ５２が増幅器５０を選択して、上述と
同様な校正を行なえばよい。

次に本発明による位相校正について説明する。

なお、以下の動作は、ＲＯＭ６８に記憶されたプログラ
ムによりＲＡＭ７０を一時記憶装置としてＣＰＵ６６に
より制御される。位相校正モードが選択されると、ＣＰ
Ｕ６６の制御により、スイッチ４０は基準信号発生器５
８を選択し、スイッチ５２は増幅器４２を選択する。こ
の実施例において、基準信号発生器５８が発生する傾斜
波基準信号Ａの周期とクロック発生器１６からのクロッ
ク信号の周期とは、７：　２の関係にある。よって、Ａ
／Ｄ変換器１２月のクロック信号Ｂ及びＡ／Ｄ変換器１
４用のクロック信号Ｃと基準信号Ａどの時間関係は例え
ば第５図に示すようになる。なお、波形Ａにおいて、そ
の振幅はＡ／Ｄ変換器のダイナミック・ルンジをほぼカ
バーし、点線は接地電圧を示す。直流レベル及び利得校
正のごとく、ＣＰＵ６６により、マルチプレクサ６０及
び６２は夫々Ａ／Ｄ変換器１２及び１４を選択し、マル
チプレクサ８２はアドレス・カウンタ８０を選択する。

トリガ／メモリ制御回路７８の制御によりメモリ２０及
び２２は書き込みモードになる。Ａ／Ｄ変換器１２及び
１４はクロック信号の立ち上がり部分でアナログ入力信
号をサンプリングし、デジタル信号に変換するので、第
５図において、Ａ／Ｄ変換器１２は時点ＴＯ１Ｔ２、Ｔ
４、Ｔ６、Ｔ８、Ｔｌ０１Ｔ１２、Ｔ１４・・・・・で
基準信号をサンプリングしてＡ／Ｄ変換し、Ａ／Ｄ変換
器１４は時点Ｔ１、Ｔ３、Ｔ５、Ｔ７、Ｔ９、Ｔ１１、
Ｔ１３・・・・で基準信号をサンプリングしてＡ／Ｄ変
換する。すなわち、第５図の波形Ａにおいて、０印及び
Ｘ印が夫々Ａ／Ｄ変換器１２及び１４のＡ／Ｄ変換時点
を示す。メモリ２０及び２２にＡ／Ｄ変換器１２及び１
４からの所定量のデジタル値を書き込むと、トリガ／メ
モリ制御回路７８は書き込みモードを停止させる。なお
、この実施例では、書き込みモードが開始すると、最初
にＡ／Ｄ変換器１２がＡ／Ｄ変換をしてメモリ２０に書
き込む。よって、例えばメモリ２０及び２２で夫々アド
レスＡＤ及びＢＤから書き込みを開始した場合、第６図
のメモリ・マツプに示すごとく、メモリ２２のアドレス
Ａ　Ｄ　＋　ｉ−１、ＡＤ＋ｉ、ＡＤ＋ｉ＋１にはＯ印
に対応するデジタル値が順次記憶され、メモリ２２のア
ドレスＢＤ＋ｉ−１、ＢＤ＋ｉ、ＢＤ＋ｉ＋１にはＸ印
に対応するデジタル値が順次記憶される。

次に読み出しモードになり、マルチプレクサ６０及び６
２は夫々バス６４を選択し、マルチプレクサ８２はＣＰ
Ｕアドレスを選択する。ＣＰＵ６６は、メモリ２０及び
２２に記憶されデジタル値を順次読み出し、接地電圧付
近のデジタル値を選択する。メモリ２０及び２２の選択
されたデジタル値が互いに等しければ、Ａ／Ｄ変換装置
全体のＡ／Ｄ変換位相特性は等測的に１８０度であり正
常である。しかし、メモリ２０及び２２の選択されたデ
ジタル値が異なる場合は、ＣＰＵ６６が、これらデジタ
ル値が等しくなる方向に可変遅延回路２８の遅延時間を
調整して、Ａ／Ｄ変換器１２及び１４用のクロック信号
の相対位相を制御する。

そして、上述の位相校正に関する書き込み及び読み出し
モードを繰り返し、選択したデジタル値が等しくなるか
所定の範囲内になるようにする。なお、基準信号発生器
５８からの傾斜基準信号はクロック発生器１６からのク
ロック信号に同期してし）るが、各回路の伝播遅延時間
の相違や基準信号の特性によりサンプリング（Ａ／Ｄ変
換）時点が接地電位になるとは限らない。また、基準信
号の中心付近の値により校正を行なうのは、この付近の
値が最も安定しているためである。

本発明の位相校正について、第７図乃至第９図の流れ図
を参照して更に詳細に説明する。キーボード７４又は自
動的に校正モードが選択されると、ステップ１００にお
いてＣＰＵ６６は、クロック発生器１６ミスイツチ４０
及び５２トリガ／制御回路７８、マルチプレクサ６０．
６２及び８２などの各種の設定を行なうと共に、校正回
数を示すカウント値を０に設定する。ステップ１０２に
より上述と同様に傾斜基準信号Ａをメモリ２０及び２２
に書き込む（取り込む）。書き込みモードが終了すると
、ステップ１０４から読み出しモードが開始し、マルチ
プレクサ（ＭＵＸ）６０．６２及び８２を切り替丸ると
共に、ポインタをメモリ２２のアドレスＢＤ　（第６図
参照）にし、フラグをマイナスにし、ポインタの相対値
ｉを０にする。

次にステップ１０６に進み、相対値ｉが取り込んだデー
タ数ＭＡＸよりも大きいかを判断する。ｉ）ＭＡＸの場
合は、ポインタが取り込んだデータ以外を示しているた
め位相校正はエラーとなる。

この場合は、回路故障などにより校正が正常に行なわれ
ない場合である。

ステップ１０６でｉがＭＡＸ以下の場合は、ステップ１
０８に進む。なお、傾斜基準信号Ａの負電圧から正電圧
に上昇する部分の接地電圧付近で位相校正を行ない、Ａ
／Ｄ変換器１２から取り込みを開始し、ステップ１０４
で設定されたごとく、ポインタはメモリ２２（Ａ／Ｄ変
換器１４用）のアドレスＢＤを示す点に留意されたい。

ステップ１０８において、ポインタが示すアドレスの内
容（ポインタの内容）が接地電圧ＧＮＤより低いかを判
断する。イエスの場合はステップ１１０に進み、フラグ
をプラスに変更し、ステップ１１２において、ポインタ
及びｉを１つ進めて、ステップ１０６に戻る。ステップ
１０８において、ポインタの内容がＧＮＤ以上であった
場合、ステップ１１４でフラグがプラスであるかを判断
する。フラグがマイナスの場合はステップ１１２に進み
、フラグがプラスならば第８図のステップ１１６に進む
。ステップ１０８乃至１１４は、Ａ／Ｄ変換器１４のデ
ジタル出力信号が負から正になるサンプリング時点を求
めるためのものである。また、ステップ１１４は、デジ
タル・データがＧＮＤ未満からＧＮＤ以上になったこと
を保証するためのものである。

ステップ１１６では、接地電圧付近のサンプル値、即ち
、繰り返し基準信号の中心付近の値で、この基準信号の
各サイクルの同一対応サンプリング部分に対するチャン
ネルＡ　（Ａ／Ｄ変換器１２）の値Ａ及びチャンネルＢ
　（Ａ／Ｄ変換器１４）の値Ｂの差を求める。ステップ
１１６に進んでくる場合には第１０Ａ図乃至第１０Ｄ図
に示す場合がある。これら図において、０及びＸ印は第
５図の場合と同様に、０印がチャンネルＡのＡ／Ｄ変換
時点を示し、Ｘ印がチャンネルＢのＡ／Ｄ変換時点を示
す。第１ＯＡ及び１０８図の場合はチャンネルＡ（メモ
リ２０）のポインタＡＤ＋ｉの部分が最も接地電圧に近
く、第１０Ｃ図の場合はチャンネルＢ（メモリ２２）の
ポインタＢＤ＋ｉの部分が最も接地電圧に近く、第１０
Ｄ図の場合はチャンネルＢのポインタＢ　Ｄ　＋　ｉ−
１の部分が最′も接地電圧に近い。このような場合を考
慮して値Ａ及びＢの差を求めるが、ステップ１１６の詳
細を第９図に示す。

第９図において、第１ＯＡ乃至第１０Ｄ図のどの場合で
あるかを判断するため、ステップ１１８によりポインタ
Ｂ　Ｄ　＋　ｉ−１の内容と接地電圧ＧＮＤとの差ｂｌ
、ポインタＢＤ＋ｉの内容とＧＮＤとの差ｂ２及びポイ
ンタＡＤ＋ｉの内容とＧＮＤとの差ａ２を夫々法のよう
に求める。

ｂ１＝　（ＢＤ＋１−１）の内容−ＧＮＤｂ　２　＝Ｇ
ＮＤ　−（ＢＤ＋　ｉ　）の内容ａ２＝　ｌ　ＧＮＤ　
−（ＡＤ十ｉ）の内容１これは、Ａ／Ｄ変換器からのデ
ジタル出力信号はＧＮＤを基準とした値ではないためで
ある。ステップ１２０において、ｂ２＞ｂｌかッｂ　１
　＞　ａ　２であるか、即ち、第１０Ａ図及び第１０Ｂ
図の場合であるかを判断する。イエスの場合はステップ
１２２に進み、ノーの場合はステップ１２４に進む。

ステップ１２４では、ｂｌ＞ｂ２かッａ　２　＞　ｂ　
２であるか、即ち、第１０Ｃ図の場合であるかを判断す
る。イエスの場合は１２６に進み、ノーの場合（第１０
Ｄ図）はステップ１２８に進む。

上述のごとく、基準信号の周期はクロック信号の周期と
奇数比（７：　　２）なので、基準信号の各サイクルの
同一対応サンプリング部分はチャンネルＡ及びＢで交互
に発生する。よって、第１０Ａ及び１０８図の場合であ
るステップ１２２では、メモリ２０の最初のポインタＰ
ａをＡＤ＋ｉとし、メモリ２２最初ののポインタｐｂを
ＢＤ＋ｉ＋（ｎ−１）／２とする。ここでｎは、基準信
号同一部分がサンプリングされるまでのサンプリング数
であり、この実施例ではｎ　＝　７である。（即ち、各
メモリにおいてｎアドレスごとに選択すべきデータが記
憶されている。）同様に、第１０Ｃ図の場合であルステ
ップ１２６では、Ｐａ＝ＡＤ＋ｉ＋（ｎ＋１）／２とし
、Ｐ　ｂ　＝　Ｂ　Ｄ　＋　ｉとする。また、第１０Ｄ
図の場合であるステップ１２８では、Ｐａ＝ＡＤ＋ｉ−
１＋　（ｎ＋１）／２とし、Ｐｂ＝ＢＤ＋ｉ＋１とする
。なお、接地電圧に近い最初のデータがメモリ２０に記
憶されている場合、第１１図に示すごとく次に選択すべ
きメモリ２２のアドレス（ポインタ）は、メモリ２０の
最初のデータ・アドレスに対応するアドレスから（ｎ−
１）／２だけ離れており、以後ｎアドレス間隔になって
いる。同様に、接地電圧に近い最初のデータがメモリ２
２に記憶されている場合、第１２図に示すごとく次に選
択すべきメモリ２０のアドレス（ポインタ）は、メモリ
２２の最初のデータ・アドレスに対応するアドレスから
（ｎ＋１）／２だけ離れており、以後ｎアドレス間隔に
なっている。

ステップ１２２．１２６及び１２８により選択するデー
タの各メモリのポインタが決定するとステップ１３０に
進み、位相校正の基準となるデータのメモリ２０及び２
２の総和ｄｉｆａ及びｄｉｆｂをＯに設定すると共に、
データの加算数ｊを０に設定する。ステップ１３２では
、基準信号の各サイクルのデータの総和を求めるためｄ
　ｉ　ｆ　ａ＝ｄ　ｉ　ｆ　ａ＋　（Ｐａの内容）ｄ　
ｉ　ｆ　ｂ−ｄ　ｉ　ｆ　ｂ＋　（Ｐｂの内容）を計算
する。次に、ステップ１３４で位相校正の基準になるす
べてのサンプルデータを加算したかを判断し、まだの場
合はステップ１３６に進んで、ｊを１だけ増分し、Ｐａ
およびＰｂをｎだけ増分する。全データの加算が終了す
ると、ステップ１３４を介してステップ１３８に進み、
ｄｉｆｂとｄｉｆａとの差をサンプル数で割り算して差
の平均を求める。その後、第８図のステップ１１６に戻
り、ステップ１４０に進む。

ステレプ１４０で、データの取り込み回数であるカウン
トが２５６未満であるかを判断する。２５６未満の場合
は、ステップ１４６に進み、ステップ１３８で求めた差
が０か、即ち、Ａ／Ｄ変換器１２及び１４のクロック信
号の相対位相差が等測的に１８０度であるかを判断する
。差が０の場合は位相校正を終了する。また、差が０で
ない場合はステップ１５０に進む。ステップ１４０でカ
ウント値が２５６以上の場合、ステップ１５２に進み、
カウント値が５１２未満かを判断する。カウント値が５
１１までに、即ち、位相校正動作が５１１回までに、相
対位相が０又は所定範囲内にならなかったときは、第７
図のステップ１０６のイエスの場合と同様にエラーとす
る。カウント値が２５５までに位相校正が終了しなかっ
た場合、即ち、２５６から５１１までの場合は、ステッ
プ１５４に進み、ステップ１３８で求めた差が−１及び
＋１の間にあるかを判断する。これは、なかなか位相校
正が完了しなし）ため、位相許容差を甘くしている。ス
テップ１５４で判断結果がイエスならば位相校正を終了
し、ノーならばステップ１５０に進む。

ステップ１５０ではステップ１３８で求めた差に応じて
位相補正量を計算する。なお、基準信号が傾斜波である
ため、位相補正量がＡ及びＢの差に比例する点に留意さ
れたい。この補正量に基ずいて、ステップ１５６で可変
遅延回路２８を制御する。ステップ１５８でカウント値
を＋１だけ増分して、第７図のステップ１０２に戻る。

上述の動作を繰り返すことにより、位相校正が終了する
。

なお、上述の実施例では、基準信号の中心部分の値によ
り位相校正を行なったが、この中心部とそれより高い値
及び低い値の３ケ所の値を総合的に判断して位相校正を
行なってもよい。この場合、基準信号の各サイクルの３
ケ所の値をメモリ２０及び２２ごとに合計して、これら
合計の差により位相校正をしてもよい。

位相校正が終了すると、スイッチ３８は入力端子３６を
選択し、スイッチ４０はスイッチ３８を選択してアナロ
グ入力信号に対する通常のＡ／Ｄ変換を行なう。Ａ／Ｄ
変換され、メモリ２０及び２２に記憶されたデジタル信
号は表示ＲＡＭ７２に転送されて、Ｄ／Ａ変換器などを
含む表示器７６に表示されたり、ＣＰＵ６６で種々の処
理が行なわれてコンピュータなどの他の装置に転送され
たりする。

次に基準信号発生器５８の一例について第１３図の回路
図及び第５図の波形図を参照して説明する。分周期２０
０は、クロック発生器１６からのクロック信号Ｂを受け
、　３．５分の１に分周してデジタル波形りを発生する
。差動的に接続されたトランジスタ２０２及び２０４は
、デジタル信号りと基準レベルＶ　ｒ　ｅ　ｆとを比較
して交互に導通するスイッチング回路として作用する。

時点Ｔ。

乃至Ｔ４間にトランジスタ２０４がオフ（トランジスタ
２０２がオン）になると、トランジスタ２０４のコレク
タに接続された電流源２０６からの一定電流がコンデン
サ２０８を直線的に充電する。

時点Ｔ４乃至Ｔ７間にトランジスタ２０４がオン（トラ
ンジスタ２０２がオフ）になると、トランジスタ２０２
及び２０４のエミッタに共通接続された電流源２１０が
電流源２０６及びコンデンサ２０８からの電流を引き込
む。電流源２１０の電流値は電流源２０６の電流値より
も大きいので、コンデンサ２０８は急速に放電する。な
お、定電圧ダイオード２１２は、コンデンサ２０８が負
の所定電圧より低くなることを防止する。コンデンサ２
０８の電圧は、緩衝増幅器２１４を介してスイッチ４０
に供給する。コンデンサ２０８の充放電により傾斜波基
準信号Ａが発生する。

第１４図は可変遅延回路２８及びその周辺回路の回路図
である。第１図のクロック発生器１６の一部であるフリ
ップ・フロップ１６′のクロック端子は、クロック発生
器１６内のクロック信号を受け、その周波数を２分の１
に分周して、デユティ・ファクタが５０％の非反転クロ
ック信号をＱ端子に、反転クロック信号を口端子に発生
する。Ｃ端子からのクロック信号は、遅延線である固定
遅延回Ｒ２６及び増幅器２１６を介してＡ／Ｄ変換器１
２に供給する。一方、バス６４からの遅延補正デジタル
信号は、レジスタ２１８にラッチされろ。Ｄ／Ａ変換器
２２０は、デジタル端子ＡＯ乃至Ａ７にレジスタ２１８
からのデジタル信号を受け、このデジタル信号を対応す
るアナログ電流に変換して端子■０から出力する。この
電流；よ抵抗器２２２に流れて電圧に変換され、比較器
２２４及び２２６のしきい値電圧となる。コンデンサ２
２８乃至２３２はこのしきい値を安定化する。

フリップ・フロップ１６′のＱ端子からのクロック信号
は、コンデンサ２３４及び抵抗器２３６により立ち下が
り部分が時定数ｔに依存した対数波形となり、比較器２
２４の反転入力端子に供給される。また、比較器２２４
で反転された出力は、コンデンサ２３８及び抵抗器２４
０により同様に立ち下がり部分が対数波形となり、比較
器２２６の反転入力端子に供給される。なお、コンデン
サ２３４及び抵抗器２３６の時定数は、コンデンサ２３
８及び抵抗器２４０の時定数と等しい。上述したごとく
、比較器２２４及び２２６の非反転入力端子にはＤ／Ａ
変換器２２０の出力電流に対応するしきい値電圧が供給
されているので、比較器２２４ではクロック信号の後縁
部分が遅延され、比較器２２６ではクロック信号の前縁
部分が遅延される。よって、比較器２２６の出力端子に
は、フリップ・フロップ１６’のＱ出力端子のクロック
信号と同一のパルス幅でしきい値によって決まる時間ｔ
ｔ′！け遅延したクロック信号が発生する。

したがって、２相のクロック信号の相対位相を任意に調
整できる。このように、素子２１８乃至２２６が可変遅
延回路２８を構成する。なお、可変遅延回路はタップ付
遅延線とマルチプレクサとを組み合わせ、このマルチプ
レクサで遅延線の複数のタップを選択するように構成し
てもよい。

第１５図は本発明が適用できる他のＡ／Ｄ変換装置のブ
ロック図である。このブロック図では、Ａ／Ｄ変換器２
５０乃至２５６及びメモリ２５８乃至２６４の組合せが
４組あり　（Ｎ＝４）　、クロック発生器２６６ｆ、１
″位相が互いに９０度異なる４相のクロック信号を発生
する。この４相のクロック信号は位相調整回路２６８を
介してＡ／Ｄ変換器２５０乃至２５６に供給される。制
御回路２７０は、例えば第１図と同様にＣＰＵ、ＲＯＭ
及びＣＰＵ　　ＲＡＭなどから校正されており、メモリ
２５８乃至２６４に記憶されたデジタル信号に応じて位
相調整回路２６８を制御する。マルチプレクｆ　（ＭＵ
Ｘ）２７２は、メモリ２５８乃至２６４のデジタル出力
信号を順次選択して、時間的に連続した信号を発生する
。基準信号発生器５８は、第１図の場合と同じものであ
る。トリガ／メモリ制御回路、アドレス・カウンタなと
は、第１図の場合と同様なので説明を省略する。

第１５図のＡ／Ｄ変換装置は、４組のＡ／Ｄ変換器を４
相のクロック信号で駆動するので、装置全体の最高サン
プリング周波数は、各Ａ／Ｄ変換器の最高サンプリング
周波数の４倍になる。このＡ／Ｄ変換装置の各Ａ／Ｄ変
換器が等測的に９０度の位相差で動作するように位相校
正するには、第１図の場合と同様にまず各Ａ／Ｄ変換器
の直流オフセット・レベル及び利得を校正して、これら
Ａ／Ｄ変換器の特性を一致させる。その後、位相校正を
するには、スイッチ４０が基準信号発生器５８を選択す
る。この基準信号発生器５８は、接地電圧ＧＮＤを中心
とし、り四ツク信号と同期しており、クロック信号との
周期の比が例えば７：４の傾斜波信号Ａを発生する。一
方、Ａ／Ｄ変換器２５０乃至２５６に加わるクロック信
号を夫々Ｂ乃至りとすると、傾斜波基準信号Ａとの時間
関係は第１６図に示すようになる。波形Ａにおいて、０
印はＡ／Ｄ変換＃２５０がサンプリングしＡ／Ｄ変換す
る部分を示し、Ｘ印はＡ／Ｄ変換器２５２がサンプリン
グしＡ／Ｄ変換する部分を示し、口印はＡ／Ｄ変換器２
５４がサンプリングしＡ／Ｄ変換する部分を示し、Δ印
はＡ／Ｄ変換器２５６がサンプリングしＡ／Ｄ変換する
部分を示す。

上述のごとく、傾斜波基準信号Ａとクロック信号とは同
期しているが、Ａ／Ｄ変換器においてはこれら信号経路
が異なるため、傾斜波の立ち上がり開始時点はクロック
信号の前縁又は後縁と完全には一致しない点に留意され
たい。

メモリ２５８乃至２６４がＡ／Ｄ変換＄２５０乃至２５
６からのデジタル信号を所定量だけ記憶すると、制御回
路２７０はメモリ２５８乃至２６４の記憶内容を読み出
し、接地電圧ＧＮＤに最も近い値を検出する。これは、
時点Ｔ１において、Ａ／Ｄ変換器２５４のデジタル出力
信号であり、時点Ｔ２において、Ａ／Ｄ変換器２５６の
デジタル出力信号であり、時点Ｔ３において、Ａ／Ｄ変
換器２５０のデジタル出力信号であり、時点Ｔ４におい
て、Ａ／Ｄ変換器２５２のデジタル出力信号であり、以
下同様である。制御回路２７０はこれらデジタル出力信
号が互いに一致するようにクロック信号Ｂ乃至Ｅの相対
位相を調整するため、位相調整回路２６８を制御する。

この場合、Ａ／Ｄ変換器２５０を基準とし、Ａ／Ｄ変換
器２５２乃至２５６のデジタル出力信号がＡ／Ｄ変換器
２５０のデジタル出力信号と一致又は所定範囲内になる
ように、クロック信号Ｃ乃至Ｅのクプック信帰日に対す
る相対位相を調整すればよい。その他の動作は、第７乃
至９図の流れ図と同様なので説明を省略する。なお、位
相調整回路２６８は、第１４図に示すような構成でもよ
い。

上述の実施例では、基準信号として傾斜波を用いた。こ
れは、位相校正を行なうとき、補正量がサンプリングし
た値に比例するので校正が簡単なためであるが、基準信
号は傾斜波に限定されるものではない。例えば第１７図
に示すごとく、基準信号として正弦波を用いてもよい。

Ａ／Ｄ変換器が２個の場合、Ｏ印が第１Ａ／Ｄ変換器の
サンプリング時点を示し、Ｘ印が第２Ａ／Ｄ変換器のサ
ンプリング時点を示す。この例では正弦波基準信号の周
期とクロック信号の周期の比が５：　２であるので、中
心付近は第１及び第２Ａ／Ｄ変換器により交互にサンプ
リングされＡ／Ｄ変換される。

これらサンプリングされた値が接地電圧ＧＮＤに等しく
なるようにクロック信号の相対位相を調整すればよい。

また、第１８図に示すように、サンプリング部分を接地
電圧ＧＮＤに等しく調整するのが困難な場合は、サンプ
リングした値が互いに等しくなるように、クロック信号
の相対位相を調整すればよい。この場合、調整量をサン
プリング値の差から３角関数により直接も求めてもよい
が、これら値が一致するか所定範囲内になるまで、クロ
ック信号の相対位相を所定値ずつ変化させてもよい。

上述の基準信号で（よ、位相校正を行なうための波形の
サンプリング部分は波形の立ち上がり部分であった。特
に高精度の位相校正が要求される場合、同じ方向の傾き
部分を基準とすることは有効なことである。これは、増
幅器、Ａ／Ｄ変換器などの回路特性が、波形の立ち上が
り部分と立ち下がり部分とでは厳密に一致しないためで
ある。よって、基準波形の立ち上がり部分又は立ち下が
り部分の一方を用いて位相校正をすることが望ましい。

このためには、基準信号の周期（周波数）とクロック信
号の周期（周波数）との比を７：　２．７：４．５：　
２というように奇数比にしなければならない。

これを一般的に表現すれば、Ｎ対Ｎ−１、Ｎ＋１．２Ｎ
−１，２Ｎ＋１．３Ｎ−１，３Ｎ＋１・　・・又！、１
ｔＮ−１対Ｎ、Ｎ＋１対Ｎ、２Ｎ−１対Ｎ、　２Ｎ＋１
対Ｎ・・・即ち、Ｎ対ｊＮ±１又はｊＮ±１対Ｎ（ただ
しｊは正の整数）となる。しかし、特別な高精度が要求
されない場合や、信号波形に対する立ち上がり及び立ち
下がり特性が等しい場合Ｃよ、第１９図に示すごとく基
準信号の周期とクロック信号の周期の比は偶数比でもよ
い。この場合、基準信号として第１７及び第１８図と同
様に正弦波形を用い、接地電圧ＧＮＤ付近のサンプリン
グ値を位相校正に用いている。よって、立ち上がり部分
を第１Ａ／Ｄ変換器用とし、立ち下がり部分を第２Ａ／
Ｄ変換器用として、これら部分が基準信号の各サイクル
の同一対応サンプリング部分となる。位相校正の方法は
上述の場合と同様である。

上述は本発明の好適な実施例について説明したが、本発
明の要旨を逸脱することなく種々の変形及び変更が可能
である。例えば、位相校正に利用する基準波形の部分は
、中心部分以外に最大値又は最小値付近の部分を利用し
てもよい。しかし、正弦波を利用した場合は、中心部分
の傾斜が急なので、位相のずれに対する振幅の変化が大
きくなるため、中心部分が望ましい。また、基準信号の
複数サイクルの同一対応サンプリング部分の値を各Ａ／
Ｄ変換器に対して加算したり平均する代わりに、各Ａ／
Ｄ変換器が基準信号の単一のサイクルのみを利用しても
よい。更に、Ａ／Ｄ変換器の数は任意のものにも本発明
を適用できる。

［発明の効果］ 上述のごとく本発明によれば、基準信号はクロック信号
に同期しており、この基準信号の各サイクルの同一対応
サンプリング部分に対する各Ａ／Ｄ変換器のデジタル出
力信号を用いて位相校正を行なっているので、基準信号
の直線性などの特性に影響されることなく、正確に位相
校正ができる。

【図面の簡単な説明】

第１図は本発明を利用するアナログ・デジタル変換装置
のブロック図、第２図は従来のアナログ・デジタル変換
装置のブロック図、第３図はアナログ・デジタル変換装
置の特性を示す図、第４図は他の従来のアナログ・デジ
タル変換装置のブロック図、第５図は本発明の詳細な説
明するための波形図、第６図はメモリ・マツプを示す図
、第７図乃至第９図は本発明を説明する流れ図、第１０
Ａ図乃至第１０Ｄ図は本発明の詳細な説明する波形図、
第１１図及び第１２図はメモリ・マツプを示す図、第１
３図は本発明に利用する基準信号発生器の回路図、第１
４図は本発明に利用する可変遅延回路の回路図、第１５
図は本発明を利用する他のアナログ・デジタル変換装置
のブロック図、第１６図乃至第１９図は本発明の詳細な
説明する波形図である。 図において、１２．１４．２５０乃至２５６はアナログ
・デジタル変換器、１６及び２６６はクロック発生手段
、２８は可変遅延回路、２６８は位相調整回路である。 特許出願人　　ソニー・テクトロニクス株式会社×し°
）２０　　　　　　　　　メＬ・＋２２第６図 メＬ“１２０　　　　　　　　〆も１２２第１１図 メＬ’）２０　　　　　　　　　　　　　　メＬす２２
８１２図 第１７図 勇１８図 第１９図 手続補正書 昭和６１年８月２１日

Claims (2)

【特許請求の範囲】
1. （１）Ｎ（Ｎは２以上の整数）相のクロック信号を発生
   するクロック発生手段と、該クロック発生手段からの各
   クロック信号に応じて共通のアナログ入力信号をサンプ
   リングしてデジタル信号に夫々変換するＮ個のアナログ
   ・デジタル変換器とを具えたアナログ・デジタル変換装
   置の上記Ｎ相の各クロック信号間の位相を校正する方法
   において、上記クロック信号に同期した繰り返し基準信
   号を上記Ｎ個のアナログ・デジタル変換器に共通に供給
   し、上記繰り返し基準信号の各サイクルの同一対応サン
   プリング部分に対する上記Ｎ個のアナログ・デジタル変
   換器のデジタル出力信号を選択し、上記Ｎ個のアナログ
   ・デジタル変換器からの上記選択したデジタル出力信号
   が互いに一致する方向に上記Ｎ相の各クロック信号の位
   相を調整することを特徴とするアナログ・デジタル変換
   装置用校正方法。
2. （２）上記繰り返し基準信号の周期と上記クロック信号
   の周期の比はＮ対ｊＮ±１又はｊＮ±１対Ｎ（ただしｊ
   は正の整数）であることを特徴とする特許請求の範囲第
   １項記載のアナログ・デジタル変換装置用校正方法。