JP2005086616A

JP2005086616A - Ａｄ変換方法

Info

Publication number: JP2005086616A
Application number: JP2003317913A
Authority: JP
Inventors: Hideo Inoue; 英生井上
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-09-10
Filing date: 2003-09-10
Publication date: 2005-03-31
Also published as: US6963299B2; US20050052302A1

Abstract

【課題】占有面積を増大させることなく分解能を高めたＡＤ変換方法を提供する。
【解決手段】ステップＳ１において、アナログ信号ＡＮが入力される。ステップＳ２において、ＤＡ変換器に入力される高電位と低電位とをそれぞれ選択する。ステップＳ３において、アナログ信号ＡＮの１回目のＡＤ変換が行われる。ステップＳ４において、１回目のＡＤ変換の変換データに基づき高電位と低電位とをそれぞれ切り換えることにより電圧レンジを絞り込む。ステップＳ５において、アナログ信号ＡＮの２回目のＡＤ変換が行われる。ステップＳ６において、１回目のＡＤ変換の変換データと２回目のＡＤ変換の変換データとは、まとめて１つのデジタル信号として出力される。
【選択図】図５

Description

本発明は、逐次比較型のＡＤ変換方法の分解能を高めるための技術に関するものである。

ＡＤ変換方法の分解能を高めるためには、用いるＡＤ変換器の内部のラダー抵抗の構成やアナログ回路の高精度のチューニングが必要となる。しかし、例えば分解能を１ビット高めるためには、ラダー抵抗において取り出すべき抵抗分割電圧値は２倍になる場合があるので、その分だけラダー抵抗に含まれる抵抗の個数を増やす必要がある。そのため、ＩＣチップにおける占有面積が増大する等の問題点があった。

特許文献１には、ラダー抵抗に接続された精比較器と粗比較器とを切り換えることにより、分解能を高めたＡＤ変換方法の例が示されている。

特開平１０−１０７６３２号公報

特許文献１に示されるＡＤ変換方法において用いられるＡＤ変換器は、精と粗に対応する二種類の装置（比較器およびエンコーダ）を備えている。そのため、その分だけ占有面積が大きくなってしまうという問題点があった。

本発明は以上の問題点を解決するためになされたものであり、占有面積を増大させることなく分解能を高めたＡＤ変換方法を提供することを目的とする。

上記の目的を達成するために、請求項１に記載の発明に係るＡＤ変換方法は、ＡＤ変換すべき第一アナログ信号が入力されるアナログ入力端子と、所定ビットの分解能を有し高電位と低電位とが印加されるＤＡ変換器と、前記第一アナログ信号と前記ＤＡ変換器から出力される第二アナログ信号との比較動作を行う比較器と、前記比較器から出力される比較結果に基づきデジタル信号を出力するデジタル出力端子とを備えるＡＤ変換器を用いたＡＤ変換方法であって、（ａ）前記アナログ入力端子から第一アナログ信号を入力する工程と、（ｂ）前記ＤＡ変換器に所定の第一高電位および所定の第一低電位を与えた状態で前記比較動作を行うことにより第一比較結果を得る工程と、（ｃ）前記第一比較結果に基づき前記ＤＡ変換器に与えられた前記第一高電位と前記第一低電位とを第二高電位と第二低電位とにぞれぞれ切り換える工程と、（ｄ）前記工程（ｃ）の後、前記比較動作を行うことにより第二比較結果を得る工程と、（ｅ）前記第一比較結果と前記第二比較結果とに基づきデジタル信号を生成し前記デジタル出力端子から出力する工程とを備える。

請求項１に記載の発明に係るＡＤ変換方法は、ＡＤ変換すべき第一アナログ信号が入力されるアナログ入力端子と、所定ビットの分解能を有し高電位と低電位とが印加されるＤＡ変換器と、前記第一アナログ信号と前記ＤＡ変換器から出力される第二アナログ信号との比較動作を行う比較器と、前記比較器から出力される比較結果に基づきデジタル信号を出力するデジタル出力端子とを備えるＡＤ変換器を用いたＡＤ変換方法であって、（ａ）前記アナログ入力端子から第一アナログ信号を入力する工程と、（ｂ）前記ＤＡ変換器に所定の第一高電位および所定の第一低電位を与えた状態で前記比較動作を行うことにより第一比較結果を得る工程と、（ｃ）前記第一比較結果に基づき前記ＤＡ変換器に与えられた前記第一高電位と前記第一低電位とを第二高電位と第二低電位とにぞれぞれ切り換える工程と、（ｄ）前記工程（ｃ）の後、前記比較動作を行うことにより第二比較結果を得る工程と、（ｅ）前記第一比較結果と前記第二比較結果とに基づきデジタル信号を生成し前記デジタル出力端子から出力する工程とを備えるので、占有面積を増大させることなくＡＤ変換の分解能を上げることができる。

＜実施の形態１＞
本実施の形態のＡＤ変換方法は、逐次比較型のＡＤ変換器が内蔵するＤＡ変換器に印加される電圧レンジを、１回目のＡＤ変換で得られた変換データに基づき絞り込んだ後に２回目のＡＤ変換を実施することにより、分解能を高めるものである。

図１〜２は、本発明の実施の形態１に係る逐次比較型のＡＤ変換器の構成例を示す図である。

まず、図１のＡＤ変換器の構成および基本動作について説明する。

ＡＤ変換すべきアナログ信号（第一のアナログ信号）ＡＮは、アナログ入力端子１１０から入力された後に比較器１３０の一方の入力部に入力される。図１ではアナログ入力端子が１つ（１ｃｈ）の場合を示しているが、アナログ入力端子が複数設けられている場合には、セレクタ回路を介在させることにより複数ｃｈのアナログ信号のうちの所望の１ｃｈを選択し入力させることができる。

ＤＡ変換器１２０は、高電位端子１２１と低電位端子１２２とを有し、所定ビット（ここでは、例えば１０ビットとする）の分解能を有する。高電位端子１２１には高電位ＶＲＥＦが入力され、低電位端子１２２には、低電位ＡＶＳＳが入力される。ＤＡ変換器１２０は、入力される所定のデジタル信号をアナログ信号（第二のアナログ信号）に変換し、比較器１３０の他方の入力部に入力させる。比較器１３０は、入力された第一アナログ信号と第二アナログ信号の値を比較し、その比較結果を、レジスタ１４０に対して出力する。

レジスタ１４０には、入力された比較結果がビット形式で記憶される。

上記の動作により、１ビット分の比較動作が行われるが、ＤＡ変換器１２０に入力させるデジタル信号を逐次に変化させることにより比較器１３０の他方の入力部に入力されるアナログ信号の電圧値を逐次に変化させていき、最上位ビットから最下位ビットまで順次に、分解能のビット数分すなわち１０回の比較動作を行い、それぞれの比較結果が１０ビットの変換データとしてレジスタ１４０に記憶されることになる。この１０ビットの変換データは、まとめて１つのデジタル信号としてデジタル出力端子１５０から出力される。これにより、入力されたアナログ信号ＡＮがデジタル信号に変換されることになる。

図２に、ＤＡ変換器１２０の構成例を示す。ＤＡ変換器１２０は、例えば複数の抵抗をラダー状に組み合わせたラダー抵抗を含み、入力されるデジタル信号の各ビットＤ₁〜Ｄ₁₀の値によりスイッチＳ１〜Ｓ１０を切り換えることにより、当該デジタル信号をアナログ信号に変換し出力する。

図３は、ＤＡ変換器１２０の、高電位端子１２１に接続された高電位スイッチ手段１２３と、低電位端子１２２に接続された低電位スイッチ手段１２４とを示す。高電位スイッチ手段１２３および低電位スイッチ手段１２４は、所定のプログラムで動作する中央制御装置１６０により制御される。高電位スイッチ手段１２３は、複数の高電位（ここでは、例えば高電位ＶＲＥＦ１〜４とする）のうちのいずれか１つを高電位ＶＲＥＦとして選択し高電位端子１２１に入力させる。また低電位スイッチ手段１２４は、複数の低電位（ここでは、例えば低電位ＡＶＳＳ１〜４とする）のうちのいずれか１つを低電位ＡＶＳＳとして選択し低電位端子１２２に入力させる。

ここで、図４に示すように、高電位ＶＲＥＦ１〜４と低電位ＡＶＳＳ１〜４とは、ＶＲＥＦ１＞ＶＲＥＦ２＝ＡＶＳＳ４＞ＶＲＥＦ３＝ＡＶＳＳ３＞ＶＲＥＦ４＝ＡＶＳＳ２＞ＡＶＳＳ１の関係にある。また、ＶＲＥＦ１とＡＶＳＳ１との間の電圧レンジ１７０は、ＶＲＥＦ２（ＡＶＳＳ４），ＶＲＥＦ３（ＡＶＳＳ３），ＶＲＥＦ４（ＡＶＳＳ２）により電圧レンジ１７１〜１７４に四等分される。ここで、高電位ＶＲＥＦ１は、アナログ信号ＡＮの電位を下回ることなく、低電位ＡＶＳＳ１は、アナログ信号ＡＮの電位を上回ることないように、設定されるものとする。即ち、アナログ信号ＡＮの電位が電圧レンジ１７０の範囲内に収まるように高電位ＶＲＥＦ１および低電位ＡＶＳＳ１が設定されるものとする。

また本実施の形態においては、上記の電位として例えば、ＶＲＥＦ１＝５．１２Ｖ、ＶＲＥＦ２＝ＡＶＳＳ４＝３．８４Ｖ、ＶＲＥＦ３＝ＡＶＳＳ３＝２．５６Ｖ、ＶＲＥＦ４＝ＡＶＳＳ２＝１．２８Ｖ、ＡＶＳＳ１＝０Ｖであるとする。このとき、電圧レンジ１７０の幅は５．１２Ｖであり、ＤＡ変換器１２０の分解能は１０ビットであるので、ＡＤ変換器の１ビットあたりの分解能は、５．１２Ｖ／１０２４（２の１０乗）＝５ｍＶとなる。またこのとき、電圧レンジ１７０は、幅が１．２８Ｖの電圧レンジ１７１〜１７４に四等分される。

次に、図５に示されるフローチャートを用いて、本実施の形態に係るＡＤ変換方法を説明する。

まず、ステップＳ１において、ＡＤ変換器に、アナログ入力端子１１０からアナログ信号ＡＮが入力される。

次に、ステップＳ２において、図３に示される高電位スイッチ手段１２３と低電位スイッチ手段１２４とを用いて、高電位ＶＲＥＦ１と低電位ＡＶＳＳ１とをそれぞれ選択する。即ち、電圧レンジ１７０が選択される。

図５に戻って、次に、ステップＳ３において、アナログ信号ＡＮの１回目のＡＤ変換が比較器１３０による１０回の比較動作により行われ、その結果が１０ビットの変換データとしてレジスタ１４０に記憶される。

次に、ステップＳ４において、中央制御装置１６０は、高電位スイッチ手段１２３と低電位スイッチ手段１２４とを制御することにより、高電位ＶＲＥＦと低電位ＡＶＳＳとをそれぞれ切り換える。この切り換えにおいては、ステップＳ３で得られた１０ビットの変換データが収まるような電圧レンジが選択される。即ち、得られた変換データの上位２ビットの値が１１，１０，０１，００（いずれも２進数）のうちのどの値をとるかに応じて、図４の電圧レンジ１７１〜１７４のいずれかを選択する。例えば、変換データが０００１１００１００（１Ｖ相当のデジタル値）であった場合には、上位２ビットは００であるので、高電位ＶＲＥＦ４と低電位ＡＶＳＳ１とが選択されることにより電圧レンジ１７４が選択されることになる。

次に、ステップＳ５において、アナログ信号ＡＮの２回目のＡＤ変換が比較器１３０による１０回の比較動作により行われ、その結果が１０ビットの変換データとしてレジスタ１４０に記憶される。

次に、ステップＳ６において、ステップＳ５においてレジスタ１４０に記憶された１０ビットの変換データは、ステップＳ３において得られた変換データの上位２ビットと併せて、１２ビットの１つのデジタル信号としてデジタル出力端子１５０から出力される。

上記のステップＳ１〜Ｓ６の工程により、本実施の形態に係るＡＤ変換が完了する。

上記のＡＤ変換においては、ステップＳ４において、電圧レンジ１７０に含まれる４つの電圧レンジ１７１〜１７４のうちの１つを選択することにより、分解能を４倍に上げている。即ち、電圧レンジ１７４の幅は、１．２８Ｖであるので、ＡＤ変換器の１ビットあたりの分解能は、１．２８Ｖ／１０２４＝１．２５ｍＶとなる。つまり、１回目のＡＤ変換で上位２ビットを、２回目のＡＤ変換で下位１０ビットを、それぞれ得ることにより、ＡＤ変換器は擬似的に１２ビット相当の分解能を有することになる。

＜変形例＞
上記では、ステップＳ３の１回目のＡＤ変換において、１０ビットの変換データを算出するように説明した。しかし、１回目のＡＤ変換の結果は、ステップＳ４において電圧レンジ１７１〜１７４の４つのうちの１つを選択するためのものであるので、１０ビットである必要はなく、上位の２ビットのみを算出すれば十分である。これにより、ステップＳ３における比較動作の回数を低減することができる。

図６は、ステップＳ３において算出される２ビットを上位部分に、ステップＳ５において算出される１０ビットを下位部分に、それぞれレジスタ１４０に記憶させた例を示す。ここで、上位部分の２ビットとしては、電圧レンジ１７１〜１７４に対応させて１１，１０，０１，００（いずれも２進数）のうちのいずれかが記憶される。これにより、ステップＳ３における１回目のＡＤ変換で得られた上位部分の２ビットと、ステップＳ５における２回目のＡＤ変換で得られた下位部分の１０ビットとをまとめ、１２ビットの分解能を有する１つの変換データとして扱うことが可能となる。

また上記の説明では、図３に示すように、高電位スイッチ手段１２３及び低電位スイッチ手段１２４を用いることにより電圧レンジの切り換えを行ったが、図７に示すように、これらに代えて、ＡＤ変換器に内蔵されるＶＤＣ（ボルテージダウンコンバータ）１８０を用いてもよい。ＶＤＣ１８０を中央処理装置１６０を用いて制御することにより、ＶＲＥＦ１とＡＶＳＳ４との間の任意の電位を設定することが可能となる。

また、図５のフローチャートでは、ステップＳ４において電位の切り換えが行われるが、ステップＳ４の実行後、電位を供給する電源が安定するまでには所定の時間を要するので、安定するまでステップＳ５への移行を待つようにしてもよい。ＡＤ変換器は、図示していないがカウンタを内蔵しているので、このカウンタを用いることにより所望の待ち時間を設定することが可能となる。

このように、本実施の形態に係るＡＤ変換方法においては、１回目のＡＤ変換で得られた変換データに基づき、ＤＡ変換器に印加される電圧の電圧レンジを絞り込んだ後に、２回目のＡＤ変換を行っている。従って、ＤＡ変換器の構成を追加する必要がないので、占有面積を増大させることなくＡＤ変換の分解能を上げることができるという効果を有する。

また、ステップＳ３の１回目のＡＤ変換において、上位の２ビットのみを算出することにより、比較動作の回数を低減することができるという効果を有する。

また、１回目および２回目のＡＤ変換の変換データをレジスタの上位部分および下位部分にそれぞれ記憶させることにより、これらをまとめて１２ビットの分解能を有する１つの変換データとして扱うことが可能となるという効果を有する。

また、ＶＤＣを用いて電位を発生させることにより、任意の電位を設定することが可能となるという効果を有する。

また、カウンタを用いて所望の待ち時間を設定することにより、安定した電源電圧によりＤＡ変換器１２０を駆動することができるという効果を有する。

実施の形態１に係るＡＤ変換器の構成例を示す図である。実施の形態１に係るＡＤ変換器に内蔵されるＤＡ変換器の構成例を示す図である。実施の形態１に係るＡＤ変換器の構成例を示す図である。実施の形態１に係るＡＤ変換器の電圧レンジを示す図である。実施の形態１に係るＡＤ変換方法を示すフローチャートである。実施の形態１の変形例に係るＡＤ変換方法による変換データを示す図である。実施の形態１の変形例に係るＡＤ変換器の構成例を示す図である。

符号の説明

１１０アナログ入力端子、１２０ＤＡ変換器、１２１高電位端子、１２２低電位端子、１２３高電位スイッチ手段、１２４低電位スイッチ手段、１３０比較器、１４０レジスタ、１５０デジタル出力端子、１６０中央処理装置、１７０〜１７４電圧レンジ、１８０ＶＤＣ（ボルテージダウンコンバータ）。

Claims

ＡＤ変換すべき第一アナログ信号が入力されるアナログ入力端子と、
所定ビットの分解能を有し高電位と低電位とが印加されるＤＡ変換器と、
前記第一アナログ信号と前記ＤＡ変換器から出力される第二アナログ信号との比較動作を行う比較器と、
前記比較器から出力される比較結果に基づきデジタル信号を出力するデジタル出力端子と
を備えるＡＤ変換器を用いたＡＤ変換方法であって、
（ａ）前記アナログ入力端子から第一アナログ信号を入力する工程と、
（ｂ）前記ＤＡ変換器に所定の第一高電位および所定の第一低電位を与えた状態で前記比較動作を行うことにより第一比較結果を得る工程と、
（ｃ）前記第一比較結果に基づき前記ＤＡ変換器に与えられた前記第一高電位と前記第一低電位とを第二高電位と第二低電位とにぞれぞれ切り換える工程と、
（ｄ）前記工程（ｃ）の後、前記比較動作を行うことにより第二比較結果を得る工程と、
（ｅ）前記第一比較結果と前記第二比較結果とに基づきデジタル信号を生成し前記デジタル出力端子から出力する工程と
を備えるＡＤ変換方法。
請求項１に記載のＡＤ変換方法であって、
前記工程（ｂ）は、所定の上位ビットのみに対応する前記第一比較結果を得る工程を含む、
ＡＤ変換方法。
請求項１又は請求項２に記載のＡＤ変換方法であって、
前記工程（ｅ）は、
前記第一比較結果をレジスタの上位ビット部分に記憶する工程と、
前記第二比較結果を前記レジスタの下位ビット部分に記憶する工程と
を備えるＡＤ変換方法。
請求項１乃至請求項３のいずれかに記載のＡＤ変換方法であって、
ボルテージダウンコンバータを用いて前記第二高電位および前記第二低電位を発生させる
ＡＤ変換方法。
請求項１乃至請求項４のいずれかに記載のＡＤ変換方法であって、
前記工程（ｃ）の後、所定時間待つことにより電位を安定させる工程
をさらに備えるＡＤ変換方法。