JP3514316B2 - Ａｄ変換器 - Google Patents
Ａｄ変換器Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、オフセット誤差お
よびゲイン誤差の測定を容易にするＡＤ変換器に関す
る。 【０００２】 【従来の技術】従来のＡＤ変換器のオフセット誤差およ
びゲイン誤差の算出においては、その性質上、例えば８
ｂｉｔＡＤ変換器の場合に、出力コード（０）と（１）
の切り換え点から０．５ＬＳＢ相当のアナログ電圧を引
いた点（ゼロスケール値）と理論電圧値との差をオフセ
ット誤差としていた。同様に、出力コード（２５４）と
（２５５）の切り換え点に０．５ＬＳＢ相当のアナログ
電圧を加えた点（フルスケール値）と理論電圧値との差
をゲイン誤差としていた。 【０００３】なお、ＡＤ変換器のゼロスケール値および
フルスケール値は一般的に様々な解釈があり、コードの
切り換え点をゼロスケール値およびフルスケール値と定
義するものや、切り換え点から０．５ＬＳＢを引いたり
足したりした点と定義するものなど様々であるが、ここ
では、コード（０）と（１）の切り換え点から０．５Ｌ
ＳＢを引いたものをゼロスケール値、コード（２５４）
と（２５５）の切り換え点に０．５ＬＳＢを加えたもの
をフルスケール値と定義する。 【０００４】通常、この算出手法では、ＡＤ変換器の外
部の装置から入力電圧を与え、出力された結果を演算し
て初めてオフセット誤差およびゲイン誤差が判明するこ
とになる。このような従来のオフセット誤差およびゲイ
ン誤差の算出手法を図７に示す。図７において、７０１
はＡＤ変換器、７０２はＡＤ変換器７０１のオフセット
誤差およびゲイン誤差の算出のために使用する外部の検
査装置である。 【０００５】検査装置７０２には、電圧発生装置、クロ
ック発生装置、演算装置などが含まれている。検査装置
７０２で発生されるアナログ電圧Ａｉｎおよびクロック
ＣＬＫはＡＤ変換器７０１に入力される。ＡＤ変換後、
ＡＤ変換器７０１は出力端子Ｄｏｕｔから変換されたデ
ジタルコードを出力し、これが検査装置７０２に取り込
まれる。検査装置７０２はデジタルコードの演算を行
い、オフセット誤差およびゲイン誤差を算出する。この
ように、ＡＤ変換器のオフセット誤差およびゲイン誤差
の算出は外部の検査装置に依存することになる。 【０００６】以下、オフセット誤差およびゲイン誤差の
算出方法について詳述する。ＡＤ変換器の評価において
は、出力に１ＬＳＢの変化を与える電圧差よりも小さな
ステップで電圧を入力する必要がある。通常ＡＤ変換器
のアナログ入力には、出力に１ＬＳＢの変化を与える電
圧差の１／４のステップで入力する。もちろん１／４よ
り細かく入力することが望ましい。 【０００７】出力に１ＬＳＢの変化を与える電圧差の１
／４のステップで電圧を入力すると、理想状態であれ
ば、ＡＤ変換された出力コードは１コードあたり４回出
現することになる。しかし、実際のデバイスは誤差を生
じるためにこの出現回数が異なってくる。出力コードご
とに入力電圧を足し、それを出現頻度で割り、コードご
との代表値を求めるのがヒストグラム法である。 【０００８】ゼロスケール値はコード(０)とコード
（１）の切り換え点から０．５ＬＳＢを引いた点、フル
スケール値はコード（２５４）と（２５５）の切り換え
点に０．５ＬＳＢを加えた点であると上述したが、実際
の検査装置では、切り換え点の算出をせずに、コード
（１）およびコード（２５４）の代表値を求める方式を
用いることがある。 【０００９】図２に、この代表値を求める方式によるゼ
ロスケール値算出方法を示す。図２において、横軸はＡ
Ｄ変換器の入力電圧、縦軸はＡＤ変換器が出力するデジ
タルコードである。横軸に出力に１ＬＳＢの変化を与え
る電圧差の１／４のステップで入力電圧が与えられ、Ａ
Ｄ変換された結果がコード（０）、コード（１）、コー
ド（２）、コード（３）に得られている。ここで、点２
０１がコード（１）の代表値、点２０２がコード（２）
の代表値、点２０３がコード（３）の代表値である。 【００１０】８ｂｉｔＡＤ変換器の場合、コード（１）
の代表値２０１から１ＬＳＢを引いたものがゼロスケー
ル値２０４であり、この値と理論ゼロスケール値との差
分がオフセット誤差となる。また、コード（２５４）の
代表値に１ＬＳＢを加えたものがフルスケール値であ
り、この値と理論フルスケール値との差分がゲイン誤差
となる。 【００１１】ここでオフセット誤差およびゲイン誤差を
求めるのには１ＬＳＢを求める必要がある。１ＬＳＢの
算出方法としては、コード（２５４）の代表値とコード
（１）の代表値の差分を２５３で割ったものを１ＬＳＢ
とすることができる。すなわち、従来の方式では、各コ
ードの代表値を求め、１ＬＳＢを求め、ゼロスケール値
およびフルスケール値を求め、その上で、ＡＤ変換器の
オフセット誤差およびゲイン誤差を算出する。 【００１２】 【発明が解決しようとする課題】しかしながら、上記従
来のゼロスケール値およびフルスケール値の算出方法
は、上述したように、電圧発生装置や演算装置などの外
部の検査装置を常に必要とするという点で不便であり、
また、算出方法が検査装置の演算アルゴリズムに依存す
るという点で不自由であった。 【００１３】本発明はかかる点に鑑みてなされたもので
あり、電圧発生装置や演算装置などの外部の検査装置を
使用することなく、クロック入力およびＡＤ変換器出力
の観測のみでオフセット誤差およびゲイン誤差を算出す
ることが可能なＡＤ変換器を提供することを目的とす
る。 【００１４】 【課題を解決するための手段】この目的を達成するため
に、本発明の第１のＡＤ変換器は、ＡＤ変換部（ＡＤ変
換部１０２）と、前記ＡＤ変換部の出力に１ＬＳＢの変
化を与えるＡＤ変換部入力の電圧差より小さい電圧単位
で出力電圧を調整可能な内部電圧発生部（内部電圧発生
部１０３）と、前記ＡＤ変換部の入力としてモード指定
に応じて外部入力または前記内部電圧発生部の出力を選
択する選択器（選択器１０５）と、前記内部電圧発生部
の出力をリファレンス電圧近辺において漸次増減させる
ように制御する制御部（制御部１０４）と、を備える。 【００１５】第１のＡＤ変換器によれば、モード指定に
応じて、ＡＤ変換部の出力に１ＬＳＢの変化を与えるＡ
Ｄ変換部入力の電圧差より小さい電圧単位で、内部電圧
発生部の出力電圧をリファレンス電圧近辺において漸次
増減させ、これをＡＤ変換部に入力し、ＡＤ変換部の出
力のＬＳＢの反転を観測することにより、コード（０）
とコード（１）の切り換え点およびコード（２５４）と
コード（２５５）の切り換え点が得られ、これからゼロ
スケール値およびフルスケール値を算出することができ
る。 【００１６】本発明の第２のＡＤ変換器は、第１のＡＤ
変換器において、前記内部電圧発生部は、電源およびリ
ファレンス電圧間を接続した抵抗列と、前記抵抗列の各
接続点から出力を取り出す複数のスイッチにより構成さ
れるものである。 【００１７】第２のＡＤ変換器によれば、第１のＡＤ変
換器に必要な内部電圧発生部を、抵抗列および制御部か
ら制御可能なスイッチで構成される標準的な回路で容易
に実現することができる。 【００１８】本発明の第３のＡＤ変換器は、第１または
第２のＡＤ変換器において、前記制御部は、前記モード
指定に応じて、前記内部電圧発生部の出力をリファレン
ス電圧近辺において漸次増減させ、前記ＡＤ変換部の出
力のＬＳＢの反転を観測することにより、ゼロスケール
値およびフルスケール値を算出するものである。 【００１９】第３のＡＤ変換器によれば、ＡＤ変換部出
力のＬＳＢの反転を観測する機能をＡＤ変換器に内蔵す
る制御部に与えることにより、オフセット誤差およびゲ
イン誤差を求めるモード指定時に、自動的に制御部にゼ
ロスケール値およびフルスケール値を算出させ、その結
果を外部に取り出すことが可能になる。 【００２０】 【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の一実
施の形態に係るＡＤ変換器の構成を示すブロック図であ
る。図１において、ＡＤ変換器１０１は、ＡＤ変換部１
０２、内部電圧発生部１０３、制御部１０４、選択器１
０５から構成され、端子として、アナログ電圧入力Ａｉ
ｎ、デジタルコード出力Ｄｏｕｔ、リファレンス電圧入
力ＶＲＥＦＨおよびＶＲＥＦＬ、クロック入力ＣＬＫ、
モード指定ＭＯＤＥを備える。 【００２１】モード指定ＭＯＤＥは、通常のＡＤ変換を
行う通常モードと、オフセット誤差およびゲイン誤差を
算出するためのテストモードとの間の選択を指定する。
さらにテストモード時には、オフセット誤差を求めるモ
ードであるか、またはゲイン誤差を求めるモードである
かを指定する。選択器１０５は、ＡＤ変換部１０２の入
力として、通常モード時にはＡｉｎを選択し、テストモ
ード時には内部電圧発生部１０３の出力を選択する。 【００２２】ＡＤ変換部１０２は、選択器１０５により
選択された入力に対してＡＤ変換を施し、変換されたデ
ジタルコードをＤｏｕｔに出力する。クロック入力ＣＬ
Ｋは制御部１０４を介してＡＤ変換部１０２にサンプリ
ングクロックとして入力される。通常モードにおいて
は、内部電圧発生部は一切関係なく、ＡＤ変換器１０１
は通常のＡＤ変換動作を行う。ＡＤ変換部１０２の内部
構成は、フラッシュ型、逐次比較型、その他のいずれの
形式であってもよい。 【００２３】内部電圧発生部１０３は、ＡＤ変換部の出
力に１ＬＳＢの変化を与えるＡＤ変換部入力の電圧差よ
り小さい電圧単位で出力電圧を調整することができるよ
うに構成される。これは、図１に示すように、電源およ
びリファレンス電圧間に跨って、ＶＤＤ、ＶＲＥＦＨ、
ＶＲＥＦＬ、ＶＳＳの順にそれぞれの間に接続された抵
抗列と、抵抗列の各接続点から出力を取り出す複数のス
イッチとで構成することができる。出力を取り出す際に
は複数のスイッチのいずれか１個をオンにする。ただ
し、出力電圧を同様に調整することができる他の構成で
あってもよい。 【００２４】ここで、ＶＲＥＦＨはＡＤ変換器１０１の
入力のフルスケール値であり、ＶＲＥＦＬはゼロスケー
ル値である。また、リファレンス電圧ＶＲＥＦＨおよび
ＶＲＥＦＬは外部から与えられるものとしているが、Ａ
Ｄ変換部１０２の内部で発生させる場合もあり得る。 【００２５】制御部１０４は、テストモード時に、クロ
ック入力ＣＬＫに同期して内部電圧発生部１０３の出力
をリファレンス電圧近辺において漸次増減させるように
制御する。以下、この動作について詳しく説明する。 【００２６】まず、オフセット誤差を求める動作につい
て説明する。モード指定ＭＯＤＥがオフセット誤差を求
めるモードになると、内部電圧発生部１０３が図１に示
すように抵抗列とスイッチで構成されている場合、制御
部１０４は、まず抵抗列の最もＶＳＳ側のスイッチｃを
オンにする。このとき発生した電圧は、選択器１０５を
介してＡＤ変換部１０２に入力される。入力された電圧
はＡＤ変換され、変換結果が外部端子Ｄｏｕｔに出力さ
れる。ここでＤｏｕｔのＬＳＢに着目すると、入力がＶ
ＲＥＦＬレベルより低い電圧であるため、ＡＤ変換部１
０２はコード（０）を出力する。すなわち、ＬＳＢに０
を出力する。 【００２７】次に、制御部１０４は抵抗列のＶＳＳ側か
ら２番目のスイッチｄをオンにする。ＡＤ変換部１０２
はやはりコード（０）を出力する。すなわちＬＳＢに０
を出力する。次に、制御部１０４は抵抗列のＶＳＳ側か
ら３番目のスイッチｅをオンにする。ＡＤ変換部１０２
はやはりコード（０）を出力する。すなわちＬＳＢに０
を出力する。これを繰り返していくと、どこかでＡＤ変
換部１０２のＬＳＢが１に反転するときがある。 【００２８】このオフセット誤差を求める詳細な動作例
を図３および図５を用いて説明する。図３は内部電圧発
生部１０３のＶＲＥＦＬ側の拡大図であり、図５はオフ
セット誤差を求めるモード時にデジタルコード出力Ｄｏ
ｕｔのＬＳＢを観測した波形図である。 【００２９】図５における１発目のクロックにて図３の
スイッチｃをオンにし、２発目のクロックでスイッチｄ
をオン、３発目のクロックでスイッチｅをオン、と逐次
スイッチをオンしていく。その結果、図５では６発目の
クロックでＤｏｕｔのＬＳＢが反転している。すなわ
ち、図３におけるＶＲＥＦＬの一つ上側のスイッチをオ
ンにしたときに、この電圧がＡＤ変換されてＬＳＢが反
転したことになる。 【００３０】図３の抵抗列が０．１ＬＳＢ精度で構成さ
れている場合、すなわち、ＡＤ変換部の出力に０．１Ｌ
ＳＢの変化を生じさせる電圧単位でＡＤ変換部入力を増
減させることができるように構成されている場合に、ゼ
ロスケール値は切り換え点から０．５ＬＳＢを引いた点
であるので、実際に反転した切り換え点（＋０．１ＬＳ
Ｂ）から０．５ＬＳＢを引いて、オフセット誤差は約−
０．４ＬＳＢであったということが分かる。 【００３１】このようにして、電圧発生装置、演算装置
を用いることなく、クロック入力ＣＬＫとＡＤ変換器の
ＬＳＢを観測するだけでオフセット誤差が判明する。 【００３２】次に、ゲイン誤差を求める動作について説
明する。モード指定ＭＯＤＥがゲイン誤差を求めるモー
ドになると、制御部１０４は、まず内部電圧発生部１０
３内の抵抗列の最もＶＤＤ側のスイッチｘをオンにす
る。このとき発生した電圧は、選択器１０５を介してＡ
Ｄ変換部１０２に入力される。入力された電圧はＡＤ変
換され、変換結果が外部端子Ｄｏｕｔに出力される。こ
こでＤｏｕｔのＬＳＢに着目すると、入力がＶＲＥＦＨ
レベルより高い電圧であるため、ＡＤ変換部１０２はフ
ルコードを出力する。すなわち、ＬＳＢに１を出力す
る。 【００３３】次に、制御部１０４は抵抗列のＶＤＤ側か
ら２番目のスイッチｙをオンにする。ＡＤ変換部１０２
はやはりフルコードを出力する。すなわちＬＳＢに１を
出力する。次に、制御部１０４は抵抗列のＶＤＤ側から
３番目のスイッチｚをオンにする。ＡＤ変換部１０２は
やはりフルコードを出力する。すなわちＬＳＢに１を出
力する。これを繰り返していくと、どこかでＡＤ変換部
１０２のＬＳＢが０に反転するときがある。 【００３４】このゲイン誤差を求める詳細な動作例を図
４および図６を用いて説明する。図４は内部電圧発生部
１０３のＶＲＥＦＨ側の拡大図であり、図６はゲイン誤
差を求めるモード時にデジタルコード出力ＤｏｕｔのＬ
ＳＢを観測した波形図である。 【００３５】図６における１発目のクロックにて図４の
スイッチｘをオンにし、２発目のクロックでスイッチｙ
をオン、３発目のクロックでスイッチｚをオン、と逐次
スイッチをオンしていく。その結果、図６では６発目の
クロックでＤｏｕｔのＬＳＢが反転している。すなわ
ち、図４におけるＶＲＥＦＨの一つ下側のスイッチをオ
ンにしたときに、この電圧がＡＤ変換されてＬＳＢが反
転したことになる。 【００３６】図４の抵抗列が０．１ＬＳＢ精度で構成さ
れている場合、すなわち、ＡＤ変換部の出力に０．１Ｌ
ＳＢの変化を生じさせる電圧単位でＡＤ変換部入力を増
減させることができるように構成されている場合に、フ
ルスケール値は切り換え点に０．５ＬＳＢを加えた点で
あるので、実際に反転した切り換え点（−０．１ＬＳ
Ｂ）に０．５ＬＳＢを加えて、ゲイン誤差は約＋０．４
ＬＳＢであったということが分かる。 【００３７】このようにして、電圧発生装置、演算装置
を用いることなく、クロック入力ＣＬＫとＡＤ変換器の
ＬＳＢを観測しているだけでゲイン誤差が判明する。 【００３８】なお、図３と図４では、スイッチの数、抵
抗列の精度等を具体的に例示して説明したが、これらは
目的に応じて構成されたものであればよい。また、内部
電圧発生部の構成も抵抗列とスイッチで説明している
が、ＡＤ変換器の出力に１ＬＳＢの変化を生じさせる電
圧差より小さな電圧単位でＡＤ変換入力を増減させるこ
とができるものであれば、他の構成であってもよい。 【００３９】また、本実施の形態の構成では、クロック
入力ＣＬＫとＡＤ変換器のＬＳＢを外部から観測する構
成例を説明したが、これらを観測する機能をＡＤ変換器
に内蔵する制御部に与えることにより、テストモード指
定時に自動的に制御部にゼロスケール値およびフルスケ
ール値を算出させ、その結果を外部に取り出すことも可
能である。 【００４０】このように、本実施の形態の構成によれ
ば、図７に示した従来の技術で考えられる構成に比べ
て、オフセット誤差およびゲイン誤差を、電圧発生装置
や演算装置を使用せずに、クロック入力とＡＤ変換器の
ＬＳＢの観測のみで求めることができるため、ＡＤ変換
器の評価や検査において有利な回路構成であると言え
る。 【００４１】 【発明の効果】以上説明したように、本発明によれば、
ＡＤ変換器の出力に１ＬＳＢの変化を生じさせる電圧差
より小さな電圧単位でＡＤ変換入力を増減させることが
できる内部電圧発生部をＡＤ変換器に内蔵させ、オフセ
ット誤差およびゲイン誤差を算出するテストモード時に
は、内部電圧発生部の出力をリファレンス電圧近辺にお
いて漸次増減させ、前記ＡＤ変換部の出力のＬＳＢの反
転を観測することにより、電圧発生装置や演算装置を使
用せずに、ＡＤ変換器のオフセット誤差およびゲイン誤
差を算出することが可能となるため、ＡＤ変換器の評価
や検査における効率を向上させることができる。
よびゲイン誤差の測定を容易にするＡＤ変換器に関す
る。 【０００２】 【従来の技術】従来のＡＤ変換器のオフセット誤差およ
びゲイン誤差の算出においては、その性質上、例えば８
ｂｉｔＡＤ変換器の場合に、出力コード（０）と（１）
の切り換え点から０．５ＬＳＢ相当のアナログ電圧を引
いた点（ゼロスケール値）と理論電圧値との差をオフセ
ット誤差としていた。同様に、出力コード（２５４）と
（２５５）の切り換え点に０．５ＬＳＢ相当のアナログ
電圧を加えた点（フルスケール値）と理論電圧値との差
をゲイン誤差としていた。 【０００３】なお、ＡＤ変換器のゼロスケール値および
フルスケール値は一般的に様々な解釈があり、コードの
切り換え点をゼロスケール値およびフルスケール値と定
義するものや、切り換え点から０．５ＬＳＢを引いたり
足したりした点と定義するものなど様々であるが、ここ
では、コード（０）と（１）の切り換え点から０．５Ｌ
ＳＢを引いたものをゼロスケール値、コード（２５４）
と（２５５）の切り換え点に０．５ＬＳＢを加えたもの
をフルスケール値と定義する。 【０００４】通常、この算出手法では、ＡＤ変換器の外
部の装置から入力電圧を与え、出力された結果を演算し
て初めてオフセット誤差およびゲイン誤差が判明するこ
とになる。このような従来のオフセット誤差およびゲイ
ン誤差の算出手法を図７に示す。図７において、７０１
はＡＤ変換器、７０２はＡＤ変換器７０１のオフセット
誤差およびゲイン誤差の算出のために使用する外部の検
査装置である。 【０００５】検査装置７０２には、電圧発生装置、クロ
ック発生装置、演算装置などが含まれている。検査装置
７０２で発生されるアナログ電圧Ａｉｎおよびクロック
ＣＬＫはＡＤ変換器７０１に入力される。ＡＤ変換後、
ＡＤ変換器７０１は出力端子Ｄｏｕｔから変換されたデ
ジタルコードを出力し、これが検査装置７０２に取り込
まれる。検査装置７０２はデジタルコードの演算を行
い、オフセット誤差およびゲイン誤差を算出する。この
ように、ＡＤ変換器のオフセット誤差およびゲイン誤差
の算出は外部の検査装置に依存することになる。 【０００６】以下、オフセット誤差およびゲイン誤差の
算出方法について詳述する。ＡＤ変換器の評価において
は、出力に１ＬＳＢの変化を与える電圧差よりも小さな
ステップで電圧を入力する必要がある。通常ＡＤ変換器
のアナログ入力には、出力に１ＬＳＢの変化を与える電
圧差の１／４のステップで入力する。もちろん１／４よ
り細かく入力することが望ましい。 【０００７】出力に１ＬＳＢの変化を与える電圧差の１
／４のステップで電圧を入力すると、理想状態であれ
ば、ＡＤ変換された出力コードは１コードあたり４回出
現することになる。しかし、実際のデバイスは誤差を生
じるためにこの出現回数が異なってくる。出力コードご
とに入力電圧を足し、それを出現頻度で割り、コードご
との代表値を求めるのがヒストグラム法である。 【０００８】ゼロスケール値はコード(０)とコード
（１）の切り換え点から０．５ＬＳＢを引いた点、フル
スケール値はコード（２５４）と（２５５）の切り換え
点に０．５ＬＳＢを加えた点であると上述したが、実際
の検査装置では、切り換え点の算出をせずに、コード
（１）およびコード（２５４）の代表値を求める方式を
用いることがある。 【０００９】図２に、この代表値を求める方式によるゼ
ロスケール値算出方法を示す。図２において、横軸はＡ
Ｄ変換器の入力電圧、縦軸はＡＤ変換器が出力するデジ
タルコードである。横軸に出力に１ＬＳＢの変化を与え
る電圧差の１／４のステップで入力電圧が与えられ、Ａ
Ｄ変換された結果がコード（０）、コード（１）、コー
ド（２）、コード（３）に得られている。ここで、点２
０１がコード（１）の代表値、点２０２がコード（２）
の代表値、点２０３がコード（３）の代表値である。 【００１０】８ｂｉｔＡＤ変換器の場合、コード（１）
の代表値２０１から１ＬＳＢを引いたものがゼロスケー
ル値２０４であり、この値と理論ゼロスケール値との差
分がオフセット誤差となる。また、コード（２５４）の
代表値に１ＬＳＢを加えたものがフルスケール値であ
り、この値と理論フルスケール値との差分がゲイン誤差
となる。 【００１１】ここでオフセット誤差およびゲイン誤差を
求めるのには１ＬＳＢを求める必要がある。１ＬＳＢの
算出方法としては、コード（２５４）の代表値とコード
（１）の代表値の差分を２５３で割ったものを１ＬＳＢ
とすることができる。すなわち、従来の方式では、各コ
ードの代表値を求め、１ＬＳＢを求め、ゼロスケール値
およびフルスケール値を求め、その上で、ＡＤ変換器の
オフセット誤差およびゲイン誤差を算出する。 【００１２】 【発明が解決しようとする課題】しかしながら、上記従
来のゼロスケール値およびフルスケール値の算出方法
は、上述したように、電圧発生装置や演算装置などの外
部の検査装置を常に必要とするという点で不便であり、
また、算出方法が検査装置の演算アルゴリズムに依存す
るという点で不自由であった。 【００１３】本発明はかかる点に鑑みてなされたもので
あり、電圧発生装置や演算装置などの外部の検査装置を
使用することなく、クロック入力およびＡＤ変換器出力
の観測のみでオフセット誤差およびゲイン誤差を算出す
ることが可能なＡＤ変換器を提供することを目的とす
る。 【００１４】 【課題を解決するための手段】この目的を達成するため
に、本発明の第１のＡＤ変換器は、ＡＤ変換部（ＡＤ変
換部１０２）と、前記ＡＤ変換部の出力に１ＬＳＢの変
化を与えるＡＤ変換部入力の電圧差より小さい電圧単位
で出力電圧を調整可能な内部電圧発生部（内部電圧発生
部１０３）と、前記ＡＤ変換部の入力としてモード指定
に応じて外部入力または前記内部電圧発生部の出力を選
択する選択器（選択器１０５）と、前記内部電圧発生部
の出力をリファレンス電圧近辺において漸次増減させる
ように制御する制御部（制御部１０４）と、を備える。 【００１５】第１のＡＤ変換器によれば、モード指定に
応じて、ＡＤ変換部の出力に１ＬＳＢの変化を与えるＡ
Ｄ変換部入力の電圧差より小さい電圧単位で、内部電圧
発生部の出力電圧をリファレンス電圧近辺において漸次
増減させ、これをＡＤ変換部に入力し、ＡＤ変換部の出
力のＬＳＢの反転を観測することにより、コード（０）
とコード（１）の切り換え点およびコード（２５４）と
コード（２５５）の切り換え点が得られ、これからゼロ
スケール値およびフルスケール値を算出することができ
る。 【００１６】本発明の第２のＡＤ変換器は、第１のＡＤ
変換器において、前記内部電圧発生部は、電源およびリ
ファレンス電圧間を接続した抵抗列と、前記抵抗列の各
接続点から出力を取り出す複数のスイッチにより構成さ
れるものである。 【００１７】第２のＡＤ変換器によれば、第１のＡＤ変
換器に必要な内部電圧発生部を、抵抗列および制御部か
ら制御可能なスイッチで構成される標準的な回路で容易
に実現することができる。 【００１８】本発明の第３のＡＤ変換器は、第１または
第２のＡＤ変換器において、前記制御部は、前記モード
指定に応じて、前記内部電圧発生部の出力をリファレン
ス電圧近辺において漸次増減させ、前記ＡＤ変換部の出
力のＬＳＢの反転を観測することにより、ゼロスケール
値およびフルスケール値を算出するものである。 【００１９】第３のＡＤ変換器によれば、ＡＤ変換部出
力のＬＳＢの反転を観測する機能をＡＤ変換器に内蔵す
る制御部に与えることにより、オフセット誤差およびゲ
イン誤差を求めるモード指定時に、自動的に制御部にゼ
ロスケール値およびフルスケール値を算出させ、その結
果を外部に取り出すことが可能になる。 【００２０】 【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の一実
施の形態に係るＡＤ変換器の構成を示すブロック図であ
る。図１において、ＡＤ変換器１０１は、ＡＤ変換部１
０２、内部電圧発生部１０３、制御部１０４、選択器１
０５から構成され、端子として、アナログ電圧入力Ａｉ
ｎ、デジタルコード出力Ｄｏｕｔ、リファレンス電圧入
力ＶＲＥＦＨおよびＶＲＥＦＬ、クロック入力ＣＬＫ、
モード指定ＭＯＤＥを備える。 【００２１】モード指定ＭＯＤＥは、通常のＡＤ変換を
行う通常モードと、オフセット誤差およびゲイン誤差を
算出するためのテストモードとの間の選択を指定する。
さらにテストモード時には、オフセット誤差を求めるモ
ードであるか、またはゲイン誤差を求めるモードである
かを指定する。選択器１０５は、ＡＤ変換部１０２の入
力として、通常モード時にはＡｉｎを選択し、テストモ
ード時には内部電圧発生部１０３の出力を選択する。 【００２２】ＡＤ変換部１０２は、選択器１０５により
選択された入力に対してＡＤ変換を施し、変換されたデ
ジタルコードをＤｏｕｔに出力する。クロック入力ＣＬ
Ｋは制御部１０４を介してＡＤ変換部１０２にサンプリ
ングクロックとして入力される。通常モードにおいて
は、内部電圧発生部は一切関係なく、ＡＤ変換器１０１
は通常のＡＤ変換動作を行う。ＡＤ変換部１０２の内部
構成は、フラッシュ型、逐次比較型、その他のいずれの
形式であってもよい。 【００２３】内部電圧発生部１０３は、ＡＤ変換部の出
力に１ＬＳＢの変化を与えるＡＤ変換部入力の電圧差よ
り小さい電圧単位で出力電圧を調整することができるよ
うに構成される。これは、図１に示すように、電源およ
びリファレンス電圧間に跨って、ＶＤＤ、ＶＲＥＦＨ、
ＶＲＥＦＬ、ＶＳＳの順にそれぞれの間に接続された抵
抗列と、抵抗列の各接続点から出力を取り出す複数のス
イッチとで構成することができる。出力を取り出す際に
は複数のスイッチのいずれか１個をオンにする。ただ
し、出力電圧を同様に調整することができる他の構成で
あってもよい。 【００２４】ここで、ＶＲＥＦＨはＡＤ変換器１０１の
入力のフルスケール値であり、ＶＲＥＦＬはゼロスケー
ル値である。また、リファレンス電圧ＶＲＥＦＨおよび
ＶＲＥＦＬは外部から与えられるものとしているが、Ａ
Ｄ変換部１０２の内部で発生させる場合もあり得る。 【００２５】制御部１０４は、テストモード時に、クロ
ック入力ＣＬＫに同期して内部電圧発生部１０３の出力
をリファレンス電圧近辺において漸次増減させるように
制御する。以下、この動作について詳しく説明する。 【００２６】まず、オフセット誤差を求める動作につい
て説明する。モード指定ＭＯＤＥがオフセット誤差を求
めるモードになると、内部電圧発生部１０３が図１に示
すように抵抗列とスイッチで構成されている場合、制御
部１０４は、まず抵抗列の最もＶＳＳ側のスイッチｃを
オンにする。このとき発生した電圧は、選択器１０５を
介してＡＤ変換部１０２に入力される。入力された電圧
はＡＤ変換され、変換結果が外部端子Ｄｏｕｔに出力さ
れる。ここでＤｏｕｔのＬＳＢに着目すると、入力がＶ
ＲＥＦＬレベルより低い電圧であるため、ＡＤ変換部１
０２はコード（０）を出力する。すなわち、ＬＳＢに０
を出力する。 【００２７】次に、制御部１０４は抵抗列のＶＳＳ側か
ら２番目のスイッチｄをオンにする。ＡＤ変換部１０２
はやはりコード（０）を出力する。すなわちＬＳＢに０
を出力する。次に、制御部１０４は抵抗列のＶＳＳ側か
ら３番目のスイッチｅをオンにする。ＡＤ変換部１０２
はやはりコード（０）を出力する。すなわちＬＳＢに０
を出力する。これを繰り返していくと、どこかでＡＤ変
換部１０２のＬＳＢが１に反転するときがある。 【００２８】このオフセット誤差を求める詳細な動作例
を図３および図５を用いて説明する。図３は内部電圧発
生部１０３のＶＲＥＦＬ側の拡大図であり、図５はオフ
セット誤差を求めるモード時にデジタルコード出力Ｄｏ
ｕｔのＬＳＢを観測した波形図である。 【００２９】図５における１発目のクロックにて図３の
スイッチｃをオンにし、２発目のクロックでスイッチｄ
をオン、３発目のクロックでスイッチｅをオン、と逐次
スイッチをオンしていく。その結果、図５では６発目の
クロックでＤｏｕｔのＬＳＢが反転している。すなわ
ち、図３におけるＶＲＥＦＬの一つ上側のスイッチをオ
ンにしたときに、この電圧がＡＤ変換されてＬＳＢが反
転したことになる。 【００３０】図３の抵抗列が０．１ＬＳＢ精度で構成さ
れている場合、すなわち、ＡＤ変換部の出力に０．１Ｌ
ＳＢの変化を生じさせる電圧単位でＡＤ変換部入力を増
減させることができるように構成されている場合に、ゼ
ロスケール値は切り換え点から０．５ＬＳＢを引いた点
であるので、実際に反転した切り換え点（＋０．１ＬＳ
Ｂ）から０．５ＬＳＢを引いて、オフセット誤差は約−
０．４ＬＳＢであったということが分かる。 【００３１】このようにして、電圧発生装置、演算装置
を用いることなく、クロック入力ＣＬＫとＡＤ変換器の
ＬＳＢを観測するだけでオフセット誤差が判明する。 【００３２】次に、ゲイン誤差を求める動作について説
明する。モード指定ＭＯＤＥがゲイン誤差を求めるモー
ドになると、制御部１０４は、まず内部電圧発生部１０
３内の抵抗列の最もＶＤＤ側のスイッチｘをオンにす
る。このとき発生した電圧は、選択器１０５を介してＡ
Ｄ変換部１０２に入力される。入力された電圧はＡＤ変
換され、変換結果が外部端子Ｄｏｕｔに出力される。こ
こでＤｏｕｔのＬＳＢに着目すると、入力がＶＲＥＦＨ
レベルより高い電圧であるため、ＡＤ変換部１０２はフ
ルコードを出力する。すなわち、ＬＳＢに１を出力す
る。 【００３３】次に、制御部１０４は抵抗列のＶＤＤ側か
ら２番目のスイッチｙをオンにする。ＡＤ変換部１０２
はやはりフルコードを出力する。すなわちＬＳＢに１を
出力する。次に、制御部１０４は抵抗列のＶＤＤ側から
３番目のスイッチｚをオンにする。ＡＤ変換部１０２は
やはりフルコードを出力する。すなわちＬＳＢに１を出
力する。これを繰り返していくと、どこかでＡＤ変換部
１０２のＬＳＢが０に反転するときがある。 【００３４】このゲイン誤差を求める詳細な動作例を図
４および図６を用いて説明する。図４は内部電圧発生部
１０３のＶＲＥＦＨ側の拡大図であり、図６はゲイン誤
差を求めるモード時にデジタルコード出力ＤｏｕｔのＬ
ＳＢを観測した波形図である。 【００３５】図６における１発目のクロックにて図４の
スイッチｘをオンにし、２発目のクロックでスイッチｙ
をオン、３発目のクロックでスイッチｚをオン、と逐次
スイッチをオンしていく。その結果、図６では６発目の
クロックでＤｏｕｔのＬＳＢが反転している。すなわ
ち、図４におけるＶＲＥＦＨの一つ下側のスイッチをオ
ンにしたときに、この電圧がＡＤ変換されてＬＳＢが反
転したことになる。 【００３６】図４の抵抗列が０．１ＬＳＢ精度で構成さ
れている場合、すなわち、ＡＤ変換部の出力に０．１Ｌ
ＳＢの変化を生じさせる電圧単位でＡＤ変換部入力を増
減させることができるように構成されている場合に、フ
ルスケール値は切り換え点に０．５ＬＳＢを加えた点で
あるので、実際に反転した切り換え点（−０．１ＬＳ
Ｂ）に０．５ＬＳＢを加えて、ゲイン誤差は約＋０．４
ＬＳＢであったということが分かる。 【００３７】このようにして、電圧発生装置、演算装置
を用いることなく、クロック入力ＣＬＫとＡＤ変換器の
ＬＳＢを観測しているだけでゲイン誤差が判明する。 【００３８】なお、図３と図４では、スイッチの数、抵
抗列の精度等を具体的に例示して説明したが、これらは
目的に応じて構成されたものであればよい。また、内部
電圧発生部の構成も抵抗列とスイッチで説明している
が、ＡＤ変換器の出力に１ＬＳＢの変化を生じさせる電
圧差より小さな電圧単位でＡＤ変換入力を増減させるこ
とができるものであれば、他の構成であってもよい。 【００３９】また、本実施の形態の構成では、クロック
入力ＣＬＫとＡＤ変換器のＬＳＢを外部から観測する構
成例を説明したが、これらを観測する機能をＡＤ変換器
に内蔵する制御部に与えることにより、テストモード指
定時に自動的に制御部にゼロスケール値およびフルスケ
ール値を算出させ、その結果を外部に取り出すことも可
能である。 【００４０】このように、本実施の形態の構成によれ
ば、図７に示した従来の技術で考えられる構成に比べ
て、オフセット誤差およびゲイン誤差を、電圧発生装置
や演算装置を使用せずに、クロック入力とＡＤ変換器の
ＬＳＢの観測のみで求めることができるため、ＡＤ変換
器の評価や検査において有利な回路構成であると言え
る。 【００４１】 【発明の効果】以上説明したように、本発明によれば、
ＡＤ変換器の出力に１ＬＳＢの変化を生じさせる電圧差
より小さな電圧単位でＡＤ変換入力を増減させることが
できる内部電圧発生部をＡＤ変換器に内蔵させ、オフセ
ット誤差およびゲイン誤差を算出するテストモード時に
は、内部電圧発生部の出力をリファレンス電圧近辺にお
いて漸次増減させ、前記ＡＤ変換部の出力のＬＳＢの反
転を観測することにより、電圧発生装置や演算装置を使
用せずに、ＡＤ変換器のオフセット誤差およびゲイン誤
差を算出することが可能となるため、ＡＤ変換器の評価
や検査における効率を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るＡＤ変換器の構成
を示すブロック図である。 【図２】ＡＤ変換器のゼロスケール値の算出方法を示す
図である。 【図３】内部電圧発生部のＶＲＥＦＬ側の拡大図であ
る。 【図４】内部電圧発生部のＶＲＥＦＨ側の拡大図であ
る。 【図５】オフセット誤差を求めるモード時にＡＤ変換器
出力のＬＳＢを観測した波形図である。 【図６】ゲイン誤差を求めるモード時にＡＤ変換器出力
のＬＳＢを観測した波形図である。 【図７】従来のオフセット誤差およびゲイン誤差の算出
手法を示す図である。 【符号の説明】 １０１ ＡＤ変換器 １０２ ＡＤ変換部 １０３ 内部電圧発生部 １０４ 制御部 １０５ 選択器 ２０１ コード（１）の代表値 ２０２ コード（２）の代表値 ２０３ コード（３）の代表値 ２０４ ゼロスケール値 ７０１ ＡＤ変換器 ７０２ 検査装置
を示すブロック図である。 【図２】ＡＤ変換器のゼロスケール値の算出方法を示す
図である。 【図３】内部電圧発生部のＶＲＥＦＬ側の拡大図であ
る。 【図４】内部電圧発生部のＶＲＥＦＨ側の拡大図であ
る。 【図５】オフセット誤差を求めるモード時にＡＤ変換器
出力のＬＳＢを観測した波形図である。 【図６】ゲイン誤差を求めるモード時にＡＤ変換器出力
のＬＳＢを観測した波形図である。 【図７】従来のオフセット誤差およびゲイン誤差の算出
手法を示す図である。 【符号の説明】 １０１ ＡＤ変換器 １０２ ＡＤ変換部 １０３ 内部電圧発生部 １０４ 制御部 １０５ 選択器 ２０１ コード（１）の代表値 ２０２ コード（２）の代表値 ２０３ コード（３）の代表値 ２０４ ゼロスケール値 ７０１ ＡＤ変換器 ７０２ 検査装置
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 ＡＤ変換部と、 前記ＡＤ変換部の出力に１ＬＳＢの変化を与えるＡＤ変
換部入力の電圧差より小さい電圧単位で出力電圧を調整
可能な電圧発生部と、 前記ＡＤ変換部の入力としてモード指定に応じて外部入
力または前記電圧発生部の出力を選択する選択器と、 前記電圧発生部の出力をリファレンス電圧近辺において
漸次増減させるように制御する制御部と、を備え、 前記電圧発生部は、電源電圧とリファレンス電圧とグラ
ンド電源電圧との間を接続した抵抗列と、前記抵抗列の
リファレンス電圧近辺のみから出力を取り出す複数のス
イッチにより構成され、 前記制御部は、前記モード指定に応じて、前記電圧発生
部の出力をリファレンス電圧近辺において漸次増減さ
せ、前記ＡＤ変換部の出力のＬＳＢの反転を観測するこ
とにより、ゼロスケール値およびフルスケール値を算出
することを特徴とするＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001379105A JP3514316B2 (ja) | 2001-12-12 | 2001-12-12 | Ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001379105A JP3514316B2 (ja) | 2001-12-12 | 2001-12-12 | Ａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003179491A JP2003179491A (ja) | 2003-06-27 |
| JP3514316B2 true JP3514316B2 (ja) | 2004-03-31 |
Family
ID=19186614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001379105A Expired - Fee Related JP3514316B2 (ja) | 2001-12-12 | 2001-12-12 | Ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3514316B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007285764A (ja) * | 2006-04-13 | 2007-11-01 | Toshiba Lsi System Support Kk | 半導体装置及びその自己試験故障検出方法 |
| WO2015049720A1 (ja) * | 2013-10-01 | 2015-04-09 | 富士通株式会社 | Ａ／ｄ変換器およびａ／ｄ変換器の校正方法 |
| KR101616445B1 (ko) * | 2014-09-29 | 2016-04-28 | 삼성중공업 주식회사 | 아날로그 입력 회로의 고장 여부를 진단하는 전자 장치 |
-
2001
- 2001-12-12 JP JP2001379105A patent/JP3514316B2/ja not_active Expired - Fee Related
Also Published As
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|---|---|
| JP2003179491A (ja) | 2003-06-27 |
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