DE3640672A1 - Verfahren und vorrichtung zur kalibrierung einer analog/digitalwandlereinrichtung - Google Patents

Description

Die Erfindung betrifft ein Verfahren zur Kalibrierung einer Analog/Digitalwandlereinrichtung gemäß den Oberbegriffen der Patentansprüche 1 und 17 sowie eine Vorrichtung zur Durchführung des Verfahrens gemäß dem Oberbegriff des Patentanspruchs 8.

Insbesondere bezieht sich die Erfindung auf ein Verfahren sowie auf eine Vorrichtung zur Kalibrierung der Phasenbeziehung zwischen Taktsignalen für eine Mehrzahl von A/D- Wandlern, an die ein gemeinsames Analogsignal angelegt wird.

Ein analoges Eingangssignal wird häufig mit Hilfe digitaler Technik weiterverarbeitet. Das analoge Eingangssignal wird mit Hilfe einer A/D-Wandlereinrichtung in eine digitale Form umgewandelt, wobei die A/D-Wandlereinrichtung das Analogsignal abtastet und quantisiert. Um einwandfreie Ergebnisse zu erhalten, muß die Abtastfrequenz wenigstens zweimal so groß wie die Frequenz der höchsten Frequenzkomponente im Analogsignal sein. Um daher ein hochfrequentes Analogsignal mit Hilfe der Digitaltechnik weiterverarbeiten zu können, ist es erforderlich, eine A/D-Wandlereinrichtung mit hoher Abtastfrequenz einzusetzen.

Bei einer konventionellen A/D-Wandlereinrichtung ist nur ein einziger A/D-Wandler vorhanden, so daß sie nicht in der Lage ist, für alle Anwendungsbereiche das analoge Eingangssignal mit einer hinreichend hohen Frequenz abzutasten. Für Hochgeschwindigkeitsabtastungen eines analogen Eingangssignals ist daher eine A/D-Wandlereinrichtung entwickelt worden, die im sogenannten verzahnten bzw. verschachtelten Betrieb arbeitet, bei dem das analoge Eingangssignal mehreren A/D-Wandlern zugeführt wird, beispielsweise einer Anzahl N, wobei N eine ganze Zahl größer Eins ist. Darüber hinaus werden N-Phasen-Taktsignale jeweils an die A/D-Wandler gelegt, so daß die A/D-Wandler nacheinander arbeiten. Hierdurch kann die effektive Abtastfrequenz wesentlich erhöht werden.

Fig. 1 zeigt ein Blockdiagramm einer konventionellen A/D- Wandlereinrichtung für den verzahnten bzw. verschachtelten Betrieb. Ein analoges Eingangssignal wird über eine Eingangsklemme 10 an zwei A/D-Wandler 12 und 14 gelegt. In diesem Fall ist N = 2. Jeder A/D-Wandler 12 bzw. 14 kann vom Parallelvergleichstyp sein oder vom Serien/Paralleltyp, bestehend aus einem A/D-Wandler vom Parallelvergleichstyp, einem Digital/Analog-Wandler und einem Differenzverstärker. Ein Taktgenerator 16 erzeugt Zweiphasen- Taktsignale, die um 180° gegeneinander verschoben sind. Sie sind also um 180° außer Phase. Durch die A/D-Wandler 12 und 14 wird das analoge Eingangssignal in zwei Digitalsignale umgewandelt, und zwar jeweils in Abhängigkeit der Zweiphasen-Taktsignale. Abtasthalteschaltungen oder Spurhalteschaltungen können als Eingangsstufen für die A/D- Wandler 12 und 14 vorgesehen sein. Ferner kann auch die Abtastfunktion den A/D-Wandlern zugeführt werden. Da zwischen den Taktsignalen, die an die A/D-Wandler 12 und 14 geliefert werden, eine Phasendifferenz von 180° besteht, wird das analoge Eingangssignal durch diese A/D-Wandler wechselweise abgetastet und in ein Digitalsignal umgewandelt. Die maximale Abtastfrequenz der A/D-Wandlereinrichtung ist daher doppelt so groß (N = 2) wie die eines jeden A/D-Wandlers 12, 14.

Mit Hilfe eines Multiplexers können die digitalen Ausgangssignale der A/D-Wandler 12 und 14 direkt wechselweise ausgewählt werden. Entsprechend der Fig. 1 werden jedoch die Ausgangssignale der A/D-Wandler in Speichern 20 und 22 gespeichert, z. B. in RAMs. Nach dem Speichervorgang werden die Inhalte der Speicher 20 und 22 mit Hilfe eines Multiplexers 24 (MUX) wechselweise gelesen bzw. ausgewählt. Die in Fig. 1 gezeigte Schaltung läßt sich beispielsweise in einer Signalverlaufs-Speichereinrichtung, einem Digitalanzeigegerät, z. B. zur vorübergehenden Darstellung von Daten, einem digital arbeitenden Oszilloskop, usw. einsetzen.

Wird durch die A/D-Wandlereinrichtung nach Fig. 1 ein rampenförmiger Signalverlauf 26 entsprechend der Fig. 2 abgetastet, und wird darüber hinaus der A/D-Umwandlungsbetrieb nach jeweils einer konstanten Periode durchgeführt, beispielsweise zu den Zeiten t _n-1, t _n , t _n+1, t _n+2, so tastet der A/D-Wandler 12 den rampenförmigen Signalverlauf 26 zu den Zeitpunkten t _n-1, t _n+1, t _n+3, . . . ab und wandelt die abgetasteten Werte in Digitalwerte um, während der A/D-Wandler 14 den rampenförmigen Signalverlauf 26 zu den Zeitpunkten t _n , t _n+2, . . . abtastet und die abgetasteten Werte in Digitalwerte umwandelt, wie die Fig. 2 zeigt. Unter idealen Bedingungen werden die Digitalwerte d _n-1, d _n , d _n+1, d _n+2, . . . erhalten. In der Praxis jedoch wird das analoge Eingangssignal nicht nach konstanten Zeitabständen abgetastet und in eine digitale Form umgewandelt, da sich die A/D-Wandler in ihren Eigenschaften oft unterscheiden. Beispielsweise können unterschiedliche Verzögerungslaufzeiten auftreten, Phasenverschiebungsfehler in den Taktsignalen, Differenzen bezüglich der Verzögerungslaufzeit in den Ausgangsstufen der A/D-Wandler, oder Kombinationen der genannten Phänomene. Diese Fehler führen dazu, daß sich die Zeiten t _n , t _n+2, . . . zu den Zeiten t′ _n , t′ _n+2, . . . verschieben, so daß statt der Digitalwerte d _n , d _n+2, . . . die verschobenen Digitalwerte d′ _n , d′ _n+2, . . . erhalten werden. Bei Verwendung mehrerer A/D-Wandler zum Abtasten eines hochfrequenten Eingangssignals treten somit in der A/D-Wandlereinrichtung Fehler auf.

Eine A/D-Wandlereinrichtung, bei der das obige Problem beseitigt ist, ist in Fig. 3 gezeigt. Diese A/D-Wandlereinrichtung basiert auf der US-PS 43 45 241 vom 17. August 1982. Entsprechend der Fig. 3 empfängt der A/D-Wandler 12 sein Taktsignal über eine Schaltung 26 mit fester Verzögerungszeit, während der A/D-Wandler 14 sein Taktsignal über eine Schaltung 28 mit variabler Verzögerungszeit empfängt. Das Taktsignal des A/D-Wandlers 14 eilt demjenigen des A/D-Wandlers 12 vor, wenn der Verzögerungswert der variablen Verzögerungsschaltung 28 kleiner ist als derjenige der festen Verzögerungsschaltung 26. Dagegen eilt das Taktsignal für den A/D-Wandler 12 dem Taktsignal für den A/D- Wandler 14 vor, wenn der Verzögerungswert der variablen Verzögerungsschaltung 28 größer ist als der der festen Verzögerungsschaltung 26. Das bedeutet also, daß es möglich ist, wahlweise die Phasendifferenz zwischen den Taktsignalen der A/D-Wandler 12 und 14 einzustellen.

Um die Einstellung der Phasendifferenz zwischen den Taktsignalen vornehmen zu können, wird ein Rampengenerator 32 mit Hilfe eines Schalters 30 in Fig. 3 ausgewählt, so daß der rampenförmige und in Fig. 2 dargestellte Signalverlauf 26 (durchgezogene Linie in Fig. 2) beiden A/D-Wandlern 12 und 14 zuführbar ist. Die A/D-Wandler 12 und 14 wandeln abwechselnd den rampenförmigen Signalverlauf 26 in jeweils einen Digitalwert um und speichern die umgewandelten Digitalwerte in den Speichern 20 und 22 in aufeinanderfolgender Weise. Nach Speicherung einer vorbestimmten Anzahl von Digitalwerten werden mit Hilfe einer Steuerschaltung 34, die beispielsweise eine zentrale Prozessoreinheit (CPU) sein kann, die Digitalwerte d _n-1, d _n+1, d _n+3, . . . aus dem Speicher 20 und die Digitalwerte d _n , d _n+2, d _n+4, . . . aus dem Speicher 22 ausgelesen. Die Steuerschaltung 34 berechnet dann die Werte d _n -d _n-1, d _n+1-d _n , d _n+2-d _n+1, d _n+3-d _n+2, . . . und stellt die Verzögerungszeit der Schaltung 28 mit variabler Verzögerungszeit so ein, daß die berechneten Differenzen einander gleich werden. Auf diese Weise läßt sich die Phasendifferenz zwischen den Taktsignalen für die A/D-Wandler 12 und 14 kalibrieren bzw. eichen.

Mit Hilfe des in der US-PS 43 45 241 beschriebenen Aufbaus kann somit der Umwandlungsfehler, der aufgrund der Verwendung mehrerer A/D-Wandler erzeugt wird, wenigstens teilweise beseitigt werden. Es können jedoch immer noch Fehler aufgrund von Nichtlinearitäten innerhalb des rampenförmigen Signalverlaufs auftreten, wenn der Quantisierungsschritt der A/D-Wandler klein ist. Weist das Referenzsignal einen anderen als einen rampenförmigen Signalverlauf auf, so können andererseits Fehler aufgrund eines nicht exakten bzw. unreinen Referenzsignalverlaufs hervorgerufen werden. Es ist sehr schwierig, einen Referenzsignalverlauf zu erzeugen, der für die Zwecke der Kalibrierung bzw. Eichung einer hochgenauen Multibit-A/D-Wandlereinrichtung hinreichend exakt ist. Mit Hilfe der in der US- PS 43 45 241 beschriebenen A/D-Wandlereinrichtung läßt sich eine derart genaue Kalibrierung bzw. Einstellung der Phasendifferenzen der Taktsignale für die mehreren A/D- Wandler innerhalb der Einrichtung nicht ausführen.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Vorrichtung zur Kalibrierung einer Analog/Digital- Wandlereinrichtung mit mehreren im verschachtelten Betrieb arbeitenden Analog/Digital-Wandlern anzugeben, derart, daß eine hochgenaue Kalibrierung der Taktsignale für die Analog/Digital-Wandler auch bei einem weniger genauen Referenzsignal möglich ist.

Die verfahrensseitige Lösung der gestellten Aufgabe ist jeweils im kennzeichnenden Teil des Patentanspruchs 1 und des Patentanspruchs 17 angegeben. Die vorrichtungsseitige Lösung der gestellten Aufgabe ist dem Patentanspruch 8 zu entnehmen.

Vorteilhafte Ausgestaltungen der Erfindung finden sich in den jeweils nachgeordneten Unteransprüchen.

Ein Verfahren zur Kalibrierung der Phasenbeziehung von N- Phasen-Taktsignalen für eine Analog/Digital-Wandlereinrichtung mit einem Taktgenerator zur Erzeugung der N-Phasen- Taktsignale, wobei N eine ganze Zahl größer als 1 ist, und N Analog/Digital-Wandlern zur Abtastung eines gemeinsamen analogen Eingangssignals in Abhängigkeit der jeweiligen N- Phasen-Taktsignale sowie zur Umwandlung der abgetasteten analogen Eingangssignalwerte in jeweils einen Digitalwert zeichnet sich durch folgende Verfahrensschritte aus:

• - Anlegen eines gemeinsamen analogen Referenzsignals an alle N Analog/Digital-Wandler, das mit den N-Phasen- Taktsignalen synchronisiert ist,
• - Auswählen der durch die N Analog/Digital-Wandler gelieferten Digitalwerte an einander entsprechenden Abtastpunkten des Referenzsignals, und
• - Einstellung der Phasenbeziehung der N-Phasen-Taktsignale, derart, daß die ausgewählten Digitalwerte der N Analog/ Digital-Wandler im wesentlichen einander gleich sind.

Ein Verfahren zur Kalibrierung der Phasenbeziehung von N- Phasen-Taktsignalen, wobei N eine ganze Zahl größer 1 ist, zeichnet sich ebenfalls durch folgende Verfahrensschritte aus:

• - gleichzeitiges Anlegen eines wiederholt auftretenden analogen Referenzsignals an N Analog/Digitalwandler, wobei das wiederholt auftretende analoge Referenzsignal mit den N-Phasen-Taktsignalen synchronisiert ist,
• - Anlegen der N-Phasen-Taktsignale an die jeweiligen N Analog/Digitalwandler zur Abtastung des analogen Referenzsignals sowie zur Umwandlung der abgetasteten Referenzsignalwerte in jeweils einen Digitalwert,
• - Auswählen der durch die N Analog/Digitalwandler gelieferten Digitalwerte an einander entsprechenden Abtastpunkten von aufeinanderfolgenden Zyklen des wiederholt auftretenden Referenzsignals,
• - Vergleich der ausgewählten Digitalwerte miteinander und, falls die ausgewählten Digitalwerte nicht untereinander gleich sind,
• - Einstellung der Phasenbeziehung der N-Phasen-Taktsignale, derart, daß die Differenz zwischen den ausgewählten Digitalwerten vermindert wird.

Eine Vorrichtung zur Durchführung des Verfahrens ist gekennzeichnet durch

• - einen Referenzsignalgenerator zur Erzeugung eines analogen Referenzsignals synchron mit den Taktsignalen, das an die N Analog/Digitalwandler gemeinsam anlegbar ist,
• - eine Phaseneinstelleinrichtung zur Einstellung der Phasenbeziehung der N-Phasen-Taktsignale, und
• - eine Steuereinrichtung zum Auswählen der durch die N Analog/Digitalwandler gelieferten Digitalwerte an einander entsprechenden Abtastpunkten des Referenzsignals sowie zur Steuerung der Phaseneinstelleinrichtung, derart, daß die ausgewählten Digitalwerte der N Analog/Digitalwandler im wesentlichen einander gleich sind.

Als bevorzugtes Ausführungsbeispiel der Erfindung ist eine A/D-Wandlereinrichtung beschrieben, die einen Taktgenerator zur Erzeugung von N-Phasen-Taktsignalen sowie N Analog/ Digital-Wandler zur Abtastung eines gemeinsamen analogen Eingangssignals in Abhängigkeit der N-Phasen-Taktsignale aufweist. N ist dabei eine ganze Zahl größer 1. Jeweils ein Taktsignal der N-Taktsignale wird einem A/D- Wandler zugeführt. Die abgetasteten Werte des analogen Eingangs- bzw. Referenzsignals werden jeweils in digitale Werte bzw. Signale umgewandelt. Um die relativen Phasen der N-Phasen-Taktsignale einstellen bzw. kalibrieren zu können, wird ein Referenzsignal wiederholt erzeugt, und zwar synchron mit den Taktsignalen, die den N Analog/Digital- Wandlern zugeführt werden. Dieses Referenzsignal wird allen A/D-Wandlern gemeinsam bzw. gleichzeitig zugeführt. Die digitalen Ausgangswerte der N Analog/Digitalwandler werden z. B. zwischengespeichert und so ausgewählt, daß digitale Werte von einander entsprechenden Abtastpunkten in aufeinanderfolgenden Zyklen des wiederholt erzeugten Referenzsignals erfaßt werden. Zur Einstellung der relativen Phase der N-Phasen-Taktsignale werden dann die ausgewählten Digitalwerte der N Analog/Digitalwandler aneinander angeglichen. Hierzu kann die Differenz zwischen ihnen gebildet und entsprechend vermindert werden. Der Vorgang wird so lange wiederholt, bis die Differenz entweder Null ist oder in einem vorbestimmten Toleranzbereich liegt.

In Übereinstimmung mit der Erfindung werden nur solche von den N Analog/Digitalwandlern gelieferten Digitalwerte ausgewählt, die an einander entsprechenden Abtastpunkten von aufeinanderfolgenden Zyklen des wiederholt erzeugten Referenzsignals liegen. Im Prinzip sollten die Amplituden an den einander entsprechenden Abtastpunkten der jeweiligen Zyklen untereinander gleich sein, unabhängig von der Linearität des Referenzsignals. Die entsprechenden Amplituden an den genannten Abtastpunkten werden der Reihe nach mit Hilfe der verschiedenen A/D-Wandler in Digitalwerte umgewandelt. Das heißt, daß im ersten Zyklus des Referenzsignals die entsprechenden Signalwerte durch einen ersten Analog/Digitalwandler umgewandelt werden, die im zweiten Zyklus des Referenzsignals vorhandenen Signalwerte durch einen zweiten Analog/Digitalwandler umgewandelt werden, usw. Beispielsweise können hier nur die Signalwerte im Bereich der jeweils aufsteigenden Flanken des Referenzsignals in den jeweiligen Zyklen herangezogen werden. Es können aber auch nur die Signalwerte in den jeweils abnehmenden Referenzsignalbereichen herangezogen werden. Die Phasenkorrektur erfolgt durch Einstellung der relativen Phase der N-Phasen-Taktsignale zueinander, derart, daß die genannten ausgewählten Digitalwerte der A/D-Wandler aneinander angeglichen werden. Da die Phasenkalibrierung nicht durch Linearitätseigenschaften des Referenzsignals beeinflußt wird, kann eine hochgenaue und im verzahnten bzw. verschachtelten Betrieb arbeitende Analog/ Digital-Wandlereinrichtung durch Multibit-A/D-Wandler aufgebaut werden.

Die Zeichnung stellt Ausführungsbeispiele der Erfindung dar. Es zeigen:

Fig. 1 ein Blockdiagramm eines verzahnten A/D-Wandlers,

Fig. 2 ein Diagramm zur Erläuterung der Wirkungsweise des verzahnten A/D-Wandlers nach Fig. 1,

Fig. 3 ein Blockdiagramm eines weiteren verzahnten A/D- Wandlers mit einer Phasenfehler-Kalibrierfunktion,

Fig. 4 ein Blockdiagramm eines bevorzugten Ausführungsbeispiels der Erfindung,

Fig. 5 ein Zeitablaufdiagramm zur Erläuterung der Wirkungsweise des in Fig. 4 dargestellten Ausführungsbeispiels,

Fig. 6 Speicherinhalte von Speichern, die im Ausführungsbeispiel nach Fig. 4 verwendet werden,

Fig. 7 bis 9 Flußdiagramme zur Erläuterung der Wirkungsweise des in Fig. 4 gezeigten Ausführungsbeispiels,

Fig. 10A bis 10D Signalverläufe zur Erläuterung der Wirkungsweise des in Fig. 4 dargestellten Ausführungsbeispiels,

Fig. 11 und 12 weitere Speicherinhalte von Speichern, die im Ausführungsbeispiel nach Fig. 4 verwendet werden,

Fig. 13 ein Schaltungsdiagramm eines Referenzsignalgenerators für das in Fig. 4 dargestellte Ausführungsbeispiel,

Fig. 14 ein Schaltungsdiagramm einer variablen Verzögerungsschaltung für das in Fig. 4 dargestellte Ausführungsbeispiel,

Fig. 15 ein Blockdiagramm eines weiteren Ausführungsbeispiels nach der Erfindung,

Fig. 16 Signalverläufe zur Erläuterung der Wirkungsweise des in Fig. 15 dargestellten Ausführungsbeispiels, und

Fig. 17 bis 19 Signalverläufe zur Erläuterung von Modifikationen der in den Fig. 4 und 15 gezeigten Ausführungsbeispiele.

In den Figuren sind gleiche Elemente mit gleichen Bezugszeichen versehen.

Die Fig. 4 zeigt ein Blockdiagramm einer Zweikanal-Speichereinrichtung nach der Erfindung zur Speicherung von Wellenformen bzw. Signalverläufen. Eine Eingangsklemme 36 für einen Kanal A ist über Schalter 38 und 40, einen Pufferverstärker 42 und einen Verstärker 44 mit variabler Verstärkung mit einem A/D-Wandler 12 verbunden. In ähnlicher Weise ist eine Eingangsklemme 46 eines Kanals B über einen Schalter 48, einen Pufferverstärker 50, einen Schalter 52 und einen Verstärker 54 mit variabler Verstärkung mit einem A/D-Wandler 14 verbunden. Der Schalter 38 wählt entweder die Eingangsklemme 36 oder einen Referenzpegelgenerator 56 aus, während der Schalter 40 entweder den Schalter 38 oder einen Referenzsignalgenerator 58 auswählt. Der Schalter 48 wählt entweder die Eingangsklemme 46 oder den Referenzpegelgenerator 56 aus, während der Schalter 52 entweder den Pufferverstärker 42 oder den Pufferverstärker 50 auswählt. Der Referenzpegelgenerator 56 erzeugt einen Gleichspannungspegel (DC-Pegel) für eine DC-Offset-Kalibrierung und einen Rechteckimpuls für eine Verstärkungskalibrierung. Der Referenzsignalgenerator 58 erzeugt wiederholt ein Referenzsignal für die Phasenkalibrierung, beispielsweise ein wiederholt auftretendes Rampensignal.

Die A/D-Wandler 12 und 14 können beispielsweise A/D- Wandler vom Parallelvergleichs-Typ oder A/D-Wandler vom Serien-Parallel-Typ sein. Diese A/D-Wandler 12 und 14 empfangen Zweiphasen-Taktsignale B und C von einem Taktgenerator 16, und zwar über eine Schaltung 26 mit fester Verzögerung und eine Schaltung 28 mit variabler Verzögerung. Der A/D-Wandler 12 erhält das Taktsignal B von der Schaltung 26, während der A/D-Wandler 14 das Taktsignal C von der Schaltung 28 empfängt. Ähnlich ist es bereits im Zusammenhang mit dem konventionellen Gerät in Fig. 3 beschrieben. Die digitalen Ausgangssignale von den A/D- Wandlern 12 und 14 werden jeweils über Multiplexer 60 und 62 (MUXs) zu Speichern 20 und 22 geliefert. Die durch Auslesen der Speicher 20 und 22 erhaltenen Ausgangssignale werden andererseits zu einem Bus 64 geliefert, und zwar ebenfalls über die Multiplexer 60 und 62. Der Bus 64 ist mit einer zentralen Prozessoreinheit 66 (CPU) verbunden, die beispielsweise ein Mikroprozessor vom Typ 68000 sein kann und als Steuereinrichtung dient. Ferner ist der Bus 64 mit einem Nurlesespeicher 68 (ROM) zur Speicherung von Betriebsprogrammen für die CPU 66 und mit einem CPU RAM 70 verbunden, der als temporärer Speicher arbeitet. Ein Anzeige-RAM 72 und ein Tastenfeld 74 sind ebenfalls mit dem Bus 64 verbunden. Der Inhalt des Anzeige-RAM 72 wird mit Hilfe einer Anzeigeeinrichtung 76 dargestellt. Eine Trigger/Speichersteuerschaltung 78 empfängt die Ausgangssignale von den Pufferverstärkern 42 und 50 und steuert sowohl das Einschreiben und Lesen in die bzw. aus den Speichern 20 und 22 in Übereinstimmung mit der Information vom Bus 64.

Ein Adressenzähler 80 erzeugt ein Schreibadressensignal durch Zählung eines der Taktsignale vom Taktgenerator 16. Ein Multiplexer 82 wählt jedes Schreibadressensignal vom Adressenzähler 80 oder ein CPU-Adressensignal von der CPU 66 und liefert das ausgewählte Adressensignal zu den Adressenklemmen der Speicher 20 und 22.

D/A-Wandler 84 und 86 steuern die Gleichspannungs-Offsetpegel (DC-Offset-Pegel) der Verstärker 44 und 54, und zwar in Übereinstimmung mit Steuersignalen vom Bus 64. Der Ausgang des Wandlers 84 ist dabei mit dem negativen Eingang des Verstärkers 44 verbunden, während der Ausgang des Wandlers 86 mit dem negativen Eingang des Verstärkers 54 verbunden ist. D/A-Wandler 88 und 90 steuern die Verstärkung der Verstärker 54 und 44, und zwar ebenfalls in Übereinstimmung mit Steuersignalen vom Bus 64.

Werden durch die Schalter 38 und 48 jeweils die Eingangsklemmen 36 und 46 ausgewählt, durch den Schalter 40 der Schalter 38 und durch den Schalter 52 der Verstärker 50, so arbetiet das in Fig. 4 gezeigten Gerät als Zweikanal- Wellenform-Speichereinrichtung, bei dem die Abtastfrequenz (sampling frequency) jedes Kanals gleich der Frequenz des Taktsignals ist. Wird dagegen durch den Schalter 52 der Verstärker 42 ausgewählt, so liegt eine Einkanal-Wellenform- Speichereinrichtung vor, die eine doppelte Abtastfrequenz aufweist. Im Falle eines einzigen Kanals benutzt die Wellenform-Speichereinrichtung eine A/D-Wandlereinrichtung mit N (N = 2) A/D-Wandlern.

Vor der Kalibrierung der Phasencharakteristik der in Fig. 4 gezeigten A/D-Wandlereinrichtung ist es erforderlich, den DC-Offset und die Verstärkungscharakteristik des A/D- Wandlers 12 und des A/D-Wandlers 14 jeweils aneinander anzugleichen. Diese im voraus durchzuführende Kalibrierung ist in der US-PS 43 64 027 vom 14. Dezember 1982 ausführlich erläutert. Wird über das Tastenfeld 74 oder automatisch die Kalibrierungsbetriebsart ausgewählt, so wird durch die CPU 66 als erstes jeder Block in Fig. 4 so angesteuert bzw. gesetzt, daß die DC-Offset-Charakteristik eingestellt wird. Zu diesem Zweck wählt der Schalter 38 den Referenzpegelgenerator 56 aus, während der Schalter 40 den Schalter 38 und der Schalter 52 den Pufferverstärker 42 auswählen. Die Multiplexer 60 und 62 wählen jeweils die entsprechenden A/D-Wandler 12 und 14 aus, während der Multiplexer 82 den Adressenzähler 80 auswählt. Der Referenzpegelgenerator 56 erzeugt dann eine Spannung auf Erdpotential, während die A/D-Wandler 12 und 14 diese auf Erdpotential liegende Spannung in Digitalwerte umwandeln, die in die Speicher 20 und 22 eingeschrieben werden. Dieser Schreibbetrieb wird durch die Trigger/Speichersteuerschaltung 78 gesteuert. Im Anschluß an diesen Schreibbetrieb wählen die Multiplexer 60 und 62 den Bus 64 an, während der Multiplexer 82 das CPU-Adressensignal auswählt, und zwar unter Steuerung der CPU 66. Die CPU 66 liest die in den Speichern 20 und 22 gespeicherten digitalen Werte aus und vergleicht diese digitalen Werte mit den Digitalwerten, die der auf Erdpotential liegenden Spannung entsprechen. Wird in dem Vergleich festgestellt, daß keine Übereinstimmung vorliegt, so liefert die CPU 66 Korrektursignale zu den D/A-Wandlern 84 und 86 in Übereinstimmung mit den Fehlern, so daß die Gleichspannungs-Offsetpegel (DC-Offset-Pegel) der Verstärker 44 und 54 so kalibriert werden, daß die Fehler beseitigt werden. Der oben beschriebene Kalibriervorgang wird so lange wiederholt, bis ein Vergleichsfehler sich innerhalb eines vorbestimmten Bereichs befindet oder ganz beseitigt ist.

Nach Kalibrierung bzw. Eichung der DC-Offsetpegel wird durch die CPU 66 jeder Block in Fig. 4 so gesetzt bzw. angesteuert, daß nunmehr die Verstärkung kalibriert wird. Der Referenzpegelgenerator 56 erzeugt in diesem Fall Rechteckwellensignale bzw. Rechteckpulse mit einer Amplitude zwischen +V Volt und -V Volt, um den Dynamikbereich der A/D-Wandler zu überdecken. Ähnlich wie bei der DC-Offset- Kalibrierung werden die Pulse mit Hilfe der A/D-Wandler 12 und 14 digitalisiert und die entsprechenden Digitalwerte in den Speichern 20 und 22 gespeichert. Die CPU 66 berechnet dann die Differenz zwischen den gespeicherten Digitalwerten entsprechend den +V Volt- und den -V Volt-Pegeln des Rechteckwellensignals und vergleicht die berechnete Differenz mit dem Digitalwert entsprechend einer Spannungsdifferenz, die gleich 2 V ist. Wird durch das Vergleichsergebnis angezeigt, daß ein Verstärkungsfehler vorliegt, so liefert die CPU 66 Digitalkorrekturwerte zu den D/A-Wandlern 88 und 90 zur Kalibrierung bzw. Eichung der Verstärkung der jeweiligen Verstärker 44 und 54. Der oben beschriebene Betrieb wird so lange wiederholt, bis sich der Vergleichsfehler innerhalb eines vorbestimmten Bereichs befindet oder völlig beseitigt ist. Die genannten Kalibrierungsvorgänge werden für jeden Signalweg durchgeführt, wobei ein Signalweg den Verstärker 44 und den A/D- Wandler 12 enthält, während der andere Signalweg den Verstärker 54 und den A/D-Wandler 14 enthält.

Die DC-Offsetpegelkalibrierung und die Verstärkungskalibrierung werden abwechselnd wiederholt, so daß der DC-Pegel (Gleichspannungspegel) und die Verstärkung bezüglich des Signalwegs mit dem A/D-Wandler 12 in Übereinstimmung mit dem Gleichspannungspegel und der Verstärkung bezüglich des Signalwegs mit dem A/D-Wandler 14 gebracht werden. Die Vorbereitungsstufe für die Phasenkalibrierung ist somit beendet. Soll die in Fig. 4 dargestellte Einrichtung als Zweikanal-Einrichtung verwendet werden, so werden durch die Schalter 48 und 52 jeweils der Referenzpegelgenerator 56 und der Verstärker 50 angewählt, um die oben beschriebene Kalibrierung durchzuführen.

Im folgenden wird die Phasenkalibrierung näher beschrieben. Es sei darauf hingewiesen, daß der folgende Betrieb durch die CPU 66 gesteuert wird, und zwar in Übereinstimmung mit einem im ROM 66 gespeicherten Programm. Dabei wird der CPU RAM 70 als temporärer Speicher verwendet. Wird die Betriebsart Phasenkalibrierung ausgewählt, so werden durch die Schalter 40 und 52 der Referenzsignalgenerator 58 und der Verstärker 42 angesteuert, und zwar unter Kontrolle der CPU 66. Im vorliegenden Ausführungsbeispiel ist das Periodenverhältnis von Rampenreferenzsignal A, erzeugt durch den Referenzsignalgenerator 58, zum Taktsignal, erzeugt durch den Taktgenerator 16, 7 : 2. In der Fig. 5 ist der zeitliche Bezug zwischen dem Referenzsignal A, dem Taktsignal B für den A/D-Wandler 12 und dem Taktsignal C für den A/D-Wandler 14 dargestellt. Die Amplitude des Signals A gemäß Fig. 5 überdeckt im wesentlichen den gesamten Dynamikbereich der A/D-Wandler, wobei die geerdete Spannung GND durch eine horizontale punktierte Linie eingezeichnet ist. In ähnlicher Weise wie bei der Kalibrierung der DC-Pegel und der Verstärkungen steuert die CPU 66 die Multiplexer 60, 62 und 82, so daß die A/D- Wandler 12 und 14 und der Adressenzähler 80 jeweils auswählbar sind.

Durch die Trigger/Speichersteuerschaltung 78 werden die Speicher 20 und 22 in die Einschreibbetriebsart überführt. Da die A/D-Wandler 12 und 14 das analoge Eingangssignal an den nach oben bzw. in die Positive gehenden Kanten bzw. Flanken des Taktsignals abtasten und die abgetasteten Analogwerte in Digitalwerte umwandeln, wird durch den A/D- Wandler 12 das Referenzsignal A zu den Zeitpunkten T 0, T 2, T 4, T 6, T 8, T 10, T 12, T 14, . . . abgetastet, so daß durch ihn die abgetasteten Werte in Digitalwerte umgewandelt werden können, während das Referenzsignal A durch den A/D-Wandler 14 zu den Zeitpunkten T 1, T 3, T 5, T 7, T 9, T 11, T 13, . . . abgetastet wird, um entsprechende Abtastwerte in Digitalwerte umzuwandeln. Mit anderen Worten kennzeichnen die Marken 0 und X im analogen Referenzsignal A in Fig. 5 Umwandlungszeitpunkte der A/D-Wandler 12 und 14. Haben die Speicher 20 und 22 jeweils eine vorbestimmte Anzahl von Digitalwerten gespeichert, die von den A/D-Wandlern 12 und 14 geliefert worden sind, so wird die Schreibbetriebsart durch die Trigger/Speichersteuerschaltung 78 gestoppt. Im vorliegenden Ausführungsbeispiel wird beim Starten der Schreibbetriebsart das Referenzsignal durch den A/D-Wandler 12 abgetastet, bevor es durch den A/D- Wandler 14 abgetastet wird. Es sei angenommen, daß die Speicher 20 und 22 die Digitalwerte beginnend mit den Adressen AD und BD jeweils speichern. Der Speicher 20 speichert der Reihe nach die Digitalwerte in Übereinstimmung mit den drei aufeinanderfolgenden Markierungen 0 unter Adressen AD+i-1, Ad+i und AD+i+1, wobei i eine ganze Zahl ist, während der Speicher 22 der Reihe nach die Digitalwerte entsprechend der drei aufeinanderfolgenden Markierungen X unter Adressen BD+i-1, BD+i und BD+i+1 speichert, wie in Fig. 6 gezeigt ist.

Im nächsten Schritt wird die Lesebetriebsart ausgeführt, wobei die Multiplexer 60 und 62 den Bus 64 auswählen und der Multiplexer 82 die CPU-Adresse auswählt. Die CPU 66 liest der Reihe nach die in den Speichern 20 und 22 gespeicherten Digitalwerte und wählt diejenigen Digitalwerte aus, die am dichtesten an dem das Erdpotential repräsentierenden Wert liegen oder mit diesem übereinstimmen. Im Falle der Fig. 5 sind dies die Werte zu den Zeitpunkten T 2, T 9, . . . Sind die ausgewählten Digitalwerte untereinander gleich, so ist die Gesamt-A/D-Umwandlungsphasencharakteristik der A/D-Wandlereinrichtung über jeweils 180° gesehen so, daß ein Normalzustand unterstellt werden kann. Weichen jedoch die aus den Speichern 20 und 22 ausgewählten Digitalwerte voneinander ab, so steuert die CPU 66 die Phasenbeziehung der Taktsignale B und C für die A/D-Wandler 12 und 14 durch Einstellung der Verzögerungszeit der variablen Verzögerungsschaltung 28, derart, daß die ausgewählten Digitalwerte wieder zueinander gleich werden. Die Schreibbetriebsart und die Lesebetriebsart für die Phasenkalibrierung (Phaseneichung) werden so lange wiederholt, bis die ausgewählten Digitalwerte untereinander gleich sind oder die Differenz zwischen ihnen innerhalb eines vorbestimmten Bereichs liegt, der noch akzeptiert werden kann. Es sei darauf hingewiesen, daß das Rampenreferenzsignal A vom Referenzsignalgenerator 58 mit den Taktsignalen vom Taktgenerator 16 synchronisiert ist, daß jedoch der Wert des Referenzsignals A einen nicht auf Erdpotential liegenden Spannungswert zu einem Abtastzeitpunkt (A/D-Umwandlungszeitpunkt) annehmen kann. Die abgetasteten Werte, die am dichtesten an dem auf Erdpotential liegenden Spannungswert liegen, werden für den Vergleich herausgesucht, da diese Werte nahe des Zentrums des Dynamikbereichs des Referenzsignals liegen und daher relativ stabil sind.

Im nachfolgenden wird die Phasenkalibrierung anhand der in den Fig. 7 bis 9 gezeigten Flußdiagramme näher erläutert. Wird die Betriebsart Phasenkalibrierung mit Hilfe des Tastenfeldes 74 oder automatisch ausgewählt, so wird zunächst Schritt 100 ausgeführt, in welchem die CPU 66 den Taktgenerator 16 setzt, die Schalter 40 und 52, die Trigger/ Speichersteuerungsschaltung 78 sowie die Multiplexer 60, 62 und 82, und zwar in geeigneter Weise. Darüber hinaus wird der Zählwert COUNT, der die Anzahl der Kalibrierungsoperationen repräsentiert, auf Null gesetzt. Im nachfolgenden Schritt 102 wird das Rampenreferenzsignal A in die Speicher 20 und 22 eingeschrieben, wie bereits zuvor diskutiert worden ist. Im Anschluß an die Schreibbetriebsart wird in Schritt 104 die Lesebetriebsart gestartet, wobei in Schritt 104 die Multiplexer 60, 62 und 82 entsprechend geschaltet werden, eine Marke bzw. ein Anzeiger POINTER auf die Adresse BD des Speichers 22 (siehe Fig. 6), ein Steuerkennzeichen FLAG auf MINUS und ein Relativwert i der genannten Marke POINTER auf den Wert Null gesetzt werden. Dann wird in Schritt 106 bestimmt, ob der Relativwert i größer als eine Anzahl MAX von Digitalwerten ist, die während der Schreibbetriebsart in jedem der Speicher 20 und 22 gespeichert worden sind.

Ist i größer MAX, wird keine Phasenkalibrierung durchgeführt, da durch die Marke nicht angezeigt wird, daß im Schritt 102 Daten gewonnen bzw. eingeschrieben worden sind. Die Kalibrierung erfolgt in diesem Falle also nicht, da ein Schaltungsfehler vorliegt.

Wird im Schritt 106 festgestellt, daß i gleich oder kleiner MAX ist, wird nachfolgend Schritt 108 erreicht. Es sei darauf hingewiesen, daß eine Phasenkalibrierung unter Zuhilfenahme der Abtastwerte des Rampenreferenzsignals A durchgeführt wird, die sich in der Nähe des auf Erdpotential liegenden Spannungswerts befinden sowie im Bereich des positiven Anstiegs des Rampenreferenzsignals A. Der A/D-Wandler 12 beginnt darüber hinaus zuerst mit der Abtastung, während die Marke POINTER in Schritt 104 auf die Adresse BD des Speichers 22 für den A/D-Wandler 14 gesetzt wird. Im Schritt 108 bestimmt die CPU 66, ob der Inhalt der durch die Marke bestimmten Adresse (Inhalt des POINTER) kleiner als Erdpotential GND ist. Ist die Antwort JA, wird das Steuerkennzeichen FLAG in Schritt 110 auf PLUS gesetzt. Die Marke POINTER und der Relativwert i werden dann in Schritt 112 jeweils um den Wert 1 heraufgesetzt. Anschließend wird wiederum Schritt 106 erreicht. Wird in Schritt 108 dagegen festgestellt, daß der Inhalt des POINTER gleich oder größer als Erdpotential GND ist, so wird in Schritt 114 bestimmt, ob das Steuerkennzeichen FLAG auf PLUS gesetzt ist. Nimmt das Steuerkennzeichen FLAG den Wert MINUS ein, so wird anschließend Schritt 112 erreicht. Nimmt dagegen das Steuerkennzeichen FLAG den Wert PLUS ein, so springt das Programm zu Schritt 116 in Fig. 8. Die Schritt 108 bis 114 werden zur Identifizierung des ersten Abtastpunkts ausgeführt, nachdem sich das digitale Ausgangssignal vom A/D-Wandler 14 von negativen zu positiven Werten verschoben hat. Durch den Schritt 114 wird festgestellt, daß sich die Digitaldaten von einem Wert unterhalb des Erdpotentials GND zu einem Wert oberhalb des Erdpotentials GND bewegt haben.

Im Schritt 116 berechnet die CPU 66 die Differenz zwischen dem Digitalwert A, der am Ausgang des A/D-Wandlers 12 erhalten wird, und dem Digitalwert B, der am Ausgang des A/D-Wandlers 14 erhalten wird. Die Werte A und B werden durch aufeinanderfolgende Abtastzyklen gebildet, und zwar an entsprechenden Punkten um den Wert des Erdpotentials GND herum, also in der Nähe des Zentrumswerts des Referenzsignalbereichs. Wie jeweils in den Fig. 10A bis 10D dargestellt ist, gibt es vier Möglichkeiten, wenn das Verfahren Schritt 116 erreicht. In den Fig. 10A bis 10D geben die Marken 0 und X die A/D-Umwandlungszeitpunkte der jeweiligen Kanäle A und B an, wie auch in Fig. 5 gezeigt ist. Entsprechend der Fig. 10A und 10B befindet sich der Inhalt des POINTER AD+i im Kanal A (Speicher 20) in der nächsten Nachbarschaft zum Erdpotential GND. Dagegen zeigt Fig. 10C, daß sich der Inhalt des POINTER BD+i des Kanals B (Speicher 22) in der nächsten Nachbarschaft zum Erdpotential GND befindet, während die Fig. 10D zeigt, daß der Inhalt des POINTER BD+i-1 des Kanals B nächstbenachbart zum Erdpotential GND liegt. Unter diesen Voraussetzungen berechnet das Verfahren die Differenz zwischen den Werten A und B in Schritt 116, wie nachfolgend unter Bezugnahme auf die Fig. 9 näher erläutert wird.

Entsprechend der Fig. 9 wird in Schritt 118 bestimmt, welcher der in den Fig. 10A bis 10D gezeigten Fälle vorliegt, wenn Schritt 116 erreicht wird, und zwar durch Berechnung eines Werts b1, der die Differenz zwischen dem Inhalt des POINTER BD+i-1 und dem Erdpotential GND angibt, einen Wert b2, der die Differenz zwischen dem Inhalt des POINTER BD+i und Erdpotential GND angibt, und durch einen Wert a2, der die Differenz zwischen dem Inhalt des POINTER AD+i und Erdpotential GND angibt: Die Werte b1, b2 und a2 werden wie folgt berechnet:

b1 = GND - [Inhalt von (BD+i-1)]
b2 = [Inhalt von (BD+i)] - GND
a2 = GND - [Inhalt von (AD+i)]

Es sei darauf hingewiesen, daß die digitalen Ausgangswerte der A/D-Wandler 12 und 14 keine Relativwerte bezüglich des Erdpotentials GND sind. Im Schritt 120 bestimmt die CPU 66, ob erstens der Wert b2 größer als der Wert a2 ist und ob zweitens der Wert b1 größer als der Wert a2 ist. Es wird also festgestellt, ob die vorliegenden Bedingungen denjenigen entsprechen, die in den Fig. 10A und 10B gezeigt sind. Ist die Antwort JA, so folgt Schritt 122. Andernfalls folgt Schritt 124. In Schritt 124 wird bestimmt, ob der Wert b1 größer als der Wert b2 ist und ob ferner der Wert a2 größer als der Wert b2 ist. Es wird also geprüft, ob die Bedingung gemäß Fig. 10C vorliegt. Ist die Antwort JA, folgt anschließend Schritt 126. Ist dagegen die Antwort in Schritt 124 NEIN, so folgt nachfolgend Schritt 128, was bedeutet, daß die Bedingung gemäß Fig. 10D vorliegt.

Wie bereits zuvor erwähnt, beträgt das Verhältnis der Perioden zwischen dem Referenzsignal und dem Taktsignal 7 : 2, ist also ein ungerades Verhältnis. Das bedeutet, daß die zugeordneten Abtastpunkte in den Kanälen A und B abwechselnd in aufeinanderfolgenden Zyklen des Referenzsignals auftreten. Im Schritt 122, der den Fig. 10A und 10B zugeordnet ist, wird die erste Marke (POINTER) Pa im Speicher 20 auf den Wert AD+i gesetzt, während die erste Marke (POINTER) Pb im Speicher 22 auf den Wert BD+i+(n-1)/2 gesetzt wird, wobei n die Anzahl der Abtastpunkte innerhalb eines Zyklus des Referenzsignals ist. Im vorliegenden Ausführungsbeispiel ist n = 7. Mit anderen Worten werden die auszuwählenden Daten in jedem Speicher jeweils sieben Adressen weiter gespeichert. Ähnliches wird in Schritt 126 festgelegt, der auf die Fig. 10C bezogen ist. Die Marke (POINTER) Pa wird auf den Wert AD+i+(n+1)/2 gesetzt, während die Marke (POINTER) Pb auf den Wert BD+i gesetzt wird. In Schritt 128, der der Fig. 10D zugeordnet ist, wird die Marke Pa auf den Wert AD+i-1+(n+1)/2 gesetzt, während die Marke Pb auf den Wert BD+i-1 gesetzt wird. Die Schritte 122, 126 und 128 werden nachfolgend zum besseren Verständnis anhand der Fig. 11 und 12 nochmals erläutert. Es sei daran erinnert, daß Digitalwerte in die Speicher 20 und 22 wechselweise eingeschrieben werden. Der erste Digitalwert wird in den Speicher 20 eingeschrieben. Es folgt der erste ausgewählte Digitalwert, also derjenige Wert, der den Abtastpunkt in der nächsten Nachbarschaft des Erdpotentials GND repräsentiert und der im ersten Zyklus zu überprüfen ist, wobei dieser ausgewählte Digitalwert im Speicher 20 unter der Adresse AD+i gespeichert wird. Die nächste Adresse (POINTER), die auszuwählen ist, ist die Adresse BD+i+(n-1)/2 im Speicher 22. Die darauffolgende Adresse, die auszuwählen ist, würde dann jeweils n Adressen weiter in jedem Speicher liegen, wie die Fig. 11 zeigt. Würde sich der erste auszuwählende Digitalwert unter der Adresse BD+i im Speicher 22 befinden, so wäre die nächste auszuwählende Adresse die Adresse AD+i+(n+1)/2 im Speicher 20. Auch dann würden sich die nachfolgenden Adressen, die jeweils auszuwählen wären, jeweils n Adressen weiter in jedem Speicher befinden, wie in Fig. 12 angegeben ist.

Nach Bestimmung der Marken bzw. POINTER, die für jeden Speicher in den Schritten 122, 126 und 128 ausgewählt werden sollen, erreicht das Programm Schritt 130, in welchem die Summen difa und difb sowie ein Wert j auf Null gesetzt werden. Die Summen difa und difb repräsentieren akkumulierte Summen digitaler Werte, die jeweils unter den ausgewählten Adressen in den Speichern 20 und 22 gespeichert sind (im nachfolgenden als ausgewählte Digitalwerte bezeichnet). Dagegen gibt j die Anzahl der ausgewählten Digitalwerte an, die zur Berechnung der Summen difa und difb herangezogen worden sind. Im nachfolgenden Schritt 132 werden die akkumulierten Summen der ausgewählten Digitalwerte, die in jedem der Speicher gespeichert sind, durch folgende Berechnung erhalten:

difa = difa + (Inhalt von Pa)
difb = difb + (Inhalt von Pb)

Im Schritt 134 bestimmt die CPU 66, ob alle ausgewählten Digitalwerte akkumuliert worden sind. Wurden nicht alle ausgewählten Digitalwerte akkumuliert bzw. aufsummiert, so wird nachfolgend Schritt 136 erreicht, in welchem der Wert j um 1 erhöht wird, während die Werte Pa und Pb jeweils um den Wert n heraufgesetzt werden. Anschließend wird wiederum Schritt 132 erreicht. Sind alle ausgewählten Digitalwerte akkumuliert worden, so wird im Anschluß an Schritt 134 der Programmschritt 138 erreicht. In diesem Programmschritt wird der Mittelwert der Differenz gebildet, in dem die Differenz zwischen den Summe difb und difa durch die Anzahl der Abtastwerte dividiert wird, die in jedem der Speicher während der Schreibbetriebsart gespeichert worden sind. Die genannte Differenz der Summen wird also durch den Endwert von j dividiert. Im Anschluß daran springt das Programm zurück zu Schritt 116 in Fig. 8 und erreicht nachfolgend Schritt 140.

In Schritt 140 bestimmt die CPU 66, ob der Zählwert COUNT, also die Anzahl der Datenakquisitionsoperationen (Schritt 102 in Fig. 7) kleiner als 256 ist. Ist der Zählwert COUNT kleiner als 256, so wird anschließend Schritt 146 erreicht, in dem die CPU 66 bestimmt, ob die in Schritt 138 erhaltene Differenz Null ist, ob also die relative Phasendifferenz der Taktsignale für die A/D-Wandler 12 und 14 äquivalent zu 180° ist. Ist die Differenz Null, so wird die Phasenkalibrierung beendet. Ist die Differenz dagegen nicht Null, so wird anschließend Schritt 150 erreicht. Wird in Schritt 140 festgestellt, daß der Zählwert COUNT gleich oder größer als 256 ist, so folgt Schritt 152, in dem bestimmt wird, ob der Zählwert COUNT kleiner als 512 ist. Nimmt die relative Phase nicht den Wert Null an oder liegt sie nicht in einem vorbestimmten Toleranzbereich, bevor der Zählwert COUNT den Wert 512 annimmt, bevor also die Anzahl der Datenakquisitionsoperationen den Wert 512 erreicht, so erfolgt eine Fehlermeldung ähnlich wie im Schritt 106 von Fig. 7. Liegt der Zählwert COUNT zwischen 256 und 511, so wird nachfolgend Schritt 154 erreicht, in dem bestimmt wird, ob die in Schritt 138 erhaltene Differenz zwischen -1 und +1 liegt. Sinn des Schritts 154 ist, die Phasentoleranz zu lockern, da die Phasenkalibrierungsoperation noch nicht beendet ist. Ist das Ergebnis in Schritt 154 JA, so ist die Phasenkalibrierung erreicht. Ist das Ergebnis dagegen NEIN, so wird anschließend Schritt 150 abgearbeitet.

In Schritt 150 wird ein Phasenkorrekturwert berechnet, und zwar in Übereinstimmung mit der in Schritt 138 erhaltenen Differenz. Es sei darauf hingewiesen, daß der Phasenkorrekturwert direkt proportional der Differenz zwischen den Werten A und B ist, da das Referenzsignal einen rampenförmigen Signalverlauf aufweist. Im Schritt 156 wird die variable Verzögerungsschaltung 28, deren Verzögerungszeit einstellbar ist, in Abhängigkeit von dem Phasenkorrekturwert gesteuert. Der Zählwert COUNT wird im nachfolgenden Schritt 158 um 1 heraufgesetzt, wonach das Verfahren anschließend zurück zu Schritt 102 in Fig. 7 springt. Die Phasenkalibrierung wird durch Widerholung der oben genannten Schritte beendet.

Im zuvor beschriebenen Ausführungsbeispiel wurde die Phasenkalibrierung unter Bezugnahme auf die Abtastwerte durchgeführt, die in der Nähe des Zentralbereichs des Referenzsignals liegen. Ist die Hochfrequenzcharakteristik der A/D-Wandler nicht besonders gut und enthalten die digitalen Ausgangssignale deshalb Fehler, so ist es möglich, die Phasenkalibrierung auch mit Hilfe der Werte dreier Abtastpunkte durchzuführen, nämlich mit Hilfe des zentralen Abtastwerts, eines ersten Abtastwerts, der nach dem zentralen Abtastwert auftritt, und einem letzten Abtastwert, der vor dem zentralen Abtastwert liegt, wobei diese drei Abtastwerte gemeinsam beurteilt bzw. ausgewertet werden. In diesem Fall werden die drei Abtastwerte für jeden Zyklus des Referenzsignals in den Speichern 20 und 22 gesammelt, wobei die Differenz der akkumulierten Werte zur Phasenkalibrierung verwendet werden kann. Mit anderen Worten werden daher in Fig. 5 zu den Zeitpunkten T 2 und T 9 die zentralen Abtastwerte durch die A/D-Wandler 12 und 14 digitalisiert, zu den Zeitpunkten T 10 und T 3 die höherliegenden Abtastwerte durch die A/D-Wandler 12 und 14 digitalisiert und zu den Zeitpunkten T 8 und T 1 die niedriger bzw. vor den zentralen Abtastpunkten liegenden Abtastwerte durch die A/D-Wandler 12 und 14 digitalisiert. Die Verarbeitung der Abtastwerte erfolgt wiederum entsprechend der Flußdiagramme in den Fig. 7, 8 und 9, wobei im folgenden nur die Abweichungen näher erläutert werden.

Die Marken (POINTER) La und Lb für die Speicher 20 und 22, bezogen auf die unteren Abtastwerte, sind:

La = AD + i + (n-1)/2
Lb = BD + i - 1

Dies wird in Schritt 122 festgelegt. Dagegen werden in Schritt 126 die Marken La und Lb wie folgt definiert:

La = AD + i
Lb = BD + i - 1 + (n+1)/2

Ferner werden die Marken La und Lb im Falle von Schritt 128 wie folgt festgelegt:

La = AD + i - 1
Lb = BD + i - 2 + (n+1)/2

Die Marken bzw. POINTER Ha und Hb der hohen Werte für die Speicher 20 und 22 bestimmen sich für die jeweiligen Schritte 122, 126 und 128 zu:

Ha = La + 1
Hb = Lb + 1

Im Schritt 130 werden Summen higa, higb, lowa und lowb auf den Wert Null gesetzt, wobei gleichzeitig auch die Summen difa, difb und j auf Null gesetzt werden. Die Werte higa und higb repräsentieren jeweils akkumulierte Summen der Inhalte der POINTER Ha und Hb, während die Werte lowa und lowb jeweils akkumulierte Summen der Inhalte der POINTER La und Lb repräsentieren. In Schritt 132 werden die Werte higa, higb, lowa und lowb wie folgt berechnet:

higa = higa + (Inhalt von Ha)
higb = higb + (Inhalt von Hb)
lowa = lowa + (Inhalt von La)
lowb = lowb + (Inhalt von Lb)

In Schritt 136 werden die Werte Ha, Hb, La und Lb um den Wert n erhöht, ähnlich wie die Werte Pa und Pb. Der Schritt 138 ist abgeändert, um folgende mittlere Differenz zu erhalten:

Diese Differenz wird zurück zum Schritt 116 in Fig. 8 gegeben. Die anderen Operationsschritte sind die gleichen, die bereits im Zusammenhang mit den Fig. 7 bis 9 beschrieben worden sind.

Nach Durchführung der Phasenkalibrierung wird eine normale A/D-Umwandlung durchgeführt, wobei der Schalter 38 mit der Eingangsklemme 36 und der Schalter 40 mit dem Schalter 38 verbunden werden. Die durch Umwandlung erhaltenen Digitalsignale, die innerhalb der Speicher 20 und 22 gespeichert sind, werden zum Anzeige-RAM 72 übertragen, in analoge Signale umgewandelt und auf der Anzeigeeinrichtung 76 abgebildet. Die digitalen Signale können aber auch durch die CPU 66 in Abhängigkeit von verschiedenen Programmarten verarbeitet und zu anderen Geräten übertragen werden, beispielsweise zu einem Hauptcomputer.

Im nachfolgenden wird unter Bezugnahme auf das Schaltungsdiagramm in Fig. 13 und auf das Signalablaufdiagramm in Fig. 5 der Aufbau des Referenzsignalgenerators 58 näher beschrieben. Ein Frequenzteiler 200 in Fig. 13 erhält das Taktsignal B vom Taktgenerator 16 und dividiert die Frequenz des Taktsignals B durch 3,5, so daß auf diese Weise das in Fig. 5 gezeigte Digitalsignal D erhalten wird. Transistoren 202 und 204, die mit ihren Emittern zusammengeschaltet sind (Differenzschaltung), wirken als Schalteinrichtung, die das digitale Signal D mit einem Referenzpegel V _REF vergleicht. Dabei werden die Transistoren 202 und 204 abwechselnd eingeschaltet. Liegt das Digitalsignal D auf hohem Pegel, also während der Zeit T 0 bis T 4 in Fig. 5, so ist der Transistor 202 eingeschaltet und der Transistor 204 ausgeschaltet, während umgekehrte Verhältnisse vorliegen, wenn das Signal D auf niedrigem Pegel liegt, also während der Zeit 4 bis T 7. Ist der Transistor 204 ausgeschaltet und der Transistor 202 eingeschaltet, so wird durch eine Stromquelle 206, die mit dem Kollektor des Transistors 204 verbunden ist, ein Kondensator 208 linear mit einem konstanten Strom aufgeladen. Ist dagegen der Transistor 204 eingeschaltet und der Transistor 202 ausgeschaltet, so wird durch eine Stromquelle 210, die sowohl mit dem Emitter des Transistors 202 als auch mit dem Emitter des Transistors 204 verbunden ist, der Strom von der Stromquelle 206 herabgesetzt, so daß der Kondensator 208 entladen wird. Der Stromwert der Stromquelle 210 ist sehr viel größer als derjenige der Stromquelle 206, so daß die Entladung des Kondensators 208 sehr schnell vor sich geht. Eine Konstantspannungsdiode 212 verhindert, daß die Spannung über dem Kondensator 208 unter eine vorbestimmte negative Spannung gezogen wird. Die Spannung über dem Kondensator 208 wird an den Schalter 40 über einen Pufferverstärker 214 angelegt. Da die Aufladung und Entladung des Kondensators 208 mit dem Taktsignal B synchronisiert ist, wird das Rampenreferenzsignal A synchron mit dem Taktsignal erzeugt.

In der Fig. 14 ist ein Schaltungsdiagramm der variablen Verzögerungsschaltung 28 mit weiteren Schalteinrichtungen dargestellt. Ein Flip-Flop 16′, der Teil des Taktgenerators 16 in Fig. 4 ist, empfängt ein Signal mit doppelter Frequenz des gewünschten Taktsignals, dividiert die Frequenz dieses Signals durch 2 und erzeugt ein nichtinvertiertes und ein invertiertes Taktsignal an seinen Klemmen Q und Q. Das bedeutet, daß der Arbeitszyklus bzw. das Tastverhältnis des dividierten Taktsignals bei 50% liegt. Das Taktsignal vom invertierten Ausgang Q wird dem A/D- Wandler 12 über eine feste Verzögerungsschaltung 26 (Verzögerungsschaltung mit fester Verzögerung) zugeführt, die eine konventionelle Verzögerungsleitung enthält, sowie über einen Verstärker 216. Dagegen wird das Taktsignal vom nichtinvertierten Ausgang Q des Flip-Flop 16′ dem A/D-Wandler 14 über die variable Verzögerungsschaltung 28 (Verzögerungsschaltung mit variabler Verzögerungszeit) zugeführt. Das Verzögerungskorrektursignal vom Bus 64 wird in einem Register 218 gehalten. Ein D/A-Wandler 220 empfängt das digitale Signal vom Register 218 an Digitalklemmen A 0 bis A 7, wandelt das Digitalsignal in einen entsprechenden Analogstrom um und gibt diesen Analogstrom am Ausgang 10 ab. Der Ausgangsstrom vom D/A-Wandler 220 fließt über einen Widerstand 222 und wird in eine Spannung umgewandelt, um einen Schwellenpegel für Komparatoren 224 und 226 zu bilden. Kondensatoren 228 bis 232 dienen zur Stabilisierung des Schwellenpegels.

Das Taktsignal vom nichtinvertierten Ausgang Q des Flip- Flops 16′ wird in ein logarithmisches Signal umgewandelt, dessen fallender Bereich durch die Zeitkonstante bestimmt ist, die sich aus dem Kondensator 234 und dem Widerstand 236 ergibt. Das logarithmische Signal wird zum invertierenden Eingang des Komparators 224 geliefert. In ähnlicher Weise wird das invertierte Ausgangssignal vom Komparator 224 in ein logarithmisches Signal umgewandelt, dessen fallender Bereich durch die Zeitkonstante bestimmt ist, die durch einen Kondensator 238 und einen Widerstand 240 festgelegt ist. Dieses invertierte Ausgangssignal wird zum invertierenden Eingang des Komparators 226 geliefert. Es sei darauf hingewiesen, daß die Zeitkonstante, die durch den Kondensator 234 und dem Widerstand 236 gebildet wird, dieselbe ist wie die, die durch den Kondensator 238 und den Widerstand 240 gebildet ist. Da die nichtinvertierenden Eingangsklemmen der Komparatoren 224 und 226 jeweils den Schwellenspannungspegel entsprechend dem Ausgangsstrom vom D/A-Wandler 220 empfangen, wird durch den Komparator 224 der hintere Flankenbereich des Taktsignals verzögert, während durch den Komparator 226 der vordere Flankenbereich des Taktsignals verzögert wird. Der Komparator 226 erzeugt daher an seinem Ausgangsanschluß ein Taktsignal, das dieselbe Pulsbreite wie das Taktsignal am Q-Ausgang des Flip- Flops 16′ aufweist, jedoch um die Zeit t verzögert ist, die durch den Schwellenpegel bestimmt ist. Daher läßt sich die Phasenbeziehung zwischen den Zweiphasen-Taktsignalen wahlweise einstellen. Die Einrichtungen 218 bis 226 bilden die variable Verzögerungsschaltung 28. Hinzu kommen die genannten Kondensatoren und Widerstände. Die variable Verzögerungsschaltung kann aber auch eine Verzögerungsleitung aufweisen, die eine Vielzahl von Abgriffen besitzt, so daß mit Hilfe eines Multiplexers jeweils ein geeigneter Abgriff der Verzögerungsleitung angewählt werden kann.

In der Fig. 15 ist ein Blockdiagramm einer weiteren A/D- Wandlereinrichtung nach der Erfindung dargestellt. Nach diesem Blockdiagramm gibt es vier Gruppen (N = 4) von A/D- Wandlern 250 bis 256 sowie Speicher 258 bis 264, wobei ein Taktgenerator 266 Vierphasen-Taktsignale erzeugt, dessen Phasen jeweils der Reihe nach um 90° zueinander verschoben sind. Diese Vierphasen-Taktsignale werden jeweils an die A/D-Wandler 250 bis 256 über eine Phaseneinstellschaltung 268 geliefert. Eine Steuerschaltung 270 steuert die Phaseneinstellschaltung 268 in Abhängigkeit der Digitalsignale, die in den Speichern 258 bis 264 gespeichert sind. Die Steuerschaltung 270 kann dabei eine zentrale Prozessoreinheit (CPU), einen Speicher ROM und einen CPU RAM enthalten, wie bereits unter Bezugnahme auf die Fig. 4 beschrieben worden ist. Ein Multiplexer 272 wählt die digitalen Ausgangssignale von den Speichern 258 bis 264 der Reihe nach so aus, um ein zeitkontinuierliches Signal zu erzeugen. Der Referenzsignalgenerator 58 besitzt denselben Aufbau wie derjenige, der bereits im Zusammenhang mit Fig. 4 diskutiert worden ist. Dies gilt auch für andere Schaltungsteile, beispielsweise für die Trigger/Speichersteuerschaltung und den Adressenzähler.

Da die A/D-Wandlereinrichtung nach Fig. 15 vier A/D-Wandlergruppen mit Vierphasen-Taktsignalen treibt, ist die maximale Abtastfrequenz der gesamten Einrichtung viermal so groß wie die maximale Abtastfrequenz jedes A/D- Wandlers. Vor einer Kalibrierung der Phasenbeziehung der Taktsignale, derart, daß jeder A/D-Wandler der A/D-Wandlereinrichtung unter einer 90°-Phasendifferenz bzw. Phasenverschiebung relativ zu zwei anderen A/D-Wandlern arbeitet, werden der Gleichspannungs-Offsetpegel (DC-Offset) und die Verstärkung jedes A/D-Wandlers kalibriert, ähnlich wie beim Ausführungsbeispiel nach Fig. 4. Durch den Schalter 40 wird der Referenzsignalgenerator 58 angewählt, wenn eine Phasenkalibrierung durchgeführt werden soll. Der Referenzsignalgenerator 58 erzeugt das rampenförmige Referenzsignal A synchron mit dem Taktsignal. Das rampenförmige Referenzsignal A ist in Fig. 16 gezeigt. Eine auf Erdpotential liegende Spannung GND liegt im Zentrum des Bereichs des rampenförmigen Referenzsignals A, wobei das Verhältnis der Perioden zwischen rampenförmigen Referenzsignal A und Taktsignal beispielsweise den Wert 7 : 4 aufweist. Die zeitlichen Beziehungen zwischen dem rampenförmigen Referenzsignal A und den Taktsignalen B bis E für die A/D-Wandler 250 bis 256 sind in Fig. 16 im einzelnen dargestellt. Im rampenförmigen Referenzsignal A befinden sich kreisförmige Markierungen an den Stellen, an denen Werte abgetastet und in Digitalwerte mit Hilfe des A/D- Wandlers 250 umgewandelt werden, kreuzförmige Markierungen an den Stellen, an denen Werte abgetastet und mit Hilfe des A/D-Wandlers 252 in Digitalwerte umgewandelt werden, rechteckförmige Markierungen an den Stellen, an denen Werte abgetastet und mit Hilfe des A/D-Wandlers 254 in Digitalwerte umgewandelt werden, und dreieckförmige Markierungen an den Stellen, an denen Werte abgetastet und mit Hilfe des A/D-Wandlers 256 in Digitalwerte umgewandelt werden. Da sich der Signalweg jedes A/D-Wandlers von jedem anderen A/D-Wandler unterscheidet, kann es sein, daß der Startzeitpunkt für den rampenförmigen Anstieg des Referenzsignals nicht genau mit einer Vorder- oder Rückflanke des Taktsignals übereinstimmt.

Nachdem die Speicher 258 bis 264 eine vorbestimmte Anzahl von Digitalwerten von den A/D-Wandlern 250 bis 256 gespeichert haben, liest die Steuerschaltung 270 die Inhalte der Speicher 258 bis 264 aus und wählt diejenigen Werte aus, die am dichtesten an der auf Erdpotential liegenden Spannung GND liegen. Die ausgewählten Werte sind diejenigen Digitalwerte, die durch den A/D-Wandler 254 zum Zeitpunkt T 1, durch den A/D-Wandler 256 zum Zeitpunkt T 2, durch den A/D-Wandler 250 zum Zeitpunkt T 3, durch den A/D- Wandler 252 zum Zeitpunkt T 4, usw. geliefert wurden. Die Steuerschaltung 270 steuert die Phaseneinstellschaltung 268, um die relativen Phasen der Taktsignale B bis E so einzustellen, daß diese Digitalwerte einander angepaßt sind bzw. übereinstimmen. Im vorliegenden Beispiel werden die relativen Phasen der Taktsignale C bis E bezüglich des Taktsignals B eingestellt, derart, daß die durch die A/D- Wandler 252 bis 256 gelieferten Digitalwerte mit dem vom A/D-Wandler 250 gelieferten Digitalwert in Übereinstimmung gebracht werden oder innerhalb eines bestimmten Bereichs relativ zum letztgenannten Digitalwert liegen. Die anderen Verfahrensschritte werden nicht weiter beschrieben, da sie bereits im Zusammenhang mit den Flußdiagrammen der Fig. 7 bis 9 diskutiert worden sind. Die Phaseneinsellschaltung 268 kann in ähnlicher Weise aufgebaut sein, wie die in Fig. 14 gezeigte.

In den oben beschriebenen Ausführungsbeispielen wird ein rampenförmiger Signalverlauf als Referenzsignal verwendet, da die Korrekturwerte direkt proportional zu den Abtastwerten sein sollen, die bei der Phasenkalibrierung erhalten werden. Es ist daher leicht, die relativen Phasen zu kalibrieren bzw. zu eichen. Das Referenzsignal kann aber auch einen sinusförmigen Verlauf haben, wie in Fig. 17 gezeigt ist. Bei zwei parallelen A/D-Wandlern zur Durchführung eines verzahnten bzw. verschachtelten Betriebs sind die entsprechenden Abtastpunkte in Fig. 17 für den ersten A/D-Wandler durch Kreise eingezeichnet, während die Abtastpunkte für den zweiten A/D-Wandler durch Kreuze markiert sind. In diesem Fall beträgt das Verhältnis der Perioden zwischen dem sinusförmigen Referenzsignal und dem Taktsignal 5 : 2, so daß der Zentralbereich der ansteigenden Flanke des Referenzsignals abgetastet und die entsprechenden Abtastwerte in Digitalwerte mit Hilfe des ersten und des zweiten A/D-Wandlers abwechselnd umgewandelt werden. Die relative Phase der Taktsignale wird dann dadurch eingestellt, daß die abgetasteten Werte an den auf Erdpotential liegenden Spannungswert GND angeglichen werden.

Falls es schwierig ist, die abgetasteten Werte an den auf Erdpotential liegenden Spannungswert GND anzugleichen, wie in Fig. 18 gezeigt ist, kann die relative Phase der Taktsignale auch dadurch eingestellt werden, daß die abgetasteten Werte untereinander angeglichen werden. In diesem Fall kann ein Korrekturwert direkt anhand der Differenz zwischen den Abtastwerten mit Hilfe einer trigonometrischen Funktion gebildet werden oder es können abwechselnd die relativen Phasen der Taktsignale Schritt für Schritt geändert werden, bis die Abtastwerte einander gleich sind oder innerhalb eines vorbestimmten Bereichs liegen.

Der ins Positive gehende Bereich des oben beschriebenen Referenzsignals wird zur Phasenkalibrierung abgetastet. Es ist wünschenswert, immer denselben geneigten Bereich des Referenzsignals abzutasten, um bei der Phasenkalibrierung eine hohe Genauigkeit zu erreichen, da die Schaltungseigenschaften im ansteigenden Signalverlauf nicht perfekt mit denen im abfallenden Signalverlauf übereinstimmen, insbesondere bei Verstärkern, A/D-Wandlern und dergleichen. Daher sollte entweder nur der ansteigende Bereich oder nur der fallende Bereich des Referenzsignals zur Phasenkalibrierung herangezogen werden. Zu diesem Zweck sollte das Perioden- oder Frequenzverhältnis des Referenzsignals zum Taktsignal ein ungerades Verhältnis sein, beispielsweise 7 : 2, 7 : 4, 5 : 2, oder dergleichen. Allgemein gilt folgende Beziehung:

N : (N-1), N : (N+1), N : (2N-1), N : (2N+1), N : (3N-1), N : (3N+1), . . . oder
(N-1) : N, (2N-1) : N, (2N+1) : N, . . ., also
N : (kN-1), (kN-1) : N, N : (kN+1), (kN+1) : N, wobei
k eine positive ganze Zahl ist.

Andererseits kann das Periodenverhältnis zwischen Referenzsignal und Taktsignal auch ein geradzahliges Verhältnis sein, wie in Fig. 19 gezeigt ist, wenn keine so hohe Genauigkeit erforderlich ist oder die Schaltungseigenschaften im ansteigenden und im fallenden Bereich des Referenzsignals zueinander gleich sind. In Fig. 19 wird ein sinusförmiges Referenzsignal ähnlich wie das der Fig. 17 und 18 verwendet, wobei die Abtastpunkte in der Nähe des auf Erdpotential liegenden Spannungspegels GND zur Phasenkalibrierung ausgewählt werden. Der ansteigende Bereich der Sinuswelle wird für den ersten A/D-Wandler verwendet, während der fallende Bereich der Sinuswelle für den zweiten A/D- Wandler verwendet wird. In jedem Zyklus des Referenzsignals werden die jeweils gleichen Abtastbereiche abgetastet. Die Phasenkalibrierung erfolgt in ähnlicher Weise, wie bereits oben beschrieben.

Wie der vorangegangenen Beschreibung zu entnehmen ist, dient die Erfindung zur Kalibrierung der Phasenbeziehung sogenannter verzahnter bzw. verschachtelter A/D-Wandlereinrichtungen, wobei eine genaue Kalibrierung unabhängig von der Linearität des Referenzsignals durchgeführt werden kann, da das Referenzsignal mit dem Taktsignal synchronisiert ist und die Phasenkalibrierung unter Verwendung der Digitalwerte von jedem A/D-Wandler erfolgt, die entsprechende Abtastpunkte in jedem Zyklus des Referenzsignals repräsentieren.

Selbstverständlich sind viele Abwandlungen und Modifikationen des beschriebenen Verfahrens und der beschriebenen Vorrichtung möglich, ohne den Rahmen der Erfindung zu verlassen. Beispielsweise müssen bei der Phasenkalibrierung nicht unbedingt Digitalwerte verwendet werden, die durch Abtastung des Zentralbereichs des Referenzsignals erhalten werden. Das Referenzsignal kann auch in der Nähe seines Maximal- oder Minimalbereichs abgetastet werden, um die Digitalwerte für die Phasenkalibrierung zu erhalten. Der Zentralbereich wird jedoch im Falle eines sinusförmigen Referenzsignalverlaufs abgetastet, da im Zentralbereich des sinusförmigen Referenzsignalverlaufs ein steiler Anstieg vorhanden ist, so daß das Verhältnis von Amplitudenänderung zu Phasenverschiebung groß ist. Die Phasenkalibrierung kann z. B. mit einem einzigen Digitalwert in einem einzigen Zyklus des Referenzsignals pro A/D-Wandler ausgeführt werden, ohne daß es erforderlich ist, mehrere Digitalwerte über eine Mehrzahl von Zyklen für jeden A/D- Wandler aufzusummieren und anschließend einen Mittelwert der Digitalwerte zu bilden. Darüber hinaus ist die Erfindung nicht auf Einrichtungen mit nur zwei oder vier A/D- Wandlern beschränkt. Vielmehr können die Einrichtungen auch größere geradzahlige oder ungeradzahlige Anzahlen von A/D-Wandlern enthalten.

Claims (17)

1. Verfahren zur Kalibrierung der Phasenbeziehung von N-Phasen-Taktsignalen (B, C) für eine Analog/Digitalwandlereinrichtung mit einem Taktgenerator (16) zur Erzeugung der N-Phasen-Taktsignale (B, C), wobei N eine ganze Zahl größer als Eins ist, und N Analog/Digitalwandlern (12, 14) zur Abtastung eines gemeinsamen analogen Eingangssignals (A) in Abhängigkeit der jeweiligen N-Phasen-Taktsignale (B, C) sowie zur Umwandlung der abgetasteten analogen Eingangssignalwerte in jeweils einen Digitalwert, gekennzeichnet durch folgende Verfahrensschritte:

• - Anlegen eines gemeinsamen analogen Referenzsignals (A) an alle N Analog/Digitalwandler (12, 14), das mit den N-Phasen-Taktsignalen (B, C) synchronisiert ist,
• - Auswählen der durch die N Analog/Digitalwandler (12, 14) gelieferten Digitalwerte an einander entsprechenden Abtastpunkten des Referenzsignals (A), und
• - Einstellung der Phasenbeziehung der N-Phasen-Taktsignale, derart, daß die ausgewählten Digitalwerte der N Analog/ Digitalwandler (12, 14) im wesentlichen einander gleich sind.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das analoge Referenzsignal (A) wiederholt angelegt wird, und daß die ausgewählten Digitalwerte durch die N Analog/Digitalwandler (12, 14) in aufeinanderfolgenden Zyklen des wiederholt angelegten Referenzsignals (A) geliefert werden.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß das Periodenverhältnis zwischen dem wiederholt angelegten Referenzsignal (A) und dem Taktsignal (B, C) N : (kN + 1), N : (kN - 1), (kN + 1) : N oder (kN - 1) : N ist, wobei k eine positive ganze Zahl ist.

4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß das wiederholt angelegte Referenzsignal (A) einen rampenförmigen Signalverlauf aufweist.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die ausgewählten Digitalwerte von den N Analog/Digitalwandlern (12, 14) Werte sind, die am dichtesten am Zentrum des Signalbereichs des wiederholt angelegten Referenzsignals (A) liegen.

6. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die ausgewählten Digitalwerte von den N Analog/Digitalwandlern (12, 14) Werte sind, die am dichtesten am Zentrum des Signalbereichs des wiederholt angelegten Referenzsignals (A) liegen, Werte sind, die höher als die dichtesten Werte liegen und Werte, die unterhalb der dichtesten Werte liegen.

7. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß das wiederholt angelegte Referenzsignal (A) einen sinusförmigen Signalverlauf aufweist.

8. Vorrichtung zur Kalibrierung der Phasenbeziehung von N-Phasen-Taktsignalen (B, C) für eine Analog/ Digitalwandlereinrichtung mit einem Taktgenerator (16) zur Erzeugung der N-Phasen-Taktsignale (B, C), wobei N eine ganze Zahl größer als Eins ist, und N Analog/Digitalwandlern (12, 14) zur Abtastung eines gemeinsamen analogen Eingangssignals (A) in Abhängigkeit der jeweiligen N-Phasen- Taktsignale (B, C) sowie zur Umwandlung der abgetasteten analogen Eingangssignalwerte in jeweils einen Digitalwert, gekennzeichnet durch

• - einen Referenzsignalgenerator (58) zur Erzeugung eines analogen Referenzsignals (A) synchron mit den Taktsignalen (B, C), das an die N Analog/Digitalwandler (12, 14) gemeinsam anlegbar ist,
• - eine Phaseneinstelleinrichtung zur Einstellung der Phasenbeziehung der N-Phasen-Taktsignale (B, C), und
• - eine Steuereinrichtung zum Auswählen der durch die N Analog/ Digitalwandler (12, 14) gelieferten Digitalwerte an einander entsprechenden Abtastpunkten des Referenzsignals (A) sowie zur Steuerung der Phaseneinstelleinrichtung, derart, daß die ausgewählten Digitalwerte der N Analog/Digitalwandler im wesentlichen einander gleich sind.

9. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß durch den Referenzsignalgenerator (58) ein Referenzsignal (A) wiederholt bzw. periodisch erzeugbar ist, und daß durch die Steuereinrichtung die durch die N Analog/Digitalwandler (12, 14) gelieferten Digitalwerte in aufeinanderfolgenden Zyklen des periodischen Referenzsignals (A) auswählbar sind.

10. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß das Periodenverhältnis zwischen dem wiederholt erzeugten Referenzsignal (A) und dem Taktsignal (B, C) N : (kN + 1), N : (kN - 1), (kN + 1) : N oder (kN - 1) : N ist, wobei k eine positive ganze Zahl ist.

11. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß durch den Referenzsignalgenerator (58) ein Referenzsignal (A) mit rampenförmigem Signalverlauf wiederholt erzeugbar ist.

12. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß durch den Referenzsignalgenerator (58) ein Referenzsignal (A) mit sinusförmigem Signalverlauf erzeugbar ist.

13. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß durch die Steuereinrichtung Digitalwerte der N Analog/Digitalwandler (12, 14) auswählbar sind, die am dichtesten am Zentrum des Signalbereichs des wiederholt erzeugten Referenzsignals (A) liegen.

14. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß durch die Steuereinrichtung Digitalwerte der N Analog/Digitalwandler (12, 14) auswählbar sind, die am dichtesten am Zentrum des Signalbereichs des wiederholt erzeugten Referenzsignals (A) liegen, die oberhalb der dichtesten Digitalwerte und unterhalb der dichtesten Digitalwerte liegen.

15. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Phaseneinstelleinrichtung Verzögerungsschaltungen (26, 28) für die jeweiligen N Taktsignale (B, C) aufweist, und daß bei wenigstens einer Verzögerungsschaltung (28) die Verzögerungszeit durch die Steuereinrichtung veränderbar ist, um die Phasendifferenz zwischen den Ausgangstaktsignalen (B, C) der Verzögerungsschaltungen (26, 28) einzustellen.

16. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Steuereinrichtung ein Mikroprozessorsystem enthält.

17. Verfahren zur Kalibrierung der Phasenbeziehung von N-Phasen-Taktsignalen, wobei N eine ganze Zahl größer als Eins ist, gekennzeichnet durch folgende Verfahrensschritte:

• - gleichzeitiges Anlegen eines wiederholt auftretenden analogen Referenzsignals (A) an N Analog/Digitalwandler (12, 14), wobei das wiederholt auftretende analoge Referenzsignal mit den N-Phasen-Taktsignalen (B, C) synchronisiert ist,
• - Anlegen der N-Phasen-Taktsignale (B, C) an die jeweiligen N Analog/Digitalwandler (12, 14) zur Abtastung des analogen Referenzsignals (A) sowie zur Umwandlung der abgetasteten Referenzsignalwerte in jeweils einen Digitalwert,
• - Auswählen der durch die N Analog/Digitalwandler (12, 14) gelieferten Digitalwerte an einander entsprechenden Abtastpunkten von aufeinanderfolgenden Zyklen des wiederholt auftretenden Referenzsignals (A),
• - Vergleich der ausgewählten Digitalwerte miteinander und, falls die ausgewählten Digitalwerte nicht untereinander gleich sind,
• - Einstellung der Phasenbeziehung der N-Phasen-Taktsignale (B, C), derart, daß die Differenz zwischen den ausgewählten Digitalwerten vermindert wird.