JP2021175171A - アナログデジタル変換システム、クロックスキューの校正方法及び関連のコンピュータプログラム製品 - Google Patents

アナログデジタル変換システム、クロックスキューの校正方法及び関連のコンピュータプログラム製品 Download PDF

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Abstract

【課題】アナログデジタル変換システムを提供する。【解決手段】それぞれ交差した複数のクロック信号に基づいて試験信号をサンプリングして、それぞれ多段階量子化出力を発生させるための多段階アナログデジタル変換ユニットと、Ｎ段の間隔ごとに順次に多段階量子化出力を分析して、複数のデジタルコードを発生させ、更に、複数のデジタルコードと参照コードとの間の比較結果に基づいてアナログデジタル変換システムのクロックスキューを校正するためのスキュー校正回路と、を含み、多段階アナログデジタル変換ユニットの動作によりアナログデジタル変換システムにサンプリング周波数を有するようになり、試験信号が第１の周波数を有し、且つサンプリング周波数は第１の周波数のＮ倍であり、Ｎは１よりも大きい奇数であるアナログデジタル変換システム。【選択図】図１

Description

本開示内容は、アナログデジタル変換システムに関し、特に、追加の回路によって校正基準を提供する必要のないアナログデジタル変換システム、クロックスキューの校正方法及び関連のコンピュータプログラム製品に関する。
各種の通信技術の発展とハードウェア仕様の向上に伴って、信号のアナログデジタル変換の分解能と動作速度に対する要求も向上する。プロセス因子により限定されて、従来の単一チャネルのアナログデジタル変換器の動作速度がボトルネックになるので、動作速度がチャンネル数に正相関するタイムインターリーブ型アナログデジタル変換器（ｔｉｍｅ-ｉｎｔｅｒｌｅａｖｅｄ ＡＤＣ）は重要視されている。しかしながら、タイムインターリーブ型アナログデジタル変換器の複数のチャンネル同士には、クロック信号の位相不一致によるクロックスキューの誤差が生じやすく、これはタイムインターリーブ型アナログデジタル変換器の性能に対する影響がかなり大きい。これに鑑みて、如何にタイムインターリーブ型アナログデジタル変換器のクロックスキューの誤差を校正するかは、本業界にとって早急に解決しなければならない課題である。
本開示内容は、それぞれ交差した複数のクロック信号に基づいて動作する多段階アナログデジタル変換ユニットを含むアナログデジタル変換システムを校正するためのクロックスキューの校正方法において、アナログデジタル変換システムを利用してサンプリング周波数で試験信号をサンプリングして、多段階アナログデジタル変換ユニットにそれぞれ多段階量子化出力を発生させ、試験信号が第１の周波数を有し、且つサンプリング周波数は第１の周波数のＮ倍であり、Ｎは１よりも大きい奇数である工程と、Ｎ段の間隔ごとに順次に多段階量子化出力を分析して、複数のデジタルコードを発生させる工程と、複数のデジタルコードと参照コードとの間の比較結果に基づいてアナログデジタル変換システムのクロックスキューを校正する工程と、を備えるクロックスキューの校正方法を提供する。
本開示内容は、それぞれ交差した複数のクロック信号に基づいて試験信号をサンプリングして、それぞれ多段階量子化出力を発生させるための多段階アナログデジタル変換ユニットと、Ｎ段の間隔ごとに順次に多段階量子化出力を分析して、複数のデジタルコードを発生させ、更に、複数のデジタルコードと参照コードとの間の比較結果に基づいてアナログデジタル変換システムのクロックスキューを校正するためのスキュー校正回路と、を含み、多段階アナログデジタル変換ユニットの動作によりアナログデジタル変換システムにサンプリング周波数を有するようになり、試験信号が第１の周波数を有し、且つサンプリング周波数は第１の周波数のＮ倍であり、Ｎは１よりも大きい奇数であるアナログデジタル変換システムを提供する。
本開示内容は、アナログデジタル変換システムの記憶装置に保存され、且つアナログデジタル変換システムがクロックスキューの校正動作を実行することを許可し、アナログデジタル変換システムは、それぞれ交差した複数のクロック信号に基づいて動作する多段階アナログデジタル変換ユニットを含むコンピュータプログラム製品において、クロックスキューの校正動作は、アナログデジタル変換システムを利用してサンプリング周波数で試験信号をサンプリングして多段階アナログデジタル変換ユニットにそれぞれ多段階量子化出力を発生させ、試験信号が第１の周波数を有し、且つサンプリング周波数は第１の周波数のＮ倍であり、Ｎは１よりも大きい奇数である工程と、Ｎ段の間隔ごとに順次に多段階量子化出力を分析して、複数のデジタルコードを発生させる工程と、複数のデジタルコードと参照コードとの間の比較結果に基づいてアナログデジタル変換システムのクロックスキューを校正する工程と、を含むコンピュータプログラム製品を提供する。
上記複数の実施例のメリットの１つは、校正基準としての参照回路が追加される必要はないことである。
上記複数の実施例の別のメリットは、簡単な論理演算だけでクロックスキューを校正することができることにある。
本開示内容の一実施例によるアナログデジタル変換システムを簡略化した機能ブロック図である。 本開示内容の一実施例による図１の複数のクロック信号を示す波形模式図である。 本開示内容の一実施例によるスキュー校正回路を簡略化した機能ブロック図である。 本開示内容の一実施例によるスキュー校正回路が試験信号に対する分析過程を示す模式図である。 本開示内容の一実施例によるスキュー校正回路の分析開始点に対する選択過程を示す模式図である。 本開示内容の一実施例によるクロックスキューの校正方法を示す流れ図である。
以下、関連図面に合わせて、本開示内容の実施例を説明する。図面において、同じ番号は、同一又は類似な素子や方法の流れを表す。
図１は、本開示内容の一実施例によるアナログデジタル変換システム１００を簡略化した機能ブロック図である。アナログデジタル変換システム１００は、多段階アナログデジタル変換ユニット１１０1〜１１０8と、出力回路１２０と、信号発生回路１３０と、スキュー校正回路１４０と、を備える。多段階アナログデジタル変換ユニット１１０1〜１１０8は、それぞれ交差した複数のクロック信号ＣＬＫ1〜ＣＬＫ8に基づいて試験信号Ｓｉｎをサンプリングして、それぞれ多段階量子化出力ＱＴ1〜ＱＴ8を発生させる。アナログデジタル変換ユニット１１０1〜１１０8の動作により、アナログデジタル変換システム１００がサンプリング周波数ｆｓを有するようになる。
いくつかの実施例において、図２に示すように、クロック信号ＣＬＫ1〜ＣＬＫ8同士の間に時間間隔があるので、アナログデジタル変換ユニット１１０1〜１１０8は、異なる時点でサンプリングとアナログデジタル変換を実行し、つまりアナログデジタル変換システム１００はタイムインターリーブ型（ｔｉｍｅ-ｉｎｔｅｒｌｅａｖｅｄ）アナログデジタル変換システムであってよい。例えば、アナログデジタル変換ユニット１１０1及びアナログデジタル変換ユニット１１０2は、それぞれ時点Ｐ１及び時点Ｐ２で試験信号Ｓｉｎに対してサンプリング及びアナログデジタル変換を行う。時点Ｐ１と時点Ｐ２との差異はサンプリング周期ＴＳであり、且つサンプリング周期ＴＳはサンプリング周波数ｆｓの逆数である（つまりＴＳ=１／ｆｓ）。実際には、試験信号Ｓｉｎは、正弦波信号、三角波信号、矩形波信号、或いは他の適切な種類の周期的信号であってよい。
本願の明細書と図面におけるアナログデジタル変換ユニット１１０1〜１１０8の数は、単に容易に理解させるための例示的な実施例であり、且つ本開示内容はこれに限定されない。いくつかの実施例において、アナログデジタル変換システム１００は、Ｍレベルアナログデジタル変換ユニット１１０を含んでよく、Ｍは２のべき乗であり、且つ後述の各種のクロックスキュー（ｔｉｍｅ ｓｋｅｗ）校正動作及びクロックスキューの校正方法６００もＭレベルアナログデジタル変換ユニット１１０を含むアナログデジタル変換システム１００に適用される。また、本願の明細書における素子番号と信号番号の下付文字を使用していないものについては、前記素子番号又は信号番号が所属の素子群又は信号群において不特定の何れの素子又は信号を指すことを表す。
また図１を参照すると、出力回路１２０は、アナログデジタル変換ユニット１１０1〜１１０8に結合され、且つ量子化出力ＱＴ1〜ＱＴ8を受信することに用いられる。出力回路１２０は、量子化出力ＱＴ1〜ＱＴ8に基づいてデータ合成動作を実行して、サンプリング周波数ｆｓを有するデジタル信号Ｓｏｕｔを発生させる。いくつかの実施例において、出力回路１２０は、マルチプレクサ、フィールド・プログラマブル・ゲート・アレイ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ；ＦＰＧＡ）及び／又はデジタル・シグナル・プロセッサ（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ；ＤＳＰ）によって達成されてよい。
信号発生回路１３０は、ソースクロック信号ＣＬＫｓに基づいて試験信号Ｓｉｎとクロック信号ＣＬＫ1〜ＣＬＫ8を発生させることに用いられる。試験信号Ｓｉｎは、第１の周波数ｆｏを有し、且つサンプリング周波数ｆｓは第１の周波数ｆｏのＮ倍であり、Ｎは１よりも大きい奇数である。
いくつかの実施例において、ソースクロック信号ＣＬＫｓの周波数は、第１の周波数ｆｏのＮ倍である。別のいくつかの実施例において、クロック信号ＣＬＫの周波数は、ソースクロック信号ＣＬＫｓの周波数のＭ分の１であってよく、Ｍはアナログデジタル変換システム１００におけるアナログデジタル変換ユニット１１０の数であり、例えば、クロック信号ＣＬＫ1〜ＣＬＫ8の各々の周波数はソースクロック信号ＣＬＫｓの周波数の８分の１であってよい。実際には、信号発生回路１３０は、フィルタ回路、位相ロック回路（ｐｈａｓｅ ｌｏｃｋ ｌｏｏｐ）又は遅延ロック回路（ｄｅｌａｙ ｌｏｃｋ ｌｏｏｐ）の１つ以上を含んでよい。
スキュー校正回路１４０は、アナログデジタル変換ユニット１１０1〜１１０8に結合され、且つ量子化出力ＱＴ1〜ＱＴ8を受信して分析することに用いられる。スキュー校正回路１４０は、Ｎ段の間隔ごとに順次に量子化出力ＱＴ1〜ＱＴ8を分析して、複数のデジタルコードを発生させることに用いられる。例えば、Ｎが３である場合、スキュー校正回路１４０は、まず量子化出力ＱＴ1の電圧値に基づいて対応するデジタルコードを発生させ、次に量子化出力ＱＴ4の電圧値に基づいて別の対応するデジタルコードを発生させ、続いて量子化出力ＱＴ7の電圧値に基づいて別の対応するデジタルコードを発生させることができ、以下これによって類推する。スキュー校正回路１４０は、更に、得られた複数のデジタルコードと参照コードＣｒｅｆとを比較して比較結果を発生させ、比較結果に基づいてアナログデジタル変換システム１００のクロックスキューを校正することに用いられ、詳細な校正動作については後の段落で説明する。
いくつかの実施例において、量子化出力ＱＴ1〜ＱＴ8は、まず、オフセット（ｏｆｆｓｅｔ）誤差校正及び／又は利得（ｇａｉｎ）誤差校正がされてから、次に出力回路１２０とスキュー校正回路１４０に提供される。簡潔にするために、関連の他の校正回路は図１に示されていない。
図３は、本開示内容の一実施例によるスキュー校正回路１４０を簡略化した機能ブロック図である。図４は、本開示内容の一実施例によるスキュー校正回路１４０の試験信号Ｓｉｎに対する分析過程を示す模式図である。スキュー校正回路１４０は、制御回路２１０、複数の第１の除算回路２２０、加算回路２３０、第２の除算回路２４０及び複数の比較回路２５０を含む。いくつかの実施例において、図３と図４を同時に参照すると、試験信号Ｓｉｎは第１の周期Ｔｏを有し、且つ第１の周期Ｔｏは第１の周波数ｆｏの逆数である（つまり、Ｔｏ=１／ｆｏ）。サンプリング周波数ｆｓが第１の周波数ｆｏのＮ倍（例えば、３倍）であるため、アナログデジタル変換システム１００は、第１の周期Ｔｏにおいて、アナログデジタル変換ユニット１１０1〜１１０8によって試験信号Ｓｉｎに対してＮ回（例えば、３回）サンプリングする。容易に理解させるために、後の段落では、Ｎが３に等しいことを例として、スキュー校正回路１４０の動作を説明するが、本開示内容はこれに限定されない。
クロックスキューの現象を校正するために、制御回路２１０は、Ｎ段（例えば、３段）の間隔ごとに順次に量子化出力ＱＴ1〜ＱＴ8を分析して、複数のデジタルコードを発生させる。例えば、Ｎが３である場合、制御回路２１０は、順次に量子化出力ＱＴ1、ＱＴ4、ＱＴ7、ＱＴ2、ＱＴ5、ＱＴ8、ＱＴ3、及びＱＴ6の電圧値を分析した後で、再び量子化出力ＱＴ1の電圧値を分析して、各電圧値に基づいて対応するデジタルコードを発生させることができる。つまり、制御回路２１０は、量子化出力ＱＴ1及びＱＴ4の分析の間に量子化出力ＱＴ2及びＱＴ3を無視することができ、量子化出力ＱＴ4及びＱＴ7の分析の間に量子化出力ＱＴ5及びＱＴ6を無視することができ、以下これのように類推する。制御回路２１０は、上記順序で量子化出力ＱＴ1〜ＱＴ8を複数のサイクルで分析することができる。
サンプリング周波数ｆｓが第１の周波数ｆｏのＮ倍（例えば、３倍）であるため、Ｎ段（例えば、３段）の間隔で量子化出力ＱＴ1〜ＱＴ8を分析することで、制御回路２１０は、実質的に同一である複数のデジタルコードを連続に発生させる。例えば、図４に示すように、制御回路２１０は、量子化出力ＱＴ1、ＱＴ4、ＱＴ7、ＱＴ2、ＱＴ5、ＱＴ8、ＱＴ3、及びＱＴ6に基づいて、同一の複数のデジタルコード０１１１１１１１を連続に発生させる。このように、制御回路２１０の発生した複数の理想的には実質的に同一であるデジタルコードに変異体があるかを簡単に検査するだけで、クロックスキューの現象が発生したかを確認することができるため、スキュー校正回路１４０における他の回路は、簡単な論理演算回路によって達成されることができ、詳細な検査過程については後の段落で更に説明する。
いくつかの実施例において、量子化出力ＱＴ1〜ＱＴ8の総段数（つまり、アナログデジタル変換ユニット１１０1〜１１０8の総段数）が２のべき乗であり、且つＮが奇数であるため、制御回路２１０は、間隔をあけて分析を行っても、各々の量子化出力ＱＴ1〜ＱＴ8を分析することができ、分析されていない量子化出力ＱＴは存在しない。例えば、量子化出力ＱＴ1及びＱＴ4の分析の間に無視された量子化出力ＱＴ2及びＱＴ3は、量子化出力ＱＴ7及びＱＴ8の分析が終了した後でそれぞれ分析される。また例えば、量子化出力ＱＴ4及びＱＴ7の分析の間に無視された量子化出力ＱＴ5及びＱＴ6は、量子化出力ＱＴ2及びＱＴ3の分析が終了した後でそれぞれ分析され、以下これによって類推する。このように、校正されていないアナログデジタル変換ユニット１１０は存在しない。
つまり、制御回路２１０は、ｉ段目のアナログデジタル変換ユニット１１０iの発生した量子化出力ＱＴiを分析して対応するデジタルコードを発生させる場合、ｉ+Ｎがアナログデジタル変換システム１００におけるアナログデジタル変換ユニット１１０の総数Ｍ以下であれば、続いてｉ+Ｎ段目のアナログデジタル変換ユニット１１０i+Nの発生した量子化出力ＱＴi+Nを分析し、ｉ及びＭは正整数である。他方、制御回路２１０は、ｉ段目のアナログデジタル変換ユニット１１０iの発生した量子化出力ＱＴiを分析して対応するデジタルコードを発生させる場合、ｉ+ＮがＭよりも大きければ、続いてｉ+Ｎ-Ｍ段目のアナログデジタル変換ユニット１１０i+N-Mの発生した量子化出力ＱＴi+N-Mを分析する。いくつかの実施例において、制御回路２１０は、各量子化出力ＱＴに基づいて少なくとも１つのデジタルコードを発生させるまで、上記規則に基づいて循環的に分析することができる。
制御回路２１０は、更に、量子化出力ＱＴ1〜ＱＴ8の各々に対応する１つ又は複数のデジタルコードを加算して、それぞれアナログデジタル変換ユニット１１０1〜１１０8に対応する複数の加算値ＳＵ1〜ＳＵ8を発生させる。例えば、量子化出力ＱＴ1〜ＱＴ8を循環的に複数回（例えば、４回）分析する間に、制御回路２１０は、量子化出力ＱＴ1に基づいて数値が何れも０１１１１１１１である４つのデジタルコードを発生させると、この４つのデジタルコードを加算して数値が１１１１１１１００である加算値ＳＵ1を取得する。また例えば、量子化出力ＱＴ1〜ＱＴ8を循環的に複数回（例えば、４回）分析する間に、制御回路２１０も、量子化出力ＱＴ4に基づいて数値が何れも０１１１１１１１である４つのデジタルコードを発生させると、この４つのデジタルコードを加算して数値が１１１１１１１００である加算値ＳＵ4を取得し、以下これによって類推する。
次に、制御回路２１０は、加算値ＳＵ1〜ＳＵ8をそれぞれ複数の第１の除算回路２２０に出力して、加算値ＳＵ1〜ＳＵ8を平均化してそれぞれ複数の平均コードＣａｖ1〜Ｃａｖ8を取得する。各第１の除算回路２２０の除数は、制御回路２１０が量子化出力ＱＴ1〜ＱＴ8を循環的に分析する回数、例えば、前述の４回に設定されてよいが、本開示内容はこれに限定されない。いくつかの実施例において、第１の除算回路２２０の平均動作は、背景のノイズを除去することに用いられる。
加算回路２３０は、平均コードＣａｖ1〜Ｃａｖ8を加算して、加算結果を第２の除算回路２４０に出力することに用いられる。第２の除算回路２４０は、平均コードＣａｖ1〜Ｃａｖ8の加算結果を平均化して、参照コードＣｒｅｆを発生させることに用いられる。第２の除算回路２４０の除数は、アナログデジタル変換ユニット１１０1〜１１０8の数に設定してもよいが、本開示内容はこれに限定されない。
複数の比較回路２５０は、それぞれ平均コードＣａｖ1〜Ｃａｖ8を受信することに用いられる。各比較回路２５０は、平均コードＣａｖ1〜Ｃａｖ8における対応する一方と参照コードＣｒｅｆとを比較して、複数の校正信号ＡＤ1〜ＡＤ8を発生させることに用いられ、校正信号ＡＤ1〜ＡＤ8はそれぞれアナログデジタル変換ユニット１１０1〜１１０8を校正することに用いられる。
アナログデジタル変換ユニット１１０1〜１１０8のうちの１つは、クロックスキューの影響を受けていない場合、その対応する平均コードＣａｖは、参照コードＣｒｅｆと実質的に同じである。
他方、アナログデジタル変換ユニット１１０1〜１１０8のうちの１つがクロックスキューの影響を受ける場合、影響されたアナログデジタル変換ユニット１１０は、誤ったサンプリング時間によって変異した量子化出力ＱＴを出力し、更にその対応する平均コードＣａｖと参照コードＣｒｅｆとの間に差異を有するようになり、且つこの差異が対応する校正信号ＡＤに反映される。
例えば、平均コードＣａｖ1と参照コードＣｒｅｆとが同じであれば、対応する比較回路２５０は、校正信号ＡＤ1を特定の論理値（例えば、論理１）を有するように設定してよい。また例えば、平均コードＣａｖ1と参照コードＣｒｅｆとが異なれば、校正信号ＡＤ1は、逆の別の論理値（例えば、論理０）を有するように設定される。
また図１を参照すると、校正信号ＡＤ1〜ＡＤ8は、信号発生回路１３０に提供される。いくつかの実施例において、校正信号ＡＤ1〜ＡＤ8は、発振器の出力位相を校正するように、信号発生回路１３０における位相ロック回路の発振器の動作電圧を調整し、例えば、発振器の動作電圧をある固定値で昇降させることに用いられる。別のいくつかの実施例において、校正信号ＡＤ1〜ＡＤ8は、遅延線の遅延量を校正するように、信号発生回路１３０における遅延ロック回路の遅延線（ｄｅｌａｙ ｌｉｎｅ）の動作電圧を調整し、例えば、遅延線の動作電圧をある固定値で昇降させることに用いられることができる。このように、アナログデジタル変換システム１００のクロックスキューの現象は校正される。
図５は、本開示内容の一実施例によるスキュー校正回路１４０の分析開始点に対する選択過程を示す模式図である。いくつかの実施例において、スキュー校正回路１４０は、Ｎ段の間隔ごとに順次に量子化出力ＱＴ1〜ＱＴ8を分析し始める前に、まず間隔無しに（又はＮが１に等しい）量子化出力ＱＴ1〜ＱＴ8の対応する複数のデジタルコードの大きさの変化傾向を分析する。スキュー校正回路１４０は、複数のデジタルコードにおける順次に漸増する多者を識別して、前記多者の中間値を有するものの対応する量子化出力ＱＴ（又はアナログデジタル変換ユニット１１０）を開始点として、Ｎ段の間隔ごとに順次に量子化出力ＱＴ1〜ＱＴ8を分析し始める。
例えば、スキュー校正回路１４０は、量子化出力ＱＴ8、ＱＴ1及びＱＴ2の三者のそれぞれの対応する３つのデジタルコード０００００１１１、０１１１１１１１及び１１１１１１００が順次に漸増することを識別する。そのため、スキュー校正回路１４０は、量子化出力ＱＴ1（つまりアナログデジタル変換ユニット１１０1）を開始点として、Ｎ段の間隔ごとに順次に量子化出力ＱＴ1〜ＱＴ8を分析し始めるように選択する。
同様に、別のいくつかの実施例において、スキュー校正回路１４０は、複数のデジタルコードにおける順次に漸減する多者を識別して、前記多者の中間値を有するものの対応する量子化出力ＱＴを開始点として、Ｎ段の間隔ごとに順次に量子化出力ＱＴ1〜ＱＴ8を分析し始める。
試験信号Ｓｉｎの波形が既知の条件である場合、上記のように分析開始点を選択して、アナログデジタル変換システム１００は、平均コードＣａｖと参照コードＣｒｅｆとの差異に基づいてそのクロックスキューの方向を知ることができる。例えば、クロックスキューによりアナログデジタル変換ユニット１１０１が遅くサンプリングする場合、その対応する平均コードＣａｖ1は、参照コードＣｒｅｆよりも大きい。また例えば、クロックスキューによりアナログデジタル変換ユニット１１０1が早くサンプリングする場合、その対応する平均コードＣａｖ1は、参照コードＣｒｅｆよりも小さい。
また、デジタルコードが順次に漸減又は漸増する現象は、試験信号Ｓｉｎの波形の急峻な部分により引き起こされるので、波形の急峻な部分を選択して分析することで、クロックスキューの現象を観察しやすくすることができる。
上記の複数の実施例において、Ｎは、３以上７以下の奇数であってよい。第１の周波数ｆｏがソースクロック信号ＣＬＫｓの周波数のＮ分の１であるので、Ｎの数値が小さいほど、第１の周波数ｆｏは高くなり、試験信号Ｓｉｎが大きな昇降勾配を有し、更にクロックスキューの現象を観察しやすくする。そのため、Ｎの数値の低下は、クロックスキューの校正精度の向上に寄与する。他方、急遽に変化する試験信号Ｓｉｎを提供するために、信号発生回路１３０は、高い精度と信頼度を要求する。そのため、Ｎの数値の向上は、アナログデジタル変換システム１００の複雑度と設計の困難度の低下に寄与する。
上記の複数の実施例において、スキュー校正回路１４０における素子と機能ブロックは、実作の回路によって達成されてもよいし、アナログデジタル変換システム１００の記憶装置（図示せず）に保存されるコンピュータプログラム製品によって達成されてもよく、或いは実作の回路とコンピュータプログラム製品との組み合わせによって達成されてもよい。アナログデジタル変換システム１００における１つ又は複数のプロセッサ（図示せず）が前述のコンピュータプログラム製品を実行する場合、コンピュータプログラム製品は、アナログデジタル変換システム１００が前述複数の実施例におけるクロックスキューの校正動作を実行することを許可する。
いくつかの実施例において、アナログデジタル変換システム１００は、クロックスキューの校正を完成した場合、全てのアナログデジタル変換ユニット１１０の受信端をアナログデジタル変換処理を行おうとする他の入力信号を受信するように切り替えてよく、例えば、ＷｉＦｉ、ブルートゥース、４Ｇ、或いは他のより先端的な通信プロトコルの信号であってよい。
図６は、本開示内容の一実施例によるクロックスキューの校正方法６００の流れ図である。クロックスキューの校正方法６００は、上記複数の実施のアナログデジタル変換システム１００に適用され、且つ以下の工程Ｓ６０２〜Ｓ６０６を備える。工程Ｓ６０２において、アナログデジタル変換システム１００は、サンプリング周波数ｆｓで試験信号Ｓｉｎをサンプリングする。図１及び図２に示すように、アナログデジタル変換ユニット１１０1〜１１０8は、それぞれクロック信号ＣＬＫ1〜ＣＬＫ8に基づいて試験信号Ｓｉｎをサンプリングして、それぞれ多段階量子化出力ＱＴ1〜ＱＴ8を発生させ、サンプリング周波数ｆｓは試験信号Ｓｉｎの周波数のＮ倍であり、且つＮは１よりも大きい奇数である。
工程Ｓ６０４において、図３及び図４に示すように、スキュー校正回路１４０は、Ｎ段の間隔ごとに順次に量子化出力ＱＴ1〜ＱＴ8を分析して、複数のデジタルコードを発生させる。アナログデジタル変換ユニット１１０1〜１１０8が２のべき乗であり且つＮが奇数であるため、量子化出力ＱＴ1〜ＱＴ8の各々も前記複数のデジタルコードの１つ以上を発生させることに用いられ、分析されていない量子化出力ＱＴ1〜ＱＴ8はない。
工程Ｓ６０６において、スキュー校正回路１４０は、前記複数のデジタルコードと参照コードＣｒｅｆとの間の比較結果に基づいてアナログデジタル変換システム１００のクロックスキューを校正する。図３に示すように、量子化出力ＱＴ1〜ＱＴ8の各々に対応する１つ又は複数のデジタルコードは、加算され平均化されて、アナログデジタル変換ユニット１１０1〜１１０8に対応する平均コードＣａｖ1〜Ｃａｖ8を発生する。スキュー校正回路１４０は、更に平均コードＣａｖ1〜Ｃａｖ8を平均化して、参照コードＣｒｅｆを発生させる。
前述から分かるように、アナログデジタル変換システム１００は、校正基準としての参照回路が追加される必要はなく、且つ簡単な加算、平均と比較演算によって、クロックスキューの誤差を校正することができる。
そのため、アナログデジタル変換システム１００は、回路面積が小さく、校正速度が速く、且つ設計しやすいというメリットを有する。クロックスキューの校正方法６００も、類似なメリットを有するが、ここで詳しく説明しない。
明細書及び特許請求の範囲には、ある語彙で特定の素子を指定する。しかしながら、当業者であれば、同様な素子が異なる名詞で呼ばれる場合があることは理解すべきである。明細書及び特許請求の範囲では、名称の差異を素子の区分方法とせず、素子の機能での差異を区分の基準とする。明細書及び特許請求の範囲で言及する「含む」は、開放的な用語であるので、「含むが、それに限定されない」と解釈されるべきである。また、「結合」は、ここで如何なる直接及び間接の接続手段を含む。そのため、明細書において、第１の素子が第２の素子に結合されると記述される場合、第１の素子電気的接続又は無線伝送、光学伝送等の信号的接続形態を介して第２の素子に直接に接続され、或いは他の素子又は接続手段によって前記第２の素子に間接に電気的又は信号的接続されることを表す。
ここで使用される「及び／又は」の記述形態は、列挙される１つ又は複数の項目の如何なる組み合わせを含む。また、明細書で特に指明されない限り、如何なる単数形の用語も同時に複数形の意味を含む。
上記は単に本開示内容の好適な実施例であり、本開示内容の請求項に基づいた均等の変化や修正も、本開示内容の適応范ホァに属する。
１００ アナログデジタル変換システム
１１０1〜１１０8 アナログデジタル変換ユニット
１２０ 出力回路
１３０ 信号発生回路
１４０ スキュー校正回路
ＣＬＫ1〜ＣＬＫ8 クロック信号
ＣＬＫｓ ソースクロック信号
ＱＴ1〜ＱＴ8 量子化出力
Ｓｉｎ 試験信号
Ｓｏｕｔ デジタル信号
Ｐ１、Ｐ２ 時点
ＴＳ サンプリング周期
ｆｓ サンプリング周波数
Ｔｏ 第１の周期
ｆｏ 第１の周波数
２１０ 制御回路
２２０ 第１の除算回路
２３０ 加算回路
２４０ 第２の除算回路
２５０ 比較回路
ＳＵ1〜ＳＵ8 加算値
Ｃａｖ1〜Ｃａｖ8 平均コード
Ｃｒｅｆ 参照コード
ＡＤ1〜ＡＤ8 校正信号
６００ クロックスキューの校正方法
Ｓ６０２〜Ｓ６０６ 工程

Claims (14)

  1. それぞれ交差した複数のクロック信号に基づいて動作する多段階アナログデジタル変換ユニットを含むアナログデジタル変換システムを校正するためのクロックスキューの校正方法において、
    前記アナログデジタル変換システムを利用してサンプリング周波数で試験信号をサンプリングして前記多段階アナログデジタル変換ユニットにそれぞれ多段階量子化出力を発生させ、前記試験信号が第１の周波数を有し、且つ前記サンプリング周波数は前記第１の周波数のＮ倍であり、Ｎは１よりも大きい奇数である工程と、
    Ｎ段の間隔ごとに順次に前記多段階量子化出力を分析して、複数のデジタルコードを発生させる工程と、
    前記複数のデジタルコードと参照コードとの間の比較結果に基づいて前記アナログデジタル変換システムのクロックスキューを校正する工程と、
    を備えるクロックスキューの校正方法。
  2. Ｎ段の間隔ごとに順次に前記多段階量子化出力を分析して、前記複数のデジタルコードを発生させる工程は、
    前記多段階量子化出力におけるｉ段目のアナログデジタル変換ユニットにより発生される一方を分析して、前記複数のデジタルコードにおける対応する者を発生させ、ｉは正整数である工程と、
    ｉ+ＮがＭ以下である場合、続いて前記多段階量子化出力におけるｉ+Ｎ段目のアナログデジタル変換ユニットにより発生される一方を分析して、前記複数のデジタルコードにおける対応する他方を発生させ、Ｍは前記多段階アナログデジタル変換ユニットの総数である工程と、
    ｉ+ＮがＭよりも大きい場合、続いて前記多段階量子化出力におけるｉ+Ｎ-Ｍ段目のアナログデジタル変換ユニットにより発生される一方を分析して、前記複数のデジタルコードにおける対応するもう一方を発生させる工程と、
    を含む請求項１に記載のクロックスキューの校正方法。
  3. Ｎ段の間隔ごとに順次に前記多段階量子化出力を分析して、前記複数のデジタルコードを発生させる工程は、
    ｊ段目のアナログデジタル変換ユニットからＮ段の間隔ごとに順次に前記多段階量子化出力を分析する工程を更に含み、
    ｊは正整数であり、且つ前記複数のデジタルコードにおけるｊ-１段目のアナログデジタル変換ユニット、前記ｊ段目のアナログデジタル変換ユニット及びｊ+１段目のアナログデジタル変換ユニットに対応する三者は、順次に漸増又は漸減する請求項１又は２に記載のクロックスキューの校正方法。
  4. 前記多段階量子化出力の各々は、前記複数のデジタルコードにおける１つ又は複数のデジタルコードを発生させることに用いられ、前記アナログデジタル変換システムのクロックスキューを校正する工程は、
    前記多段階量子化出力の各々に基づいて発生される前記１つ又は複数のデジタルコードを平均化して、それぞれ前記多段階アナログデジタル変換ユニットに対応する複数の平均コードを取得する工程と、
    前記複数の平均コードを平均化して、前記参照コードを発生させる工程と、
    を含む請求項１〜３の何れか１項に記載のクロックスキューの校正方法。
  5. 前記アナログデジタル変換システムのクロックスキューを校正する工程は、
    前記複数の平均コードの各々と前記参照コードとを比較して、それぞれ前記多段階アナログデジタル変換ユニットに対応する複数の校正信号を発生させる工程と、
    前記複数の校正信号に基づいて前記多段階アナログデジタル変換ユニットを対応的に校正する工程と、
    を更に含む請求項４に記載のクロックスキューの校正方法。
  6. それぞれ交差した複数のクロック信号に基づいて試験信号をサンプリングして、それぞれ多段階量子化出力を発生させるための多段階アナログデジタル変換ユニットと、
    Ｎ段の間隔ごとに順次に前記多段階量子化出力を分析して、複数のデジタルコードを発生させ、更に、前記複数のデジタルコードと参照コードとの間の比較結果に基づいて前記アナログデジタル変換システムのクロックスキューを校正するためのスキュー校正回路と、
    を含み、
    多段階アナログデジタル変換ユニットの動作によりアナログデジタル変換システムにサンプリング周波数を有するようになり、前記試験信号が第１の周波数を有し、且つ前記サンプリング周波数は前記第１の周波数のＮ倍であり、Ｎは１よりも大きい奇数であるアナログデジタル変換システム。
  7. 前記スキュー校正回路は、
    Ｎ段の間隔ごとに前記多段階量子化出力を分析して、前記複数のデジタルコードを発生させるための制御回路を含み、
    前記制御回路が前記多段階量子化出力におけるｉ段目のアナログデジタル変換ユニットにより発生される一方を分析して、前記複数のデジタルコードにおける対応する者を発生させ、且つｉ+ＮがＭ以下である場合、前記制御回路は、次に、前記多段階量子化出力におけるｉ+Ｎ段目のアナログデジタル変換ユニットにより発生される一方を分析して、前記複数のデジタルコードにおける対応する他方を発生させ、Ｍは前記多段階アナログデジタル変換ユニットの総数であり、且つｉは正整数であり、
    ｉ+ＮがＭよりも大きければ、前記制御回路は、次に、前記多段階量子化出力におけるｉ+Ｎ-Ｍ段目のアナログデジタル変換ユニットにより発生される一方を分析して、前記複数のデジタルコードにおける対応するもう一方を発生させる請求項６に記載のアナログデジタル変換システム。
  8. 前記制御回路は、ｊ段目のアナログデジタル変換ユニットからＮ段の間隔ごとに順次に前記多段階量子化出力を分析することに用いられ、且つｊは正整数であり、
    前記複数のデジタルコードにおけるｊ-１段目のアナログデジタル変換ユニット、前記ｊ段目のアナログデジタル変換ユニット及びｊ+１段目のアナログデジタル変換ユニットに対応する三者は、順次に漸増又は漸減する請求項７に記載のアナログデジタル変換システム。
  9. 前記多段階量子化出力の各々は、前記複数のデジタルコードにおける１つ又は複数のデジタルコードを発生させることに用いられ、前記制御回路は、更に、前記多段階量子化出力の各々に基づいて発生される前記１つ又は複数のデジタルコードを加算して、それぞれ前記多段階アナログデジタル変換ユニットに対応する複数の加算値を取得することに用いられ、且つ前記スキュー校正回路は、
    それぞれ前記複数の加算値を平均化して、それぞれ前記多段階アナログデジタル変換ユニットに対応する複数の平均コードを取得するための複数の第１の除算回路と、
    前記複数の平均コードを加算して、加算結果を取得する加算回路と、
    前記加算結果を平均化して、前記参照コードを取得するための第２の除算回路と、
    前記複数の平均コードの各々と前記参照コードとを比較して、それぞれ前記多段階アナログデジタル変換ユニットに対応する複数の校正信号を発生させることに用いられ、前記複数の校正信号は前記多段階アナログデジタル変換ユニットを対応的に校正することに用いられる複数の比較回路と、
    を更に含む請求項７又は８に記載のアナログデジタル変換システム。
  10. アナログデジタル変換システムの記憶装置に保存され、且つ前記アナログデジタル変換システムがクロックスキューの校正動作を実行することを許可し、前記アナログデジタル変換システムは、それぞれ交差した複数のクロック信号に基づいて動作する多段階アナログデジタル変換ユニットを含むコンピュータプログラム製品において、前記クロックスキューの校正動作は、
    前記アナログデジタル変換システムを利用してサンプリング周波数で試験信号をサンプリングして前記多段階アナログデジタル変換ユニットにそれぞれ多段階量子化出力を発生させ、前記試験信号が第１の周波数を有し、且つ前記サンプリング周波数は前記第１の周波数のＮ倍であり、Ｎは１よりも大きい奇数である工程と、
    Ｎ段の間隔ごとに順次に前記多段階量子化出力を分析して、複数のデジタルコードを発生させる工程と、
    前記複数のデジタルコードと参照コードとの間の比較結果に基づいて前記アナログデジタル変換システムのクロックスキューを校正する工程と、
    を含むコンピュータプログラム製品。
  11. Ｎ段の間隔ごとに順次に前記多段階量子化出力を分析して、前記複数のデジタルコードを発生させる場合、前記クロックスキューの校正動作は、
    前記多段階量子化出力におけるｉ段目のアナログデジタル変換ユニットにより発生される一方を分析して、前記複数のデジタルコードにおける対応する者を発生させ、ｉは正整数である工程と、
    ｉ+ＮがＭ以下である場合、続いて前記多段階量子化出力におけるｉ+Ｎ段目のアナログデジタル変換ユニットにより発生される一方を分析して、前記複数のデジタルコードにおける対応する他方を発生させ、Ｍは前記多段階アナログデジタル変換ユニットの総数である工程と、
    ｉ+ＮがＭよりも大きい場合、続いて前記多段階量子化出力におけるｉ+Ｎ-Ｍ段目のアナログデジタル変換ユニットにより発生される一方を分析して、前記複数のデジタルコードにおける対応するもう一方を発生させる工程と、
    を更に含む請求項１０に記載のコンピュータプログラム製品。
  12. Ｎ段の間隔ごとに順次に前記多段階量子化出力を分析して、前記複数のデジタルコードを発生させる場合、前記クロックスキューの校正動作は、
    ｊ段目のアナログデジタル変換ユニットからＮ段の間隔ごとに順次に前記多段階量子化出力を分析する工程を更に含み、
    ｊは正整数であり、且つ前記複数のデジタルコードにおけるｊ-１段目のアナログデジタル変換ユニット、前記ｊ段目のアナログデジタル変換ユニット及びｊ+１段目のアナログデジタル変換ユニットに対応する三者は、順次に漸増又は漸減する請求項１０又は１１に記載のコンピュータプログラム製品。
  13. 前記多段階量子化出力の各々は、前記複数のデジタルコードにおける１つ又は複数のデジタルコードを発生させることに用いられ、前記アナログデジタル変換システムのクロックスキューを校正する場合、前記クロックスキューの校正動作は、
    前記多段階量子化出力の各々に基づいて発生される前記１つ又は複数のデジタルコードを平均化して、それぞれ前記多段階アナログデジタル変換ユニットに対応する複数の平均コードを取得する工程と、
    前記複数の平均コードを平均化して、前記参照コードを発生させる工程と、
    を含む請求項１０〜１２の何れか１項に記載のコンピュータプログラム製品。
  14. 前記アナログデジタル変換システムのクロックスキューを校正する場合、前記クロックスキューの校正動作は、
    前記複数の平均コードの各々と前記参照コードとを比較して、それぞれ前記多段階アナログデジタル変換ユニットに対応する複数の校正信号を発生させる工程と、
    前記複数の校正信号に基づいて前記多段階アナログデジタル変換ユニットを対応的に校正する工程と、
    を更に含む請求項１３に記載のコンピュータプログラム製品。
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