KR101536228B1

KR101536228B1 - 신호 변복조 방법, 이를 수행하기 위한 신호 변복조 장치 및 이를 포함하는 표시 장치

Info

Publication number: KR101536228B1
Application number: KR1020090032565A
Authority: KR
Inventors: 최원준; 김아름
Original assignee: 삼성디스플레이 주식회사
Priority date: 2009-04-15
Filing date: 2009-04-15
Publication date: 2015-07-13
Also published as: US20100265247A1; US8411078B2; KR20100114165A

Abstract

신호 변복조 방법에서, 외부에서 제공되는 데이터 정보를 포함하는 입력 데이터 신호에 응답하여, 외부에서 제공되는 입력 클럭 신호를 근거로 각 주기 동안 생성된 복수의 입력 시프트 클럭 신호들은 상기 입력 클럭 신호의 2 주기 동안 조합되어 상기 입력 데이터 신호에 대응하는 전송 신호로 변조된다. 이어서, 상기 데이터 정보를 복원하기 위해, 상기 전송 신호로부터 출력 클럭 신호가 검출되고, 상기 출력 클럭 신호를 근거로 각 주기 동안 생성된 복수의 출력 시프트 클럭 신호들은 상기 출력 클럭 신호의 2 주기 동안 조합되어 출력 데이터 신호로 복조된다. 상기 타이밍 제어부로부터 제공되는 입력 데이터 신호에 응답하여 2 주기 동안의 시프트 클럭 신호를 조합하여 전송 신호를 생성함으로써, 직렬 데이터 신호의 대역폭을 증가시키고 비트 효율을 증가시킬 수 있다.

전송 신호, 신호 변조부, 신호 복조부

Description

신호 변복조 방법, 이를 수행하기 위한 신호 변복조 장치 및 이를 포함하는 표시 장치{METOHD OF MODULATING AND DEMODULATING A SIGNAL, SIGNAL MODULATION AND DEMODULATION APPARATUS FOR PERFORMING THE METHOD AND DISPLAY APPARATUS HAVING THE APPARATUS}

본 발명은 신호 변복조 방법, 이를 수행하기 위한 신호 변복조 장치 및 이를 포함하는 표시 장치에 관한 것으로, 보다 상세하게는 대역폭을 넓혀 비트 효율을 높이는 신호 변복조 방법, 이를 수행하기 위한 신호 변복조 장치 및 이를 포함하는 표시 장치에 관한 것이다.

최근, 액정 표시 기술 또는 플라즈마 표시 기술을 이용한 평판 표시 장치의 개발이 상당한 수준으로 진척되었다. 이에 따라, 평판 패널을 이용한 액정표시장치 또는 플라즈마 표시 장치와 같은 평판 표시 장치들이 휴대폰, 컴퓨터, 또는 TV 등과 같은 제품에 두루 적용되고 있다.

특히, 액정의 전기적 특성과 광학적인 특성을 이용하여 화상을 표현하는 액정 표시 장치는 점차 고해상도를 가지면서 대화면을 구현할 수 있도록 개발되고 있다.

일반적으로, 액정 표시 장치(LCD)는 액정 물질 및 투명 기판을 통해 광을 투과시켜 영상을 표시하는 표시 패널, 상기 표시 패널에 광을 제공하는 백라이트 유닛(BLU) 및 상기 표시 패널과 상기 백라이트 유닛을 구동하기 위한 회로를 포함한다. 상기 회로는 게이트 구동 회로, 데이터 구동 회로, 타이밍 콘트롤 회로 등을 포함한다.

상기 표시 패널은 어레이 기판, 상기 어레이 기판에 대향하는 대향 기판 및 상기 어레이 기판과 상기 대향 기판 사이의 액정층을 포함한다. 상기 어레이 기판은 박막 트랜지스터(TFT) 어레이를 포함한다. 또한, 상기 어레이 기판은 복수의 데이터 라인, 복수의 게이트 라인 및 복수의 화소 전극을 포함한다. 상기 표시 패널은 액티브 영역과 주변 영역을 포함한다. 상기 액티브 영역은 영상이 표시되는 부분이고, 상기 주변 영역은 상기 액티브 영역을 둘러싸는 부분이다. 상기 주변 영역에는 상기 게이트 구동 회로, 상기 데이터 구동 회로 등이 형성될 수 있다.

상기 게이트 구동 회로 및 상기 데이터 구동 회로는 인쇄회로기판에 실장된 타이밍 제어부로부터 제어신호들을 인가받아, 상기 표시 패널을 구동한다. 여기서, 상기 타이밍 제어부, 상기 게이트 구동 회로 및 상기 데이터 구동 회로 사이에는 통신을 위한 많은 수의 채널들이 연결된다.

채널들의 수가 증가하면, 소비 전력이 증가하고, 전자파 장애(EMI: electro magnetic interference)가 발생된다.

따라서, 데이터 전송시 전자파 장애 해결하고, 고속 데이터 송신 구현 및 저전력 소모 등을 추구하기 위하여 데이터 신호를 직렬 전송하는 방식이 개발되었 다.

상기 직렬 전송 방식은 하나의 전송선에 클럭 신호와 데이터 신호를 동시에 보내는 방식이다. 상기 직렬 전송 방식의 예로서, 펄스 폭 변조(PWM) 방식, 클럭 임베딩 변조(CEM: clock embedding modulation) 방식, 클럭 가장자리 변조(CEM: clock edge modulation) 방식 등이 있다.

상기 CEM 방식에 있어서, 클럭 신호의 상승 에지는 송신단(또는 변조기)에서 수신단(또는 복조기)로 상기 클럭 신호를 그대로 복원하기 위해 전송된다. 반면, 송신단(또는 변조기)에서 위상 지연 루프(PLL: phase locked loop)를 이용하여 상기 클럭 신호의 하강 에지의 위치를 변화시키므로써, 상기 클럭 신호의 하강 에지의 위치에 따라 데이터 신호를 표현한다.

이처럼, 상기 직렬 전송 방식에서 비트 효율, 또는, 대역폭(bandwidth)를 높이는 것은 중요하다.

이에 본 발명의 기술적 과제는 이러한 점에 착안한 것으로, 대역폭을 증가시킴으로써 비트 효율을 개선하기 위한 신호 변복조 방법을 제공하는 것이다.

본 발명의 다른 목적은 상기 신호 변복조 방법을 수행하기 위한 신호 변복조 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 상기 신호 변복조 장치를 포함하는 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 달성하기 위한 일 실시예에 따른 신호 변복조 방법에서, 외부에서 제공되는 데이터 정보를 포함하는 입력 데이터 신호에 응답하여, 외부에서 제공되는 입력 클럭 신호를 근거로 각 주기 동안 생성된 복수의 입력 시프트 클럭 신호들은 상기 입력 클럭 신호의 2 주기 동안 조합되어 상기 입력 데이터 신호에 대응하는 전송 신호로 변조된다. 이어서, 상기 데이터 정보를 복원하기 위해, 상기 전송 신호로부터 출력 클럭 신호가 검출되고, 상기 출력 클럭 신호를 근거로 각 주기 동안 생성된 복수의 출력 시프트 클럭 신호들은 상기 출력 클럭 신호의 2 주기 동안 조합되어 출력 데이터 신호로 복조된다.

상기 전송 신호로 변조하는 실시예에서, 외부로부터 제1 주기 동안 제1 입력 클럭 신호를 제공받아 상기 제1 입력 클럭 신호의 위상이 시프트된 복수의 제1 입력시프트 클럭 신호들이 생성된다. 이어서, 외부로부터 제2 주기 동안 제2 입력 클럭 신호를 제공받아 상기 제2 입력 클럭 신호의 위상이 시프트된 복수의 제2 입력시프트 클럭 신호들이 생성된다. 이어서, 상기 입력 클럭 신호들에 동기시켜 상기 입력 데이터 신호가 인코딩되어 인코딩 데이터 신호가 생성된다. 이어서, 상기 인코딩 데이터 신호는 직렬 데이터로 변환된다. 이어서, 변환된 상기 인코딩 데이터 신호에 응답하여 상기 제1 입력 시프트 클럭 신호들 중 하나와 상기 제2 입력 시프트 클럭 신호들 중 하나가 조합되어 상기 전송 신호가 생성된다.

본 실시예에서, 상기 제1 입력 시프트 클럭 신호들은, 상기 제1 주기 동안, 상기 제1 입력 클럭 신호를 근거로 생성된 4개의 서로 다른 위상들을 갖고, 상기 제2 입력 시프트 클럭 신호들은, 상기 제2 주기 동안, 상기 제2 입력 클럭 신호를 근거로 생성된 4개의 서로 다른 위상들을 가질 수 있다.

본 실시예에서, 상기 제1 입력 시프트 클럭 신호들 중 하나는 상기 제1 주기 동안, 상기 제1 입력 클럭 신호와 동일한 위상을 갖고 상기 전송 신호의 상승 에지를 형성하고, 나머지는 상기 제1 입력 클럭 신호로부터 시프트된 위상들을 갖고 상기 전송 신호의 서로 다른 하강 에지들을 형성할 수 있다. 또한, 상기 제2 입력 시프트 클럭 신호들 중 하나는 상기 제2 주기 동안, 상기 제2 입력 클럭 신호와 동일한 위상을 갖고 상기 전송 신호의 상승 에지를 형성하고, 나머지는 상기 제1 입력 클럭 신호로부터 시프트된 위상들을 갖고 상기 전송 신호의 서로 다른 하강 에지들을 형성할 수 있다.

본 실시예에서, 상기 전송 신호는 상기 제1 주기 동안의 하강 에지들과, 상기 제2 주기 동안의 하강 에지들을 조합하여 8개의 3비트 데이터와 1개의 스페셜 캐릭터를 포함할 수 있다.

본 실시예에서, 상기 스페셜 캐릭터는 4 주기 이상 동안의 상기 입력 시프트 클럭 신호들을 조합으로 식별될 수 있다.

상기 전송 신호를 복조하는 실시예에서, 외부로부터 상기 전송 신호가 제공됨에 따라, 제1 주기 동안 상기 전송 신호로부터 제1 출력 클럭 신호가 검출되고, 제2 주기 동안 상기 전송 신호로부터 제2 출력 클럭 신호가 검출된다. 이어서, 상기 제1 출력 클럭 신호의 위상이 시프트된 복수의 제1 출력 시프트 클럭 신호들이 생성되고, 상기 제2 출력 클럭 신호의 위상이 시프트된 복수의 제2 출력 시프트 클 럭 신호들이 생성된다. 이어서, 상기 전송 신호가 병렬 데이터로 변환된다. 이어서, 변환된 상기 전송 신호에 응답하여, 상기 제1 출력 시프트 클럭 신호들 중 하나와 상기 제2 출력 시프트 클럭 신호들 중 하나의 조합으로부터 상기 출력 데이터 신호가 복원된다.

본 실시예에서, 상기 제1 출력 시프트 클럭 신호들 중 하나는 상기 제1 주기 동안, 상기 제1 출력 클럭 신호와 동일한 위상을 갖고 상기 전송 신호의 상승 에지를 복원하고, 나머지는 상기 제1 출력 클럭 신호로부터 시프트된 위상들을 갖고 상기 전송 신호의 서로 다른 하강 에지들을 복원할 수 있다. 또한, 상기 제2 출력 시프트 클럭 신호들 중 하나는 상기 제2 주기 동안, 상기 제2 출력 클럭 신호와 동일한 위상을 갖고 상기 전송 신호의 상승 에지를 복원하고, 나머지는 상기 제1 출력 클럭 신호로부터 시프트된 위상들을 갖고 상기 전송 신호의 서로 다른 하강 에지들을 복원할 수 있다.

본 실시예에서, 상기 스페셜 캐릭터는 4 주기 이상 동안의 상기 출력 시프트 클럭 신호들을 조합으로 식별될 수 있다.

상기한 본 발명의 다른 목적을 달성하기 위한 일 실시예에 따른 신호 변복조 장치는 외부에서 제공되는 데이터 정보를 포함하는 입력 데이터 신호에 응답하여, 외부에서 제공되는 입력 클럭 신호를 근거로 각 주기 동안 생성된 복수의 입력 시프트 클럭 신호들을 상기 입력 클럭 신호의 2 주기 동안 조합하여 상기 입력 데이터 신호에 대응하는 전송 신호로 변조하는 신호 변조부 및 상기 데이터 정보를 복원하기 위해, 상기 전송 신호로부터 출력 클럭 신호를 검출하고 상기 출력 클럭 신호를 근거로 각 주기 동안 생성된 복수의 출력 시프트 클럭 신호들을 상기 출력 클럭 신호의 2 주기 동안 조합하여 출력 데이터 신호로 복조하는 신호 복조부를 포함한다.

본 실시예에서, 상기 신호 변조부는 외부로부터 상기 입력 클럭 신호를 제공받아 상기 입력 클럭 신호위 위상이 시프트된 복수의 입력 시프트 클럭 신호들을 생성하는 위상 지연 루프, 상기 입력 클럭 신호들에 동기시켜 상기 입력 데이터 신호를 인코딩하여, 인코딩 데이터 신호를 생성하는 인코딩부, 상기 인코딩부로부터 제공받은 상기 인코딩 데이터 신호를 직렬 변환하는 직렬 변환부 및 변환된 상기 인코딩 데이터 신호에 응답하여 2 주기 동안의 상기 입력 시프트 클럭 신호들을 조합하여 상기 전송 신호를 생성하는 신호 생성부를 포함할 수 있다.

본 실시예에서, 상기 신호 복조부는 상기 전송 신호로부터 출력 클럭 신호들을 검출하는 클럭 검출부, 상기 출력 클럭 신호들을 제공받아, 상기 출력 클럭 신호위 위상이 시프트된 복수의 출력 시프트 클럭 신호들을 생성하는 위상 동기 루프, 상기 출력 클럭 신호에 동기하여 상기 클럭 검출부로부터 제공받은 전송 신호들을 병렬 변환하는 병렬 변환부 및 상기 전송 신호에 응답하여 상기 출력 클럭 신호의 2 주기 동안의 상기 출력 시프트 클럭 신호들을 조합하여 상기 출력 데이터 신호를 생성하는 상기 디코딩부를 포함할 수 있다.

본 실시예에서, 상기 신호 변조부 및 상기 신호 복조부는 제1 주기의 입력 시프트 클럭 신호들 중 하나와 제2 주기의 상기 입력 시프트 클럭 신호들 중 하나를 조합하여 8개의 3비트 데이터와 1개의 스페셜 캐릭터를 생성할 수 있다.

본 실시예에서, 상기 신호 복조부는 4 주기 이상 동안의 상기 입력 시프트 클럭 신호들을 조합하여 상기 스페셜 캐릭터를 식별할 수 있다.

상기한 본 발명의 또 다른 목적을 달성하기 위한 일 실시예에 따른 표시 장치는 표시 패널, 타이밍 제어부, 신호 변복조 장치 및 패널 구동부를 포함한다. 상기 표시 패널은 영상을 표시한다. 상기 타이밍 제어부는 클럭 정보를 포함하는 입력 클럭 신호 및 데이터 정보를 포함하는 입력 데이터 신호를 생성한다. 상기 신호 변복조 장치는 상기입력 데이터 신호에 응답하여, 상기 입력 클럭 신호를 근거로 각 주기 동안 생성된 복수의 입력 시프트 클럭 신호들을 2 주기 동안 조합하여 상기 입력 데이터 신호에 대응하는 전송 신호로 변조하는 신호 변조부 및 상기 데이터 정보를 복원하기 위해, 출력 클럭 신호를 검출하고 상기 출력 클럭 신호를 근거로 각 주기 동안 생성된 복수의 출력 시프트 클럭 신호들을 2 주기 동안 조합하여 출력 데이터 신호로 복조하는 신호 복조부를 포함한다. 또한, 상기 패널 구동부는 상기 출력 클럭 신호 및 상기 출력 데이터 신호를 인가받아 상기 표시 패널을 구동한다.

상기한 본 발명의 실시예에 의하면, 클럭 정보 및 데이터 정보를 포함하는 전송 신호가 신호 변조부에서 신호 복조부로 단일 채널을 통해 직렬 전송될 수 있 어, 상기 클럭 정보 및 상기 데이터 정보들이 병렬 전송될 때 신호들 간에 간섭에 의해 발생할 수 있는 스큐를 방지하고, 전력 소모를 감소시킬 수 있다. 또한, 상기 타이밍 제어부로부터 제공되는 입력 데이터 신호에 응답하여 2 주기 동안의 시프트 클럭 신호들을 조합하여 전송 신호를 생성함으로써, 직렬 데이터 신호의 대역폭을 증가시킬 수 있다. 또한, 상기 직렬 데이터 신호의 대역폭을 증가시킴으로써, 비트의 효율을 높일 수 있다.

이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 경우, 이는 다른 부분 바로 위에 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 아래에 있다고 할 경우, 이는 다른 부분 바로 아래에 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.

이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 실시예에 따른 표시 장치를 설명하기 위한 블럭도이다.

도 1을 참조하면, 본 실시예에 따른 표시 장치는 표시 패널(100), 패널 구동부(200), 타이밍 제어부(300), 신호 변복조부(500) 및 상기 타이밍 제어부(300)가 실장된 인쇄회로기판(310)을 포함한다.

상기 표시 패널(100)은 어레이 기판과, 상기 어레이(110) 기판에 대향 결합되는 대향 기판(120, 예컨대, 컬러필터 기판) 및 상기 어레이 기판(110)과 상기 대향 기판(120) 사이에 개재된 액정층(미도시)을 포함한다. 여기서, 상기 표시 패널(100)은 표시 영역(DA) 및 주변 영역(PA)을 포함한다. 상기 표시 영역(DA)에는 게이트 라인(GL)들 및 데이터 라인(DL)들과 전기적으로 연결된 복수의 화소부들이 형성된다. 각 화소부에는 박막트랜지스터(TFT)를 포함하는 스위칭 소자(SW)와, 상기 스위칭 소자(SW)와 전기적으로 연결된 액정 커패시터(CLC) 및 스토리지 커패시터(CST)가 형성된다.

예를 들어, 상기 스위칭 소자(SW)의 게이트 전극 및 소스 전극은 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)에 각각 전기적으로 연결되고, 드레인 전극에는 상기 액정 커패시터(CLC) 및 상기 스토리지 커패시터(CST)가 전기적으로 연결된다. 여기서, 상기 데이터 라인(DL)들의 일단부 및 상기 게이트 라인(GL)들의 일단부는 상기 주변 영역(PA)에 위치한다.

상기 패널 구동부(200)는 게이트 구동부(210) 및 데이터 구동부(220)을 포함한다.

상기 게이트 구동부(210)는 상기 주변 영역(PA)에 형성되어 상기 게이트 라인(GL)들에 순차적으로 게이트 신호를 출력한다. 상기 게이트 구동부(210)는 적어도 하나 이상의 게이트 구동칩으로 이루어질 수 있다. 상기 게이트 구동칩은 상기 타이밍 제어부(300)로부터 게이트 제어 신호를 인가받아 상기 표시 패널(100)을 구동한다. 또한, 상기 게이트 구동칩은 인쇄회로기판(미도시)과 표시 패널(100) 사이에 위치하는 테이프 캐리어 패키지(TCP) 상에 부착될 수 있다.

한편, 상기 게이트 구동부(200)는 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터를 포함하여, 상기 게이트 라인들에 순차적으로 게이트 신호를 출력할 수 있다. 상기 게이트 구동부(200)는 상기 주변 영역에 집적되는 집적회로 형 태로 형성될 수 있다. 이에 따라, 부품 실장 공간을 따로 확보할 필요가 없으므로, 표시 장치의 박형화가 가능하다.

상기 데이터 구동부(220)는 상기 게이트 신호에 동기하여 상기 데이터 라인들에 아날로그 형태의 데이터 신호를 출력한다. 상기 데이터 구동부(220)는 적어도 하나 이상의 데이터 구동칩으로 이루어진다. 상기 데이터 구동칩은 칩-온-글래스(Chip On Glass; COG) 형식으로 표시 패널(100)의 상기 주변 영역(PA)에 직접적으로 부착된다. 상기 타이밍 제어부(300)는 신호 배선(400)을 통해 복수의 데이터 구동칩들에 데이터 제어 신호를 제공한다. 여기서, 상기 데이터 구동칩들은 상기 신호 배선(400)을 캐스캐이드(cascade) 형식으로 공유할 수 있다. 예를 들어, 상기 복수의 데이터 구동칩들은 가요성 필름(미도시)으로부터 연장되는 상기 신호 배선(400)을 공유할 수 있다. 상기 신호 배선(400)은 상기 게이트 구동칩으로 연장될 수 있다.

도 2는 도 1의 타이밍 제어부(300), 신호 변복조부(500) 및 패널 구동부(200)의 상세한 블록도이다.

도 1 및 도 2를 참조하면, 상기 타이밍 제어부(300)는 외부 장치(미도시)로부터 제어 신호(CON), 데이터 신호(DS) 및 클럭 신호(CLK)를 수신한다. 제어 신호(CON)는 예를 들어, 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 데이터 인에이블 신호(DE)를 포함하고, 데이터 신호(DS)는 적색, 녹색 및 청색 데이터를 포함한다.

상기 타이밍 제어부(300)는 상기 제어 신호(CON) 및 상기 데이터 신호(DS) 를 이용해, 상기 패널 구동부(200)의 구동 타이밍을 제어하는 게이트 제어 신호 및 데이터 제어 신호들을 생성한다.

상기 신호 변복조부(500)는 신호 변조부(520) 및 신호 복조부(540)를 포함한다. 상기 신호 변복조부(500)는 상기 타이밍 제어부(300) 및 상기 패널 구동부(200) 사이에 배치된다.

상기 신호 변조부(520)는 상기 타이밍 제어부(400)로부터 생성된 상기 게이트 구동부(210) 및 상기 데이터 구동부(220)를 제어하는 제어 신호를 수신받아 입력 클럭 신호(CLKI)를 포함하는 전송 신호(TS)로 변조한다. 이어서, 상기 신호 변조부(520)는 상기 전송 신호(TS)를 상기 신호 복조부(540)로 송신한다.

여기서, 상기 전송 신호(TS)는 클럭 정보 및 데이터 정보를 포함하는 신호이다. 예를 들어, 상기 전송 신호(TS)의 상승 에지(rising edge)는 상기 클럭 정보에 기초하여 고정되고, 상기 전송 신호(TS)의 하강 에지(falling edge)는 상기 데이터 정보에 기초하여 변경될 수 있다. 상기 패널 구동부(200)가 상기 전송 신호(TS)를 수신할 때, 상승 에지는 주기적으로 발생되므로 상기 클럭 정보는 용이하게 획득될 수 있다. 따라서, 상기 신호 복조부(540)는 추가의 클럭 복구 메커니즘없이 상기 전송 신호(TS)로부터 상기 출력 클럭 신호를 생성할 수 있다.

또한, 상기 데이터 정보가 상기 전송 신호(TS)에 상기 클럭 정보와 함께 실리므로 단일 채널을 통해 상기 전송 신호(TS)는 전송될 수 있다.

상기 신호 복조부(540)는 상기 전송 신호(TS)에 인코딩된 클럭 정보 및 데이터 정보를 복원한다.

상기 패널 구동부(200)는 도 1의 상기 게이트 구동부(210) 및 상기 데이터 구동부(220)를 포함한다. 따라서, 상기 패널 구동부(200)는 상기 신호 복조부(540)로부터 제공된 상기 클럭 정보 및 상기 데이터 정보를 이용하여 상기 표시 패널(100)을 구동한다.

도 3은 도 2의 신호 변조부(520)의 상세한 블록도이다.

도 2 및 도 3을 참조하면, 상기 신호 변조부(520)는 인코딩부(521), 직렬 변환부(522), 위상 동기 회로(523, PLL: phase locked loop) 및 신호 생성부(524)를 포함한다.

상기 인코딩부(521)은 상기 타이밍 제어부(300)로부터 입력 클럭 신호(CLKI), 입력 데이터 신호(DSI) 및 입력 제어 신호(CONI)를 수신한다. 상기 인코딩부(521)은 상기 입력 데이터 신호(DSI)를 상기 입력 클럭 신호(CLKI)에 동기시켜 인코딩한다.

상기 직렬 변환부(522)는 상기 인코딩부(521)로부터 전송된 병렬 데이터들, 즉, 상기 입력 데이터 신호(DSI) 및 입력 제어 신호(CONI)를 직렬 데이터로 변환한다.

상기 직렬 변환부(522)는 병렬 데이터를 직렬 데이터로 변화한 후, 상기 전송 신호(TS)를 생성하기 위해 상기 PLL(523)으로부터 인가된 시프트 클럭 신호(SCLK)를 상기 직렬 데이터에 임베딩(embedding)한다.

상기 PLL(523)은 외부로부터 입력 클럭 신호(CLKI)을 수신한다. 상기 PLL(523)은 시스템 사양에 따라 복수개의 클럭 위상(예를 들어, φ0, φ1, φ2 내 지 φn, n은 자연수)을 생성할 수 있다.

본 실시예에 따른 PLL(523)은 상기 입력 클럭 신호(CLKI)의 위상(φ0)을 포함하여 4개의 클럭 위상들을 생성한다.

상기 신호 생성부(524)는 상기 입력 데이터 신호(DSI)에 응답하여, 제1 주기 동안, 제1 입력 시프트 클럭 신호(SCLKI1) 및 제2 주기 동안의 제2 입력 시프트 클럭 신호(SCLKI2)를 조합하여 상기 전송 신호(TS)를 생성한다.

상기 전송 신호(TS)는 상기 입력 클럭 신호(CLKI)와 상기 입력 데이터 신호(DSI)를 포함한다. 즉, 상기 전송 신호(TS)의 상승 에지는 클럭 정보를 포함하고, 상기 전송 신호(TS)의 하강 에지는 데이터 신호를 포함한다. 따라서, 상기 입력 데이터 신호(DSI)에 응답하여 2주기 동안의 시프트된 클럭 위상들을 갖는 입력 시프트 클럭 신호가 각각 선택되어 조합된다. 또한, 상기 시프트된 클럭 위상들에 따라, 각 주기의 하강 에지의 위치가 변화된다.

따라서, 클럭 정보 및 데이터 정보를 포함하는 상기 전송 신호(TS)가 상기 변조부(520)과 상기 복조부(540) 사이의 단일 채널(400)을 통해 직렬 전송될 수 있다.

도 4는 도 2의 신호 복조부(540)의 상세한 블록도이다.

도 2 및 도 4를 참조하면, 상기 신호 복조부(540)은 클럭 검출부(541), 병렬 변환부(542), 지연 동기 루프(543, DLL: delay locked loop) 및 디코딩부(544)를 포함한다.

상기 클럭 검출부(541)는 상기 변조부(520)으로부터 직렬 데이터인 전송 신 호(TS)를 수신한다. 상기 클럭 검출부(541)는 상기 전송 신호(TS)로부터 출력 클럭 신호(CLKO)를 검출한다. 즉, 제1 주기(T1) 동안의 제1 출력 클럭 신호(CLKO1)과 제2 주기(T2) 동안의 제2 출력 클럭 신호(CLKO2)를 순차적으로 검출한다.

상기 병렬 변환부(542)는 상기 DLL(543)으로부터 생성된 출력 클록 신호(CLKO)에 동기된 상기 직렬 데이터를 병렬 데이터, 즉, 출력 데이터 신호(DSO)들로 변환한다.

상기 DLL(543)은 상기 출력 클럭 신호(CLKO)에 기초하여 시프트된 위상들을 갖는 복수의 출력 시프트 클럭 신호를 생성한다. 본 실시예에 따른 DLL(543)은 상기 출력 클럭 신호(CLKO)의 위상(φ0)을 포함하여 상기 신호 변조부(520)에서 생성된 4개의 시프트된 클럭 위상의 2배인 8개의 시프트된 클럭 위상들을 생성한다. 이는 상기 전송 신호(TS)로부터 출력 데이터 신호(DSO)들을 샘플링 마진이 가장 큰 곳에서 샘플링하기 위한 것이다.

상기 디코딩부(544)는 상기 병렬화된 전송 신호(TS)로부터 상기 출력 시프트 클럭 신호(SCLKO)들을 이용하여 상기 출력 데이터 신호(DSO)들을 원래대로 복원한다.

도 5는 도 3의 변조부(520)의 입출력 신호들을 나타내는 파형도들이다.

도 3 및 도 5를 참조하면, 상기 PLL(523)는 상기 입력 클럭 신호(CLKI)를 기초하여, 상기 복수의 시프트 클럭 신호(φ0 내지 φ3)를 생성한다. 즉, 1 주기(T) 동안, 상기 PLL(523)는 상기 입력 클럭 신호(CLKI)를 나타내는 1개의 상승 에지와 3개의 하강 에지를 생성한다. 이에 따라, 2 주기(2T) 동안의 서로 다른 하 강 에지들을 조합하면, 9개의 상이한 신호들을 생성할 수 있다.

상기 9개의 상이한 신호들은 8개의 3비트 데이터와 1개의 스페셜 캐릭터(SC)를 나타낼 수 있다.

2 주기(2T) 동안의 시프트 클럭 신호들의 조합을 통해 3비트의 데이터를 표현하는 것은 1 주기(T) 동안의 시프트 클럭 신호들을 통해 2비트의 데이터를 표현하는 것보다 비트 효율이 높다.

예를 들어, 1 주기(T) 동안의 시프트 클럭 신호들을 통해 2비트의 데이터를 표현하는 경우, PLL은 4개의 2비트 데이터와 1개의 스페셜 캐릭터(SC)를 표현하기 위해, 6개의 위상을 갖는 시프트 클럭 신호들이 요구된다. 여기서, 2비트의 전송 신호(TS)의 비트 효율은 2bit/T가 된다.

반면, 2 주기(2T) 동안의 3비트의 데이터의 비트 효율은 3bit/2T가 된다.

따라서, 2 주기(2T) 동안의 시프트 클럭 신호(SCLK)들을 조합하여 하나의 3비트의 데이터를 표현하는 것이 비트 효율 측면에서 우수함을 알 수 있다. 즉, 동일한 주기(T) 동안, 6개의 위상의 갖는 시프트 클럭 신호들의 대역폭보다 4개의 위상을 갖는 시프트 클럭 신호들의 대역 폭이 더 넓으므로, 고속 직렬 전송인 본 실시예의 경우에 있어서 데이터를 보다 효율적으로 전송할 수 있게 된다.

첫번째 입력 시프트 클럭 신호(φ0)는 상기 입력 클럭 신호(CLKI)와 동일한 위상을 갖고, 두번째 입력 시프트 클럭 신호(φ1) 내지 네번째 입력 시프트 클럭 신호(φ3)는 상기 입력 클럭 신호(CLKI)와 위상에 있어서 시프트된 신호들이다.

예를 들어, 상기 두번째 입력 시프트 클럭 신호(φ1)는 상기 첫번째 입력 시프트 클럭 신호(φ0)보다 제1 위상만큼 시프트된 신호이고, 상기 세번째 입력 시프트 클럭 신호(φ2)는 상기 상기 첫번째 입력 시프트 클럭 신호(φ0)보다 상기 제1 위상의 두 배인 제2 위상만큼 시프트된 신호이며, 상기 네번째 입력 시프트 클럭 신호(φ4)는 상기 첫번째 입력 시프트 클럭 신호(φ0)보다 상기 제1 위상의 세 배인 제3 위상만큼 시프트된 신호이다.

상기 신호 생성부(524)는 상기 전송 신호(TS)를 출력한다. 상기 전송 신호(TS)는 클럭 정보를 나타내는 상기 첫번째 입력 시프트 클럭 신호(φ0)에 의해 로우 레벨에서 하이 레벨로 천이된다. 또한, 상기 타이밍 제어부(300)로부터 제공되는 상기 입력 데이터 신호(DSI)에 응답하여, 제1 주기(T1) 동안의 상기 두번째 입력 시프트 클럭 신호(φ2) 내지 상기 네번째 입력 시프트 클럭 신호(φ3) 중 하나의 신호와 제2 주기(T2) 동안의 상기 두번째 입력 시프트 클럭 신호(φ2) 내지 상기 네번째 입력 시프트 클럭 신호(φ3) 중 하나의 신호를 조합하여 상기 하이 레벨에서 상기 로우 레벨로 천이된다. 따라서, 상기 전송 신호(TS)의 상승 에지와 하강 에지가 결정되면, 상기 신호 생성부(524)는 3비트의 데이터 신호, 즉, 전송 신호(TS)를 생성한다.

예를 들어, 상기 신호 생성부(524)에 상기 입력 데이터 신호(DSI)에 응답하여, 상기 제1 주기(T1) 동안 두번째 입력 시프트 클럭 신호(φ1)가 제공되고, 상기 제2 주기(T2) 동안 두번째 입력 시프트 클럭 신호(φ1)가 제공되면, 상기 제1 전송 신호(TS0)는 000 비트를 나타낼 수 있다.

또한, 상기 신호 생성부(524)에 상기 입력 데이터 신호(DSI)에 응답하여, 상기 제1 주기(T1) 동안 두번째 입력 시프트 클럭 신호(φ1)가 제공되고, 상기 제2 주기(T2) 동안 세번째 입력 시프트 클럭 신호(φ2)가 제공되면, 상기 제2 전송 신호(TS1)는 001 비트를 나타낼 수 있다.

또한, 상기 신호 생성부(524)에 상기 입력 데이터 신호(DSI)에 응답하여, 상기 제1 주기(T1) 동안 두번째 입력 시프트 클럭 신호(φ1)가 제공되고, 상기 제2 주기(T2) 동안 네번째 입력 시프트 클럭 신호(φ3)가 제공되면, 상기 제3 전송 신호(TS2)는 010 비트를 나타낼 수 있다.

또한, 상기 신호 생성부(524)에 상기 입력 데이터 신호(DSI)에 응답하여, 상기 제1 주기(T1) 동안 세번째 입력 시프트 클럭 신호(φ2)가 제공되고, 상기 제2 주기(T2) 동안 두번째 입력 시프트 클럭 신호(φ1)가 제공되면, 상기 제4 전송 신호(TS3)는 011 비트를 나타낼 수 있다.

또한, 상기 신호 생성부(524)에 상기 입력 데이터 신호(DSI)에 응답하여, 상기 제1 주기(T1) 동안 세번째 입력 시프트 클럭 신호(φ2)가 제공되고, 상기 제2 주기(T2) 동안 세번째 입력 시프트 클럭 신호(φ2)가 제공되면, 상기 제5 전송 신호(TS4)는 100 비트를 나타낼 수 있다.

또한, 상기 신호 생성부(524)에 상기 입력 데이터 신호(DSI)에 응답하여, 상기 제1 주기(T1) 동안 세번째 입력 시프트 클럭 신호(φ2)가 제공되고, 상기 제2 주기(T2) 동안 네번째 입력 시프트 클럭 신호(φ3)가 제공되면, 상기 제6 전송 신호(TS5)는 101 비트를 나타낼 수 있다.

또한, 상기 신호 생성부(524)에 상기 입력 데이터 신호(DSI)에 응답하여, 상기 제1 주기(T1) 동안 네번째 입력 시프트 클럭 신호(φ3)가 제공되고, 상기 제2 주기(T2) 동안 두번째 입력 시프트 클럭 신호(φ1)가 제공되면, 상기 제7 전송 신호(TS6)는 110 비트를 나타낼 수 있다.

또한, 상기 신호 생성부(524)에 상기 입력 데이터 신호(DSI)에 응답하여, 상기 제1 주기(T1) 동안 네번째 입력 시프트 클럭 신호(φ3)가 제공되고, 상기 제2 주기(T2) 동안 세번째 입력 시프트 클럭 신호(φ2)가 제공되면, 상기 제8 전송 신호(TS7)는 111 비트를 나타낼 수 있다.

또한, 상기 신호 생성부(524)에 상기 입력 데이터 신호(DSI)에 응답하여, 상기 제1 주기(T1) 동안 네번째 입력 시프트 클럭 신호(φ3)가 제공되고, 상기 제2 주기(T2) 동안 네번째 입력 시프트 클럭 신호(φ3)가 제공되면, 상기 제9 전송 신호(TS8)는 스페셜 캐릭터 비트인 SC 비트를 나타낼 수 있다.

상기 스페셜 캐릭터(SC) 비트는 상기 전송 신호가 데이터 신호인지 규약 신호인지 또는 패널 제어 신호인지를 판별하는 비트일 수 있다.

여기서, 상기 복조부(540)가 상기 전송 신호(TS)의 비트 경계(bit boundary)를 정확하게 인식하기 위해서, 상기 스페셜 캐릭터(SC) 비트의 프로토콜이 더 복잡해질 필요가 있다.

예를 들어, 상기 신호 생성부(524)에 상기 입력 데이터 신호(DSI)에 응답하여, 상기 제1 주기(T1) 동안 세번째 입력 시프트 클럭 신호(φ2)가 제공되고, 상기 제2 주기(T2) 동안 네번째 입력 시프트 클럭 신호(φ3)가 제공된다. 또한, 상기 제3 주기(T3) 동안 네번째 입력 시프트 클럭 신호(φ3)가 제공되고, 상기 제4 주 기(T4) 동안 두번째 입력 시프트 클럭 신호(φ1)가 제공된다. 이 경우, 상기 복조부(540)가 상기 전송 신호(TS)의 비트 경계를 제대로 인식하지 못하여, 상기 제2 주기(T2)와 상기 제3 주기(T3) 동안을 어떤 스페셜 캐릭터(SC)로 인식할 수 있는 문제가 발생할 수 있다.

또한, 예를 들어, 상기 신호 생성부(524)에 상기 입력 데이터 신호(DSI)에 응답하여, 상기 제1 주기(T1) 동안 두번째 입력 시프트 클럭 신호(φ1)가 제공되고, 상기 제2 주기(T2) 동안 네번째 입력 시프트 클럭 신호(φ3)가 제공된다. 또한, 상기 제3 주기(T3) 동안 네번째 입력 시프트 클럭 신호(φ3)가 제공되고, 상기 제4 주기(T4) 동안 세번째 입력 시프트 클럭 신호(φ2)가 제공된다. 이 경우, 상기 복조부(540)가 상기 전송 신호(TS)의 비트 경계를 제대로 인식하지 못하여, 상기 제2 주기(T2)와 상기 제3 주기(T3) 동안을 어떤 스페셜 캐릭터(SC)로 인식할 수 있는 문제가 발생할 수 있다.

따라서, 상기 복조부(540)는 상기 스페셜 캐릭터(SC)를 4 주기 이상 검출할 때 정확하게 인식할 수 있도록 한다.

예를 들어, 상기 신호 생성부(524)에 상기 입력 데이터 신호(DSI)에 응답하여, 상기 제1 주기(T1) 동안 네번째 입력 시프트 클럭 신호(φ3)가 제공되고, 상기 제2 주기(T2) 동안 네번째 입력 시프트 클럭 신호(φ3)가 제공되고, 상기 제3 주기(T3) 동안 네번째 입력 시프트 클럭 신호(φ3)가 제공되고, 상기 제4 주기(T4) 동안 두번째 입력 시프트 클럭 신호(φ1) 내지 네번째 시프트 클럭 신호(φ3) 중 하나가 제공된다. 즉, 3 주기(2T) 이상 동안 상기 네번째 시프트 클럭 신호(φ3)가 연속될 경우, 상기 복조부(540)는 상기 전송 신호(TS)의 비트 경계를 정확하게 인식할 수 있게 된다.

상기 신호 복조부(540)는 상기 출력 클럭 신호들(CLKO)을 근거로 상기 출력 시프트 클럭 신호(SCLKO)들을 생성하고, 2 주기 동안의 상기 출력 시프트 클럭 신호(SCLKO)들을 조합하여 복원하는 상기 출력 데이터 신호(DSO)들은 상기 신호 변조부(520)에서와 동일하므로 중복되는 설명을 생략할 것이다.

도 6은 도 2의 신호 변복조부의 신호 변복조 방법을 설명하기 위한 순서도이다. 도 7a는 도 6의 신호 변복조부의 신호 변조 방법을 상세히 설명하기 위한 순서도이다. 도 7b는 도 6의 신호 변복조부의 신호 복조 방법을 상세히 설명하기 위한 순서도이다.

도 2, 도 6 및 도 7a을 참조하여, 상기 신호 변조부(520)가 상기 타이밍 제어부(300)로부터 신호들을 입력받아, 상기 신호들을 직렬 신호로 변조하는 방법을 먼저 설명할 것이다.

먼저, 외부에서 제공되는 데이터 정보를 포함하는 입력 데이터 신호(DSI)에 응답하여, 외부에서 제공되는 입력 클럭 신호(CLKI)를 근거로 각 주기(T) 동안 생성된 복수의 입력 시프트 클럭 신호(SCLKI)들을 상기 입력 클럭 신호(CLKI)의 2 주기(2T) 동안 조합하여 상기 입력 데이터 신호(DSI)에 대응하는 전송 신호(TS)로 변조한다(단계 S10).

상기 단계를 더 상세하게 설명하면, 상기 PLL(523)은 상기 타이밍 제어부(300)로부터 상기 제1 주기(T1) 동안 제1 입력 클럭 신호(CLKI1)를 제공받아, 상 기 PLL(523)은 상기 제1 입력 클럭 신호(CLKI1)를 근거로 상기 복수의 제1 입력 시프트 클럭 신호들(φ0 내지 φ3)을 생성한다(단계 S110).

이어서, 상기 PLL(523)은 상기 타이밍 제어부(300)로부터 상기 제2 주기(T2) 동안 제2 입력 클럭 신호(CLKI2)를 제공받아, 상기 PLL(523)은 상기 제2 입력 클럭 신호(CLKI2)를 근거로 상기 복수의 제2 입력 시프트 클럭 신호들(φ0 내지 φ3)을 생성한다(단계 S120).

상기 인코딩부(521)는 상기 타이밍 제어부(300)로부터 상기 입력 데이터 신호(DSI) 및 상기 입력 제어 신호(CONI)를 제공받아, 상기 입력 데이터 신호(DSI) 및 상기 입력 제어 신호(CONI)를 상기 제1 주기(T1) 동안 상기 제1 입력 클럭 신호(CLKI1)와 상기 제2 주기(T2) 동안 상기 제2 입력 클럭 신호(CLKI2)에 동기시켜 인코딩한다(단계 S130).

이어서, 상기 직렬 변환부(522)는 상기 인코딩부(521)로부터 전송된 병렬 데이터들, 즉 상기 입력 데이터 신호(DSI) 및 상기 입력 제어 신호(CONI)를 직렬 데이터로 변환한다(단계 S140).

이어서, 상기 신호 생성부(524)는 상기 입력 데이터 신호에 따라 선택된 상기 제1 주기(T1) 동안의 입력 시프트 클럭 신호들 중 하나와 상기 제2 주기(2T) 동안의 입력 시프트 클럭 신호들 중 하나를 조합하여 상기 제1 입력 클럭 신호(CLKI1) 및 상기 제2 입력 클럭 신호(CLKI2)의 정보들을 포함하는 상기 전송 신호(TS)를 생성한다(단계 S150).

또한, 도 2, 도 6 및 도 7b를 참조하여, 상기 신호 복조부(540)가 상기 신 호 변조부(520)로부터 상기 직렬 데이터를 포함하는 상기 전송 신호(TS)를 제공받아 상기 패널 구동부(200)로 병렬 전송하는 것을 설명할 것이다.

상기 복조부(540)는 상기 데이터 정보를 복원하기 위해, 상기 전송 신호(TS)로부터 출력 클럭 신호(CLKO)를 검출하고 상기 출력 클럭 신호(CLKO)를 근거로 각 주기(T) 동안 생성된 복수의 출력 시프트 클럭 신호(SCLKO)들을 상기 출력 클럭 신호(CLKO)의 2 주기(2T) 동안 조합하여 출력 데이터 신호(DSO)로 복조한다(단계 S20).

상기 단계를 더 상세히 설명하면, 상기 신호 복조부(540)가 상기 변조부(520)로부터 상기 전송 신호(TS)를 제공받아, 상기 클럭 검출부(541)가 상기 전송 신호(TS)에 임베딩된 제1 출력 클럭 신호(CLKO1)를 검출하고, 상기 클럭 검출부(541)가 상기 전송 신호(TS)에 임베딩된 제2 출력 클럭 신호(CLKO2)를 검출한다(단계 S210).

이어서, 상기 DLL(543)에서 상기 단계에서 검출된 상기 제1 출력 클럭 신호(CLKO1)를 근거로 복수의 제1 출력 시프트 클럭 신호들(φ10 내지 φ17)을 생성하고, 상기 DLL(543)에서 상기 단계에서 검출된 상기 제2 출력 클럭 신호(CLIO2)를 근거로 복수의 제2 출력 시프트 클럭 신호들(φ10 내지 φ17)을 생성한다(단계 S220).

상기 병렬 변환부(542)는 상기 전송 데이터(DS)에 포함된 직렬 데이터를 병렬 데이터로 변환한다(단계 S230).

상기 디코딩부(544)는 상기 전송 신호(TS)에 응답하여 상기 2 주기(2T) 동 안의 출력 시프트 클럭 신호들을 조합하여 상기 전송 데이터(DS)에 포함된 상기 출력 데이터 신호(DSO)를 출력한다(단계 S240).

따라서, 상기 타이밍 제어부(300)로부터 제공받은 상기 클럭 정보 및 상기 데이터 정보는 상기 신호 변조부(520)에 의해 상기 전송 신호(TS)로 변조되어 단일 채널을 통해 상기 신호 복조부(540)에 직렬 전송된다. 또한, 상기 전송 신호(TS)는 상기 신호 복조부(540)에서 상기 클럭 정보 및 상기 데이터 정보로 복원되어 상기 패널 구동부(200)에 병렬 전송될 수 있다.

본 발명의 실시예에 따르면, 클럭 정보 및 데이터 정보를 포함하는 전송 신호가 신호 변조부에서 신호 복조부로 단일 채널을 통해 직렬 전송될 수 있어, 상기 클럭 정보 및 상기 데이터 정보들이 병렬 전송될 때 신호들 간의 간섭에 의해 발생할 수 있는 스큐를 방지할 수 있다.

또한, 상기 타이밍 제어부로부터 제공되는 입력 데이터 신호에 응답하여 2 주기 동안의 시프트 클럭 신호를 조합하여 전송 신호를 생성함으로써, 직렬 데이터 신호의 대역폭을 증가시킬 수 있다.

또한, 상기 직렬 데이터 신호의 대역폭을 증가시킴으로써, 비트의 효율을 높일 수 있다.

이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 2는 도 1의 타이밍 제어부, 신호 변복조부 및 패널 구동부의 상세한 블록도이다.

도 3은 도 2의 신호 변조부의 상세한 블록도이다.

도 4는 도 2의 신호 복조부의 상세한 블록도이다.

도 5는 도 3의 변조부의 입출력 신호들을 나타내는 파형도들이다.

도 6은 도 2의 신호 변복조부의 신호 변복조 방법을 설명하기 위한 순서도이다.

도 7a는 도 6의 신호 변복조부의 신호 변조 방법을 상세히 설명하기 위한 순서도이다.

도 7b는 도 6의 신호 변복조부의 신호 복조 방법을 상세히 설명하기 위한 순서도이다.

<도면의 주요부분에 대한 부호의 설명>

100: 표시 패널 200: 패널 구동부

300: 타이밍 제어부 530: 신호 배선

500: 신호 변복조부 520: 신호 변조부

521: 인코딩부 522: 직렬 변환부

523: PLL 524: 신호 생성부

540: 신호 복조부 541: 클럭 검출부

542: 병렬 변환부 543: DLL

544: 디코딩부

Claims

외부에서 제공되는 데이터 정보를 포함하는 입력 데이터 신호에 응답하여, 외부에서 제공되는 입력 클럭 신호를 근거로 각 주기 동안 생성된 복수의 입력 시프트 클럭 신호들을 상기 입력 클럭 신호의 2 주기 동안 조합하여 상기 입력 데이터 신호에 대응하는 전송 신호로 변조하는 단계; 및

상기 데이터 정보를 복원하기 위해, 상기 전송 신호로부터 출력 클럭 신호를 검출하고 상기 출력 클럭 신호를 근거로 각 주기 동안 생성된 복수의 출력 시프트 클럭 신호들을 상기 출력 클럭 신호의 2 주기 동안 조합하여 출력 데이터 신호로 복조하는 단계를 포함하고,

상기 복수의 입력 시프트 클럭 신호들 각각의 폴링 에지들은 상기 입력 클럭 신호의 각 주기 동안 발생하는 것을 특징으로 하는 신호 변복조 방법.
제1항에 있어서, 상기 전송 신호로 변조하는 단계는,

외부로부터 제1 주기 동안 제1 입력 클럭 신호를 제공받아 상기 제1 입력 클럭 신호의 위상이 시프트된 복수의 제1 입력 시프트 클럭 신호들을 생성하는 단계;

외부로부터 제2 주기 동안 제2 입력 클럭 신호를 제공받아 상기 제2 입력 클럭 신호의 위상이 시프트된 복수의 제2 입력 시프트 클럭 신호들을 생성하는 단계;

상기 입력 클럭 신호들에 동기시켜 상기 입력 데이터 신호를 인코딩하여 인코딩 데이터 신호를 생성하는 단계;

상기 인코딩 데이터 신호를 직렬 데이터로 변환하는 단계; 및

변환된 상기 인코딩 데이터 신호에 응답하여 상기 제1 입력 시프트 클럭 신호들 중 하나와 상기 제2 입력 시프트 클럭 신호들 중 하나를 조합하여 상기 전송 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 신호 변복조 방법.
제2항에 있어서, 상기 제1 입력 시프트 클럭 신호들은, 상기 제1 주기 동안, 상기 제1 입력 클럭 신호를 근거로 생성된 4개의 서로 다른 위상들을 갖고,

상기 제2 입력 시프트 클럭 신호들은, 상기 제2 주기 동안, 상기 제2 입력 클럭 신호를 근거로 생성된 4개의 서로 다른 위상들을 갖는 것을 특징을 하는 신호 변복조 방법.
제3항에 있어서, 상기 제1 입력 시프트 클럭 신호들 중 하나는, 상기 제1 주기 동안, 상기 제1 입력 클럭 신호와 동일한 위상을 갖고 상기 전송 신호의 상승 에지를 형성하고, 나머지는 상기 제1 입력 클럭 신호로부터 시프트된 위상들을 갖고 상기 전송 신호의 서로 다른 하강 에지들을 형성하고,

상기 제2 입력 시프트 클럭 신호들 중 하나는, 상기 제2 주기 동안, 상기 제2 입력 클럭 신호와 동일한 위상을 갖고 상기 전송 신호의 상승 에지를 형성하고, 나머지는 상기 제1 입력 클럭 신호로부터 시프트된 위상들을 갖고 상기 전송 신호의 서로 다른 하강 에지들을 형성하는 것을 특징으로 하는 신호 변복조 방법.
제4항에 있어서, 상기 전송 신호는 상기 제1 주기 동안의 하강 에지들과, 상기 제2 주기 동안의 하강 에지들을 조합하여 8개의 3비트 데이터와 1개의 스페셜 캐릭터를 포함하는 것을 특징으로 하는 신호 변복조 방법.
제5항에 있어서, 상기 스페셜 캐릭터는 4 주기 이상 동안의 상기 입력 시프트 클럭 신호들을 조합으로 식별되는 것을 특징으로 하는 신호 변복조 방법.
제1항에 있어서, 상기 전송 신호를 복조하는 단계는,

외부로부터 상기 전송 신호를 제공받아, 제1 주기 동안 상기 전송 신호로부터 제1 출력 클럭 신호를 검출하고, 제2 주기 동안 상기 전송 신호로부터 제2 출력 클럭 신호를 검출하는 단계;

제1 주기 동안 검출된 상기 제1 출력 클럭 신호의 위상이 시프트된 복수의 제1 출력 시프트 클럭 신호들을 생성하고, 제2 주기 동안 검출된 상기 제2 출력 클럭 신호의 위상이 시프트된 복수의 제2 출력 시프트 클럭 신호들을 생성하는 단계;

상기 전송 신호를 병렬 데이터로 변환하는 단계; 및

변환된 상기 전송 신호에 응답하여 상기 제1 출력 시프트 클럭 신호들 중 하나와 상기 제2 출력 시프트 클럭 신호들 중 하나의 조합으로부터 상기 출력 데이터 신호를 복원하는 단계를 포함하는 것을 특징으로 하는 신호 변복조 방법.
제7항에 있어서, 상기 제1 출력 시프트 클럭 신호들은, 상기 제1 주기 동 안, 상기 제1 출력 클럭 신호를 근거로 생성된 4개의 서로 다른 위상들을 갖고,

상기 제2 출력 시프트 클럭 신호들은, 상기 제2 주기 동안, 상기 제2 출력 클럭 신호를 근거로 생성된 4개의 서로 다른 위상들을 갖는 것을 특징을 하는 신호 변복조 방법.
제8항에 있어서, 상기 제1 출력 시프트 클럭 신호들 중 하나는, 상기 제1 주기 동안, 상기 제1 출력 클럭 신호와 동일한 위상을 갖고 상기 전송 신호의 상승 에지를 복원하고, 나머지는 상기 제1 출력 클럭 신호로부터 시프트된 위상들을 갖고 상기 전송 신호의 서로 다른 하강 에지들을 복원하고,

상기 제2 출력 시프트 클럭 신호들 중 하나는, 상기 제2 주기 동안, 상기 제2 출력 클럭 신호와 동일한 위상을 갖고 상기 전송 신호의 상승 에지를 복원하고, 나머지는 상기 제1 출력 클럭 신호로부터 시프트된 위상들을 갖고 상기 전송 신호의 서로 다른 하강 에지들을 복원하는 것을 특징으로 하는 신호 변복조 방법.
제9항에 있어서, 상기 전송 신호는 상기 제1 주기 동안의 하강 에지들과, 상기 제2 주기 동안의 하강 에지들을 조합하여 8개의 3비트 데이터와 1개의 스페셜 캐릭터를 포함하는 것을 특징으로 하는 신호 변복조 방법.
제10항에 있어서, 상기 스페셜 캐릭터는 4 주기 이상 동안의 상기 출력 시프트 클럭 신호들을 조합으로 식별되는 것을 특징으로 하는 신호 변복조 방법.
외부에서 제공되는 데이터 정보를 포함하는 입력 데이터 신호에 응답하여, 외부에서 제공되는 입력 클럭 신호를 근거로 각 주기 동안 생성된 복수의 입력 시프트 클럭 신호들을 상기 입력 클럭 신호의 2 주기 동안 조합하여 상기 입력 데이터 신호에 대응하는 전송 신호로 변조하는 신호 변조부; 및

상기 데이터 정보를 복원하기 위해, 상기 전송 신호로부터 출력 클럭 신호를 검출하고 상기 출력 클럭 신호를 근거로 각 주기 동안 생성된 복수의 출력 시프트 클럭 신호들을 상기 출력 클럭 신호의 2 주기 동안 조합하여 출력 데이터 신호로 복조하는 신호 복조부를 포함하고,

상기 복수의 입력 시프트 클럭 신호들 각각의 폴링 에지들은 상기 입력 클럭 신호의 각 주기 동안 발생하는 것을 특징으로 하는 신호 변복조 장치.
제12항에 있어서, 상기 신호 변조부는,

외부로부터 상기 입력 클럭 신호를 제공받아 상기 입력 클럭 신호의 위상이 시프트된 복수의 입력 시프트 클럭 신호들을 생성하는 위상 지연 루프;

상기 입력 클럭 신호들에 동기시켜 상기 입력 데이터 신호를 인코딩하여, 인코딩 데이터 신호를 생성하는 인코딩부;

상기 인코딩부로부터 제공받은 상기 인코딩 데이터 신호를 직렬 변환하는 직렬 변환부; 및

변환된 상기 인코딩 데이터 신호에 응답하여 2 주기 동안의 상기 입력 시프트 클럭 신호들을 조합하여 상기 전송 신호를 생성하는 신호 생성부를 포함하는 것을 특징으로 하는 신호 변복조 장치.
제12항에 있어서, 상기 신호 복조부는,

상기 전송 신호로부터 출력 클럭 신호들을 검출하는 클럭 검출부;

상기 출력 클럭 신호들을 제공받아 상기 출력 클럭 신호의 위상이 시프트된 복수의 출력 시프트 클럭 신호들을 생성하는 위상 동기 루프;

상기 출력 클럭 신호에 동기하여 상기 클럭 검출부로부터 제공받은 전송 신호들을 병렬 변환하는 병렬 변환부; 및

상기 전송 신호에 응답하여 상기 출력 클럭 신호의 2 주기 동안의 상기 출력 시프트 클럭 신호들을 조합하여 상기 출력 데이터 신호를 생성하는 디코딩부를 포함하는 것을 특징으로 하는 신호 변복조 장치.
제12항에 있어서, 상기 신호 변조부 및 상기 신호 복조부는 제1 주기의 입력 시프트 클럭 신호들 중 하나와 제2 주기의 상기 입력 시프트 클럭 신호들 중 하나를 조합하여 8개의 3비트 데이터와 1개의 스페셜 캐릭터를 생성하는 것을 특징으로 하는 신호 변복조 장치.
제15항에 있어서, 상기 신호 복조부는 4 주기 이상 동안의 상기 입력 시프트 클럭 신호들을 조합하여 상기 스페셜 캐릭터를 식별하는 것을 특징으로 하는 신호 변복조 장치.
영상을 표시하는 표시 패널;

클럭 정보를 포함하는 입력 클럭 신호 및 데이터 정보를 포함하는 입력 데이터 신호를 생성하는 타이밍 제어부;

상기 입력 데이터 신호에 응답하여, 상기 입력 클럭 신호를 근거로 각 주기 동안 생성된 복수의 입력 시프트 클럭 신호들을 2 주기 동안 조합하여 상기 입력 데이터 신호에 대응하는 전송 신호로 변조하는 신호 변조부 및 상기 데이터 정보를 복원하기 위해, 출력 클럭 신호를 검출하고 상기 출력 클럭 신호를 근거로 각 주기 동안 생성된 복수의 출력 시프트 클럭 신호들을 2 주기 동안 조합하여 출력 데이터 신호로 복조하는 신호 복조부를 포함하는 신호 변복조 장치; 및

상기 출력 클럭 신호 및 상기 출력 데이터 신호를 인가받아 상기 표시 패널을 구동하는 패널 구동부를 포함하고,

상기 복수의 입력 시프트 클럭 신호들 각각의 폴링 에지들은 상기 입력 클럭 신호의 각 주기 동안 발생하는 것을 특징으로 하는 표시 장치.