JPS62157430A

JPS62157430A - 同期の直列伝送媒体を利用するシステム

Info

Publication number: JPS62157430A
Application number: JP61301102A
Authority: JP
Inventors: ポール・エイチ・スコット
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1985-12-18
Filing date: 1986-12-17
Publication date: 1987-07-13
Anticipated expiration: 2010-09-20
Also published as: US5079770A; JPH0787447B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［発明の背景］１、［発明の分野］この発明は一般に、データを送信および受信するための
電子システムに関するものであって、特に入力として、
非同期の並列フォーマットデータを受取り、同期の直列
伝送媒体で受入れることができるフォーマットで前記デ
ータを伝送し、そして伝送されたデータを出力のための
並列のフォーマットに変換するシステムおよび構成要素
に関するものである。２、［関連技術分野の説明］万能非同期受信器送信器（ＬＩＡＲＴ）および変復調装
置のような、標準の遠隔通信インターフェイス装置を含
む多くの装置では、それらの内部のアーキテクチャを簡
単にし、高速の動作を可能にするために同期の並列人力
／出力（Ｉｌｏ）クリテリアを採用する。そのような装
置に、および／またはそのような装置からそしてそのよ
うな装置の間で並列入出力を転送または送信することが
しばしば必要である。現在の一使用方法は、ケーブルの
各導体が並列入力または出力の１つに専用とされる、伝
送媒体として並列ケーブルを採用する。この装置は不満足なものであることが証明され、特にラ
インの長さおよび入力および出力の数が増加するが、こ
の理由としては配線相互接続ハードウェアの要求、導体
のカウントの増加、コストの増加および信頼性の低下な
どが挙げられる。ざらに、上位システムの間（たとえば２つのマイクロプ
ロセッサの間）を移行する並列フォーマットメツセージ
トラフィックおよび制御情報は、各々が、たとえ異なる
データ速度で並列データのこの異種の型が走るとしても
、典型的には並列ケーブルの個々の導体を占有する。こ
れはさらに信頼性およびコストの両方にマイナスの効果
を有するハードウェア要求を増加させる。異種の並列データをマルチプレクス処理し、そしてマル
チプレクスｆｆｉ即されたデータを１つの直列インター
フェイス上に伝送するための直列フォーマットに変換す
ることが、前述の問題を減じ、通信ノードの間のより長
い距離を可能にするために望ましい。非同期並列入出力が直列の通信リンクとインターフェイ
スされることを可能にする装置が周知であり、そして使
用されている。周知の方法および装置は２つの広いカテ
ゴリに入り、１つは非同期直列インターフェイスを用い
、そしてもう１つは同期直列インターフェイスを用いる
。非同期直列インターフェイスは、媒体上で交信されるデ
ータの各バイトは再同期化されなくてはならないのでこ
れを扱うことは困難であり、最・大データ速度を制限す
る。たとえば万能同期非同期受信器送信器（”ＬＩＳＡ
ＲＴ）での現存している同期直列インターフェイスはそ
れらが同期データを要求するので問題がある。このデー
タはホストシステムまたはインターフェイス装置によっ
て供給され得、そして通常インターフェイスプロトコル
によって特定される。これは並列／＠列インターフェイ
スを設計するどきに制約が付加され、設計者にとってイ
ンターフェイスが「不透明」なものになる。以前に述べられた問題に加えて、直列伝送のための異種
の並列データのマルチプレクス動作およびデマルチプレ
クス動作は、典型的にはインターフェイス装置の外部で
行なわれる。これらの外部処理はさらに、システムの複
雑さ、コストおよび不透明さを増加させ、この理由とし
てはホストシステムとインターフェイス装置の間に付加
のハードウェアを挿入する必要があるからである。同じ
配線上でいくつかの送信システムからデータ源をマルチ
プレクス動作させる周知の装置（コンピュータシステム
の３状態バスアーキテクチヤで曲型的である）でのさら
なる１１！雑さが、オンとオフを切換えることが可能な
バス制御器／調停器、ソフトウェア資源、およびライン
駆動器で必要となる。最後に、多くの市場で入手可能なＵＡＲＴ、ＬＪＳＡＲ
Ｔ１変復調装置などは８ピツトデータ入力および出力を
有する。より長いデータパターンを送信および／または
受信することが時には望ましく、これらはそのとぎ専用
ハードウェアを必要としたり、またはパターンをパスす
るためのいくつかの「ワード」の送信を必要とする。［発明の要約］先行技術で遭遇される問題を克服するために、この発明
の好ましい実施例に従って、非同期で異種の可変幅の並
列データパターンを入力として受取り、そして同期の高
速の直列リンクで用いるのに適したフォーマットでデー
タを直列の伝送する送信器チップを含むシステムが開示
される。送信器チップは、異種のデータの型の間で内部で、そし
て自動的に切換ねり、外部のマルチプレクス装置および
プログラミング資源の必要性をなくす。システムは、リンクから直列のデータを受取り、送信器
によって行なわれた処理を逆にすることができる、受信
器チップをさらに含み、すなわち受信器はシステムにも
ともと入力された異種の可変幅の並列データを、内部で
そして自動的にデマルチプレクスし、そして出力するこ
とができる。受信器はさらに出力データを型で同定する
ように動作する。送信器および受信器のチップは両方とも、モジュールで
、カスケードされてもよく、そのため非常に様々な並列
データパターンが、単一の直列インターフェイスを共有
して操作、送信および受信され１１る。いかなるバス制
ｔｍ器調停器やソフトウェアまたはスイッチ可能なライ
ン駆動器も必要とされない。さらに、システムはシステ
ムの介在なしにユーザのデータのストリングの間でそれ
自身自動的に同期する。実際、開示されたシステムは事
実上ユーザにとって透明である。この発明の主たる目的は、非同期で異種の可変幅の並列
データパターンを入力として受取り、ユーザにとって透
明な態様で内部で異種のデータをマルヂブレクスし、そ
れを直列の伝送に準備した後に、同期の直列リンク上で
データを伝送するためのシステムを提供することである
。この発明のさらに他の目的は、ユーザにとつ透明な態様
で、同期の直列リンク上でデータを受取り、内部でその
データをデマルチプレクスし、そして型で同定された、
もともと入力であった並列のデータパターンを出力とし
て再び作り出すシステムを提供することである。この発明のさらに他の目的は、非常に様々な並列のデー
タパターンが単一の直列インターフェイスを共有して操
作、送信および受信されることを可能にするために、カ
スケード接続されてもよいモジュールの送信器および受
信器構成要素からなるシステムを提供することである。この発明の伯の目的、特徴および利点は以下の詳細な説
明と、すべてにわたって同じ参照番号が対応する部品を
示している添付の図面を考慮すると明らかになるであろ
う。［発明の詳細な説明］この発明の特定の実施例に詳細な参照がなされ、これは
この発明を実施するために発明者によって現在考えられ
ている最良のモードを例示している。代わりの実施例もまた簡単に適度に説明されている。第１図はこの発明を利用するデータシンクに結合される
データ源を示すブロック図である。２つの型の信号は示
される具体例に従えば、それぞれブロック１０１および
１０２によって示されるコマンド論理およびデータ源を
含むホストシステムからの出力として示されている。ホ
ストシステムのこれらの部分は非同期に信号を出力する
ことが仮定され、そして信号は異種であることが仮定さ
れる。たとえば、これより以下はｒｃＯＭＶＡＮＤ」デ
ータと呼ばれる制御信号は、成る速度でコマンド論理か
ら出力され得、一方これより以下ｒＤＡＴＡＪデータと
呼ばれるメツセージトラフィックは別の速度でデータ源
から出力され得る。ホストシステム自身はマイクロコンピュータ、遠隔通信
インターフェイスｇｉ＠などであり得、そしてこれはシ
ステムに入力され、そしてシステムから出力される非同
期で異種の並列フォーマットデータを出力および／また
は受信するための手段を示すという点においてのみ、こ
の開示の目的において意義深い。第１図のブロック図はコマンド論理ブロック１０１から
のＭ個の並列出力と、データ源１０２からのＮ個の付加
の出力を示ず。この発明の好ましい実施例に従えば、Ｎ
＋Ｍは１２で設定され、それぞれＤＡＴＡのＮは８．９
または１０ビツトであり得、ＣＯＭＭＡＮＤ（７）Ｍは
４．３　：ｔ：　タハ２　ｔ：’ットであり得る。ＤＡ
ＴＡのためのあり得る値を選択する理由は標準の通信シ
ステムは従来データのために１個または２個のパリティ
または制御ビットで８ビツトのバイト（またはそれの倍
数）を利用するからである。この発明の好ましい実施例
で採用されたコマンドの組はすべての正当なコマンドを
特定するために２ないし４ビツトしか必要としない。Ｍ
、Ｎおよび１２に等しいＭ＋Ｎの選択は任意の値であり
、これはここで好ましい実施例を支持するが、この発明
の範囲および精神から逸脱することなく異なることもあ
り得ることが当業者にとって明らかとなろう。第１図のＭ＋Ｎ信号は、送信器装胃１０３に並列に入力
されて示される。非同期入力のデータ幅は可変であり、
そしてユーザによって、好ましい実施例が許容する８、
９または１０ビツトから選択されることができるのが示
されるであろう。送信器１０３および受信器１０４は同期直列伝送媒体１
０７で結合され、これより侵に詳細に説明される新規の
システムの１つの一般化した局面を示す。システムは１
個または２個以上の送信器と１個または２個以上の受信
器を含み、種々のモードで動作し、そして１個または２
個以上の直列リンクを利用して示されるであろう。今の
ところは、送信器１０３は同期リンク１０７を用いるた
めに要求される並列／直列変換を行ない、そして受信器
１０４は第１図に示されるデータのための直列／並列変
換を行なう処理を逆にするといえば十分である。最後に、第１図はＭ個のＣＯＭＭＡＮＤ信号およびＮ個
のＤＡＴＡ信号は送信器１０３に入力されたのと同じ並
列フォーマットで受信器１０４から出力されるのを示し
、その出力は型で識別され、コマンド論理１０５．ｔｊ
よびデータシンク１０６に適切に送られる。開示されたシステムがどのように動作するかをよりよく
理解するために、送信器１０３としての役割を果たすに
適切な送信器の詳細な説明がまず述べられる。この説明
は送信器の好ましい実装の配置および詳細な機能説明、
その種々の動作モードおよびシステムでのあり得る形態
の説明、および時間方向で送信器を通るデータの流れを
視覚化するためのタイミング図の呈示を含むであろう。送信器の説明に引き続いて、受信器１０４としての役割
を果たすのに適切な受信器が同様の態様で説明されるで
あろう。送信器と受信器の説明が一緒にされて完全に新規のシス
テムの動作を説明することになろう。１、［送信器］第２図はこの発明の好ましい実施例に従って実装された
送信器チップのためのビンの図である。選択されたパッケージは、それがユーザのＰＣボードで
最もわずかな空間しか占有せず、そしてコストも最小で
あるので２８のビンのプラスチックの有鉛のチップキャ
リヤ（ＰＬＣＣ）である。選択するパッケージおよびビ
ンの数などは開示されたシステムの所望の応用に合うよ
うに変えられてもよいことは当業者にと９て明らかであ
ろう。１２のＤＡＴＡ／ＣＯＭＭＡＮＤ入力が１２のライン入
力、２０１として第２図に示されている。これらはホストシステムからの１２の信号であって、好
ましい実施例に従えばそれぞれＤＡＴＡの８．９または
１０ビツトそしてＣＯＭＭＡＮＤ情報の４．３または２
ビツトであり得る。第２図にはまた、１ストローブ（Ｓ
ＴＲＢ）　入力２０２．１ＡＣＫ出力２０３．１ＣＬＯ
ＣＫ入力／出力２ｏ４、出力２０５として示される２差
動直列ＥＣＬ出力、直列ＥＣＬ入力２０６．２クリスタ
ル（ＸＴＡＬ）　ビン２０７および２ｏ８．１フイルタ
ビン２０９．１デニタモ一ド選択（ＤＭＳ）入力２１０
．１力スケード／ローカルモード選択（ｃＬＳ）入力２
１１．３ＶＣＣピン２１２．２設置ビン２１３の、合計
２８のビンが示される。入力および出力の目的は第３図を春照して考察されるが
、これは第２図に示されるように、実装されるとき送信
器１０３を示すために図面に引き続き用いられている論
理記号を示す。第３図のＤＡＴＡビンＯないし７はホストシステムから
並列メツセージトラフィック（ＤＡＴＡ）を受取る。送
信器１０３はこれらの入力を以下に説明される態様でラ
ッチし、コード化し、そして送信するであろう。第３図のビンＡは第３図のｒＤＭｓＪピンで示されるデ
ータモード選択ビンの状態に依存して、ＤＡＴＡかまた
はＣＯＭＭＡＮＤ入力のどちらがである。０ＭＳビンの
目的および種々の状態は第３図を参照してこれより後に
説明される。ビンＢもまたＤＭＳピンの状態に依存して
、ＤＡＴＡまたはＣＯＭＭＡＮＤ入力のどちらかであろ
う。第３図のＣＯＭＭＡＮＤビン１および０は、ホストシス
テムから並列のＣＯＭ　Ｍ　Ａ　Ｎ　Ｄ　＊報を受取る
。Ｄ　Ａ　Ｔ　Ａ　ハＡおヨヒ／マたはＢが、ＣＯＭＭＡ
ＮＤまたはＤＡＴＡ入力として役割を果たすかどうかに
依存して幅が８．９または１ｏのいずれがであり得る。同様に、そしてその結果ＣＯＭＭＡＮＤは幅が４．３ま
たは２ビツトのいずれかになろう。規約では、ＣＯＭＭＡＮＤデータはＤＡＴＡ入力のパタ
ーンの代わりに送信器１０３によってラッチ、コード化
および送信され、すなわちＣＯＭＭＡＮＤデータはＤＡ
ＴＡデータより高い優先権を有することを規定されてい
る。たとえばコマンドビットがすべて「ロー」の「空の
」コマンドは送信器１０３によって自動切換の信号を送
り、ＤＡＴＡ入カバターンを受取るように用いられても
よい。第３図の５ＴＲＢで示されるストローブ入力は、この発
明の好ましい実施例では信号であると規定され、これは
送信器１０３に提示されたＤＡＴＡまたはＣＯＭＭＡＮ
Ｄ入力が送信器にラッチされることを引き起こす。入力
ストローブ信号の立ち上がり端縁は、選択によって適当
な入力が送信器１０３にラッチされることを引ぎ起こす
と仮定されるであろう。５ＴＲ８がラッチ処理を始める
態様が第７図を参照してこれより後に詳細に説明される
。この発明の好ましい実施例に従えば、送信器１０３への
前述の入力のすべてはＴＴＬコンパチブルである。第３図はまた（「肯定応答」に対して）ＡＣＫと記され
た出力ビンを示す。この出力は入力ＤＡＴＡまたはＣＯ
ＭＭＡＮＤが送信器チップに置かれた入力ラッチにより
て受取られた後、ストローブ入力の立ち上がり端縁に続
いて立ち上がるために選択される。ＡＣＫは入力ラッチ
が入力データを含むとき立ち上がるであろう。送信器１
０３の１ｌｌｒｓ説明と第７図の説明とに関連して以下
のことが理解されるであろう。すなわち、まず第１に入
力ラッチに向けられたデータが、送信器でさらに処理を
するために移される機会を持つ前に、もしストローブ入
力が２回目に断定されるなら、ＡＣＫは遅延されること
が理解されるであろう。ＡＣＫ出力はまたストローブ入
力の「ロー」に応答して立ち下がるように設計されてい
る。この発明の好ましい実施例に従えばＡＣＫ出力はＴ
ＴＬコンパチブルである。第３図はまた、ＴＴＬコンパチブル双方向のクロックビ
ンを示す。この発明の好ましい実施例に従えば、この入
出力ビンはすべての内部の論理を駆動させるためにクロ
ック基準を供給し、そして送信器１０３のような送信器
が一緒にカスケードされるとき同期を与える。この際いくつかの基本的な規定がなされ、送信器がどの
ように動作するかを理解する際に有用であろう。このセクションで用いられる送信器を説明する言葉の「
上流］および「下流」は、２つの直列に接続された送信
器の関係および直列の伝送媒体への近接具合を説明する
。上流の送信器はその下流の隣接するものより伝送媒体
から遠くにあると規定される。送信器について述べるとき、ｒＬＯｃ：ＡＬＪモードお
よびｒｃＡｓｃＡＤＥＪモードはその２つの起こり得る
動作モードを示す。ＬＯＣＡＬモードでは、送信器は直列伝送媒体に直接結
合される。このモードは送信器が幅が１パターン広いデ
ータパターンを獲得し、それを私用直列リンクに送るた
めに用いられているとき最も有益である。ＣＡＳＣＡＤＥモードでは２個または３個以上の送信器
が含まれる。１つの送信器がＬＯＣＡＬで動作する一方
、ＣＡＳＣＡＤＥモードで動作していると言われている
他方の送信器は直列につながれ、Ｌ　ＯＣ，Ａ　Ｌモー
ド送信器より上流にある。ＣＡＳＣＡＤＥモードは、究極的に単一の共有の直列リ
ンクに送信されるべき多くのパターン幅があるデータパ
ターンの獲得および転送を可能にするには、最も有益で
ある。ここでＣＬＯＣＫビンの説明に戻る。ビンは送信器がＬ
ＯＣＡＬモードのとき出力として可能化される。出力は
オンチップクリスタル発振器の周波数で動作する自走ク
ロックとしての役割を果たす。ＣＡＳＣＡＤＥモードで
は、ＣＬＯＣＫピンの出力は不能化され、そしてビンは
入力のみの働きしかしない。ＣＬＯＣＫの信号は内部の、すなわちオンデツプの位相
ロックループ（ＰＬＬ）マルチプレクサを基準として用
いられ、そしてここで示されるように、カスケード送信
器のための同期基準として用いられてもよい。送信器の
ために内部状態機械どして働くマスタカウンタはクロッ
ク信号の立ち下がり端縁に同期化される。マスタカウン
タの動作および機能は、一部が送信器のクロック発生器
の嶺部説明のところで、そして一部が第８図の説明でこ
れより侵に説明されるであろう。第３図はこの発明の好ましい実施例に従って直列データ
入力を受取るように働＜５ＥＲＩＮビンを示す。これは
＋５．０Ｖを基準としたＥＣＬ１ｉ圧の揺れを受取るＥ
ＣＬコンパチブル入力であるように選択される。このビ
ンは、いかなる上流の送信器の５ＥＲＯＵＴ＋出力ビン
にも（これから後第３図を参照して説明される）に直接
結合され、上流の送信器が存在しないときは、いかなる
入力も５ＥＰＩＮビンで受取られない。第３図で示される２つの出力ビンは５ＥＲＯＬＩＴ＋お
よび５ＥＲＯＵＴ−と記されている。これらのビンは差
動直列データを出力する。これらの差動ＥＣＬ出力は＋
５．０Ｖを基準としたＥＣＬ電圧レベルでデータを発生
する。この発明の好ましい実施例に従えば、出力は分離
コンデンサを介して５０オームの終端ラインを駆動する
ことができる。以前に示されたように、５ＥＲＯＬＪＴ
＋は下流のいずれかの送信器の５ＥＰＩＮビンに結合さ
れ、そして下流の送信器が存在しないとき５ＥＲＯＵＴ
＋＃よび５ＥＲＯＵＴ−Ｇ、を第１図に示される媒体１
０７のような同期直列伝送媒体に結合される。第３図はさらに４個のビン×１、×２、ＤＭＳおよびＣ
ＬＳを示し、これらは「非論理」ビンである。×１およ
びｘ２はＸＴＡＬ入力ビンであって、第２図にビン×１
および×２に接続されて示される並列共振クリスタルの
基準周波数で発１！ｉｉするオンチップ発振器に接続さ
れる。この発明の代わりの実施例に従えば、×１はまた外部の
周波数源によって駆動されてもよい。以前に示されたようにＤＭＳビンは、ＤＡＴＡパターン
幅を選択するために用いられてもよく、これはその結果
ＣＯＭＭＡＮＤパターン幅をパターン。この発明の好ま
しい実施例に従えば、ＤＭＳが接地（ＧＮＤ）に配線さ
れると、送信器はＣＯＭＭＡＮＤが４ビツトで、ＤＡＴ
Ａが８ピツト幅であることを仮定する。ＤＭＳがＶＣＣ
に配線されると、ＤＡＴＡは９ピツト幅で、ＣＯＭＭＡ
ＮＤが３ピツト幅であることを仮定する。もしＤＭＳが
浮動したままであるならば（または１／２ｖｃｃｒ終端
とされるなら）　、ＣＯＭＭＡＮＤが２ピツトでＤＡＴ
Ａは１０ビット幅であることが仮定されるであろう。こうして、ＤＭＳは送信器が処理することができる［）
ＡＴ△の可変の幅を収容するためにシステムのニー１１
によって配線されてもよい。最後の非論理ビンであるＣＡＳＣ八〇ＥへＬＯＣＡＬ選
択（ｃＬＳ）ビンは動作の送信モードを選択するために
利用される。ＶＣＣに配線されるとき、送信器はそれが
カスケードされ、下流の隣接するものを有することを仮
定する。このモードでは送信器は非ゼロ復帰（ＮＲＺ＞
データを出力する機能を果たし、そしてクロックの信号
源は別の送信器であることが仮定された外部の信号源で
あろう。規約では、そして発明の範囲を制限することなしに、送
信器はそれらの５ＥＲＯＵＴ＋およびＳＥＲＯＵＴ−出
力でＮＲＺデータを発生し、そしてＮＲＺデータをそれ
らの５ＥＰＩＮビンで受取るが、この場合ＬＯＣＡＬモ
ードで動作する送信器は除く。ＬＯＣＡＬモードでは、
送信器は直列リンク上のデータ伝送のために採用される
コード化の規約に従うために「１」についての非ゼロ復
帰逆転（ＮＲＺＩ）データを出力する。これらの規約は
これより後に詳細に論じられる。ＣＬＳが接地に配線されると、送信器はそれが直接伝送
媒体（ＬＯＣＡＬモード）に結合されることを仮定する
。最債に、ＣＬＳが浮動すると、送信器は検査モードに入
る。この発明の好ましい実施例に従えば、送信器の内部
回路は、オンチップクロックマルチプレクサが切換えら
れ、そして内部の論理が直接×１からりＯツク動作され
て、このモードで検査されてもよい。ＶＣＣへの３つの接続、ＧＮＤへの２つの接続およびフ
ィルタビンが第３図には示されていないが第２図で参照
される。 ■ＣＣ接続はＴＴＬ入出力回路に電流を供給するＴ丁Ｌ
　　ＶＣＣと、ＥＣＬ出力回路に電流を供給するＥＣＬ
　　ＶＣＣと、内部の論理およびアナログ回路のすべて
に電流を供給するＣＭＬ　　ＶＣｃｒｓる。Ｔ丁Ｌ　　
ＶＣＣ，ＥＣＬ　　ＶＣＣ：およびＣＭＬ　　ＶＣＣは
すべて互いから分離しており、内部の雑音結合を減じる
が、この発明の好ましい実施例に従えば、共通の外部の
５■供給源に接続されるであろう。ＧＮＤ接続は、ＴＴＬ入出力回路によって用いられるＴ
丁Ｌ　　ＧＮＤと、すべての内部論理Ｊ３よびアナログ
回路によって用いられるＣＭＬ　　ＧＮＤである。これ
らの２つの接地は内部のＪＪ音結合を減じるために別々
にされているが、この発明の好ましい実施例に従えば共
通の外部の接地基準に接続される。第２図に示されるフィルタピンは、ローバ°スフィルタ
がＰＬＬ周波数マルチプレクサに加えられることを可能
にするために用いられてもよい。そのようなフィルタは
比較的非臨界的な接地に至るコンデンサからなる。送信器１０３の機能説明は第４図、第５図、第６図、第
７図、第８図および第９図を適当に参照してここで提示
される。第４図は２つの送信器の具体例を示し、各々はホストシ
ステムと私用直列リンクの間に置かれ、各送信器は１０
　ＣＡ　Ｌモードで動作するように設定される。第５図は幅の広いデータパターンを編成し、単一の直列
リンクを共有するカスケード送信器の具体例を示す。第６図は送信器チップ１０３の集積回路の機能ブロック
図を示し、第３図のビンの図で示されるのと同じ入力お
よび出力を示す。第７図、第８図および第９図は第６図の部分の説明を助
ける。第４図を参照すると、システム４０１およびシステム４
０２の２つのホストシステムが示され、それらの各々は
、それぞれ送信器４０５および４０６に入力を与えてい
るのがわかる。ホストシステム４０１はＤＡＴＡの８ビ
ツトを送信器４０５に入力するのが示され、そして送信
器４０５の０ＭＳピンは８ビツトモードを意味するＧＮ
Ｄと等しいのが示される。ＣＯＭＭＡＮＤ入力はこの場
合４ビット幅であることに気付くべきである。送信器４
０５および４０６のいずれもそれらの５ＥＰＩＮビン上
に入力を有さず、そして両方の送信器の０１８ビンは接
地され、ＬＯＣＡＬモード動作を意味することもさらに
気付くべきである。両方の送信器は直接に別々の私用の
直列リンク４１０および４１１に結合され、すなわち両
方の送信器は実際ＬＯＣＡＬモードであることに注目さ
れたい。送信器４０６の０ＭＳビンはＶＣＣに接続され、送信器
４０６がホストシステム４０２からＤＡＴＡの９ビツト
とＣＯＭＭＡＮＤの３ビツトを受取るべきことを示すこ
とにもまた気付くべきであり、これは実際場合に応じて
示される。各ホストシステムの一部分として示される別々のデータ
経路の制御論理は、送信器４０５および４０６の５ＴＲ
ＢおよびＡＣＫビンに結合されることにもまた気付くべ
きである。この論理はこの発明の部分を構成するわけで
はないが、（ａ　）入力がＤＡＴＡ／ＣＯＭＭＡＮＤピ
ンで提示されているとき、５ＴＲＢのストローブ信号を
送ることで送信器に信号を送り、そして（ｂ　）入力が
送信器によって受取られると、ＡＣＫの前室応答を受取
る機能を果たす。ＡＣＫの出力がどのように、そしてい
つ発生されるかを含めて、送信器がストローブ信号に応
答する態様が第７図を参照にしてここで詳細に説明され
る。最後に、送信器４０５のＣＬＯＣＫビンが（ｃＬＳはロ
ーであるので）出力として可能化され、そして送信器４
０５を駆動するのみならず、その×１ビンを介して送信
器４０６も駆動する示された具体例に用いられているこ
とに気付（べきである。第５図を参照すると、ホストシステム５０１．５０２お
よび５ｏ３（それらのすべては共通のデータ経路制御篩
１！ｆ！５０４を共有して示される）は送信器５０５．
５０６および５０７の各々に並列にＤＡＴＡの８ビツト
とＣＯＭＭＡＮＤの４ビツトを別々に入力するように設
定される。送信器５０５．５０６および５０７はすべて
共通の５ＴＲＢ入力を有し、すなわちデータは実際、送
信器に３つのパターン幅で入力される。送信器５０６からデータ経路制御論理５０４までの単一
のＡＣＫ出力は、すべてのカスケードされたデータ（す
なわちこの場合全部で３つのパターン）は直列につなが
れた送信器を介して伝播され、新しいデータが以前に入
力された情報に重ねて歯込むことなく受取られるように
ホスｌ−システムに信号を送るために用いられる。それ
によって八〇Ｋが出力される、すなわち適切な時間で立
ち上がることを引き起こされる態様は、第７図を参照し
てここで詳細に説明される。直列リンク５０８に最も近いＬＯＣＡＬモード送信器は
、そのＣＬＳビンが接地され、一方上流の送信器はＣＬ
ＳがＶＣＣに接続され、それらは実際ＣＡＳＣＡＤＥモ
ードで動作していることを意味することに注目されるか
もしれない。送信器５０５の５ＥＲ（Ｎビンは、入力を送信器５０６
の５ＥＲＯｔＪＴ＋ビンから受取り、そして送信器５０
６は順にその５ＥＰＩＮビンで送信器５０７の５ＥＲＯ
ＵＴ＋ビンから直列入力を受取ることもわかるであろう
。送信器５０７の５ＥＰＩＮビンではいかなる入力も受
取られない。送１ｉ５０５の５ＥＲＯＵＴ＋および５ＥＲＯＬＩＴ−
出力は直列伝送媒体５０８に結合されて示され、一方送
信器５０５（７）ＣＬＯＣＫ出力（ｃＬＳが「ロー」で
あるので出力が存在する）はそれらのそれぞれのＣＬＯ
ＣＫ入力ピンを介して同期して送信器５０６Ｊ５よび５
０７を駆動する。最後に、クリスタルは、ボード送信器
５０５上にクロック発生器（第８図を参照して説明され
る）に基本の周波数を与えるために送信器５０５の×１
および×２に接続されて示される。第６図を参照した送信器の詳細な機能説明は、その種々
の動作モードの所与の送信器を介して任意のＤＡＴＡ／
ＣＯＭＭＡＮＤ入力の追跡を可能にするであろう。しか
しながら、この詳細な機能説明に進む前に、送信器の機
能の簡単な説明が、この発明の好ましい実施例に従って
なされたいくつかの過程および採用された規約の論議と
共に述べられるであろう。各送信器の基本機能はそのラッチに置かれているデータ
をフード化し、直列化し、そしてシフ１〜することであ
る。ＣＡＳＣＡＤＥモードでは、出力は別の送信器に対
してである。ＬＯＣＡＬモードでは、出力は直列リンク
に対してである。送信器の機能詳細を説明するために用いられる具体例は
、独特なデータパターンの、これより後は５ＹＮＣと呼
ばれるものが、もし新しいデータがホストシステムによ
って送られていないなら、ＬＯＣＡＬモードで動作する
送信器によって自動的に発生されることを仮定する。ＣＡＳＣＡＤＥモードでは、すべての送信器は新しいデ
ータがホストシステムによって送られるべきでないとき
はいつでも、それらのＳＥＰ　ＩＮビンのいかなるデー
タも送る。この規ロリの例外は、最も上流の送信器はそ
の並列データが送られた侵に５ＹＮＣパターンを発生す
るであろうということである。最も上流の送信器はその
５ＥＰＩＮビンにいかなるデータも受取らないことを思
い出すべきである。ＣＡＳＣＡＤＥモードで発生された５ＹＮＣは、直列リ
ンク上にシフトされるまですべての下流の送信器を通っ
て伝播するであろう。５ＹＮＣ発生は新しいデータがカ
スケード送信器に入力されるまで続く。ＬＯＣＡＬおよびＣΔ５ＣＡＤＥの両方のモードで送信
されたパターンの間の空間は、５ＹＮＣパターンで満さ
れ、リンクの同期化を維持し、そして受信器の説明を参
照して詳細に説明されるべき受信器ＰＬＬ回路をロック
した状態に保つためにパルスを与える。この発明の好ましい実施例に従って選択された５ＹＮＣ
パターンは、自動利１ｑ制御（八〇〇）の光ファイバト
ランシーバ回路をそれらの通常の範囲に保つためにゼロ
ＤＣオフセットを有するであろう。これは、直列リンク
が光ファイバの伝送媒体を必要とするのに十分な速度で
動作することが所望されるとき、重−要な特徴である。５ＹＮＣパターンはまた、そのパターンが通常のデータ
の流れの中では決して起こらないように選択される。こ
の特徴は５ＹＮＣが記号境界を設定および観測するため
に用いられることを可能にする。５ＹＮＣパターンが発生される好ましい態様は、第６図
に示される入カバッフ？直列入力データ修飾子（ＳＴＤ
Ｑ）６０８の説明を参照にして説明されるであろう。好ましい実施例に採用される２つの規約はここで論じら
れる必要がある。１つ目は、思い出されるであろうが、
信号データが送信器入力ラッチに入力される準備ができ
ている、ストローブ入力での最小の間隔の要求である。第２は、この発明の好ましい実施例で用いられるデータ
コード化は構である。間隔要求に関して、カスケードシステムは、すべてのデ
ータがすべてのチェーンを伝播する時間を有するまで送
信器をストローブしないように注意することだけが必要
である。この理由は、規約では、５ＴＲＢの入力は並列
のデータが、どのデータが５ＲＥＩＮビンで入力される
かに関係なく、ラッチされ、コード化されそして送信器
のシックにロードされることを引き起こすからである。５ＥＰＩＮデータが送信器を通ってシフトされる唯一の
ときは、並列経路に新しいデータがないときである。こ
れは５ＴＲＢ入力に最小のパルス空間の要求をする。最
小の間隔はカスケードシステムのＤＡＴＡパターンの数
に対して１を加えたものと等しい（カスケードデータス
トリングの間に最小の１つの５ＹＮＣを可能にするため
に）。この規約の例外は、ＣＡＳＣＡＤＥモードの自動
繰返し特徴を用いるときに発生する。この特徴が用いら
れるとき、多数の幅の広いデータパターンは５ＹＮＣで
広いパターンの空間を満たすことなく、互いに接して直
列リンク上に出力される。非同期システムでは、ＡＣＫラインは最小のストローブ
間隔を決定するために用いられ得る。送信器がその５Ｅ
ＲＩＮ入力に直列データ入力を有するとき、それは５Ｙ
ＮＣがシフタで検出されるまで５ＴＲＢ入力に応答して
ＡＣＫ出力を遅延させるであろう。この遅延されたＡＣ
Ｋは、新しい５ＴＲＢを可能化／トリがするために用い
られ得る。５ＹＮＣを検出するための、そしてＡＣＫ出
力を制御するための方法は、第７図に示されるフローヂ
ャートを参照して説明されるであろう。この発明の代わりの応用では、ホストシステムが同期式
であり、送信器の送信速度に同期され、８ＴＲＢの間の
間隔は送信論理のカウンタによって決定され得る。コード化規約に関して、並列のデータを直列のデータに
コード化するために送信器によって用いられる好ましい
コードは、いかなるデータパターンにも十分な数の「フ
ラックス（ｆｌｔｌＸ）変化」があることを確実なもの
にしなくてはならず、そのためこれらの後に受信器に関
して詳細に説明されるべき受信器同期装置ＰＬＬは、同
期を維持することができる。これは、遷移の間の最大時
間を意味する。米国規格協会（ＡＮＳＩ）Ｘ３Ｔ９．５
＜ＦＤＤＩ）委員会は、最大の３つの連続した非遷移ビ
ット時間でコードを選択している。この発明の好ましい
実施例はこのコード化規約を組入れているが、しかしな
がらこの選択によってこの発明の範囲が制限されること
は意図されていない。ＦＤＤ　ｌコードは、「１」は遷移によって示され、そ
して「０」は遷移しないことによって示されると仮定す
る。これは１についての非Ｕ１コ復帰逆転、すなわちｒ
ＮＲＺＩＪコードである。このシステムでは、「１」は
ハイ／ローの遷移またはロー／ハイの遷移であり得、そ
してｒＯＪは静的ハイまたは静的ローであり得る。再び
、この発明の好ましい実施例は同じ規約を用いるであろ
う。コードは記号パターンが、「ロー」時間と同じ平均量の
「ハイ」時間を有するように選択される。この「ＤＣバランス」は、ＡＣ結合されたシステムに騒
音効果を引き起こしたデータを最小にするだめの試みで
あって、そこではＤＣシフトはデータ回復での誤りを引
き起こし得る。これらの誤りは回復波形でジッタとして
現われる。送信器で用いられる好ましいエンコーダは、第６図に６
０３として示され、これは採用された規約に従って直列
伝送で、８．９または１０ビツトのデータを１０，１１
または１２のビットパターンにコード化する。コード化
はデータエンコーダ６０３でルックアップテーブルを何
するＲ　Ｏｆｖｌを用いて達成され１する。この発明の好ましい実施例を実現するためにここで以下
に続けられる以外のコード化規約は、この発明の範囲ま
たは精神から逸脱することなく採用されてもよい。実際
、他のコード化規約の５ＹＮＣ間隔要求などは、システ
ム、騒音許容標準、受入れられる誤り率などの応用が許
せば利用されてもよい。ここで採用される規約を実現す
るための種々のコード化は構は、当業者にとって周知で
アリ、たとえばＡＮＳ　Ｉ　　Ｘ３Ｔ９．５１７）仕ｔ
ｘ　（７）それ自身を見るどＪ：い。送信器および受信
器のｉ能説明の段階を完了すると、当業者にとって、開
示されたシステムが実際コードから独立していることが
明らかとなろう。第６図の詳細な説明に移ると、ＤＡＴＡ／ＣＯＭＭＡＮ
ＤデータはＤＡＴＡピン０ないし７、ビンＡ１ビンＢお
よびＣＯＭＭＡＮＤビンゴおよび０に入力されて示され
る。例示のためだけに、ＤＡＴＡの８ピツトおよびＣＯ
ＭＭＡＮＤデータの４ビツトがホストシステムによって
提示されることが仮定される。この場合ＤＭＳピンが接
地され、ＤＡＴＡはデータビン０ないし７で現われ、そ
してＣＯＭＭＡＮＤはビンＡおよびＢ１コマンドビン１
およびＯで現われるであろう。データは５ＴＲＢピンに与えられている外部のストロー
ブ信号によって並列入力ラッチ６０１にクロック動作さ
れる。第４図および第５図を参照して示されるように、
ホストシステムがデータを送信器に提示する準備ができ
ているとき、ホストシステムの一部としてそれらの特徴
が示された型である、データ経路制ｒＩＪ論理によって
これは達成されでもよい機能である。第６図に６０４として示される５ＴＲＢ／△ＣＫ回路は
、入力として以下のものをどる、すなわち（１）ホスト
システムからのり−ド６５１上の２状態ストロ一ブ信号
と、（２）それ自身はこれから先に詳細に説明されるで
あろうクロック発生器６０５からの、達成された時間方
向の「バイト境界」のり−ド６５２上の表示とくバイト
境界は選択されたデータモードとシステムの動作周波数
に依存して１ｏ、１１または１２ビツトの間隔で発生す
る）、（３）ＳＹＮＣパターンがシフタにあるかどうか
を示すリード６５３上のシフタ６０６からの入力と、（
４）送信器がＬＯＣＡＬまたはＣＡＳＣＡＤＥモードの
どちらであるかに関連したリード６５４上の入力とをと
る。回路６０４の出力は、（１）送信器に提示されたデータ
が入力ラッチ６０１によって受取られることを可能にす
るり一ド６５５上のラッチ信号と、（２）第７図に示さ
れるフロー図に従ってリード６５６上で出力されるべき
２状態肯定応答信号のＡＣＫである。第７図はこの発明の好ましい実施例に組入れられたスト
ローブ／肯定応答ハンドシェイクプロトコルを守るため
の１つの方法のフローチャートを示す。ハンドシェーク
プロトコルを達成するための他の方法および回路は、こ
の発明の範囲がら逸鋭することなしに当業者には思い当
たるかもしれない。第７図に示されるフローチャートへの入力およびフロー
チャートからの出力は、５ＴＲＢ／△ＣＫ回路６０４で
示されたものと同じである。第７図のフローチャートに
よって要求される機能は、標準型のすぐ手に入る論理構
成要素によって実現されてもよいことは当業者によって
認められるであろう。５ＴＲＢ／ＡＣＫ回路はリード６５１を３！！続的に監
視し、５ＴＲ８が上昇するのを監視する。これはホスト
システムが、入力データを第６図の並列入力ラッチ６０
１に入力する準備ができていることを示している。この
ｎ能は四角記号７０１．７０２およびループ７０３によ
って第７図に示される。５ＴＲＢ信号は第６図および第
７図の両方のリード６５１で入力されて示される。５ＴＲＢが立ち上がっていることが決定されさえすれば
、回路６０４は第７図の四角記号７０４によって示され
るように「ラッチ全ビット」を監視する。この発明の好
ましい実施例に従えば、ラッチ全ビットセットは、入力
ラッチ６０１に以前に置かれたデータが依然としてエン
コーダラッチ６０２によって受取られていないことを示
す。こうして、このビットがセットされるとき新しいデ
ータがホストシステムによって入力されることを可能に
することによって、既に入力ランチロ０１にあるデータ
が重ね書きされることが引き起こされるであろう。規約
では、ラッチ全ビットは５ＴＲＢが立ち上がろうと立ち
上がらなかろうと各バイト境界でクリアされる。判断の四角記号７０５は監視されたラッチ全ビットを検
査する。もしラッチ全ビットがセットされるとくすなわ
ち入力ラッチが空でない）、リード６５２上のクロック
発生器によって入力されたバイト境界信号が監視される
（四角記号７０６）。送信器は入力ラッチをバイト境界でエンコーダラッチに
転送するように構成される。ループ７０７はバイト境界
が判断の四角記号７０８によって決定されるように到達
されるまで入力される。一度バイト境界が達成されると、ラッチ全ビットはクリ
アされ（四角記＠７０９）、ラッチ空決定がなされ（四
角記号７０４および７０５）、そしてリード６５５上の
ラッチ出力信号は呼出される（四角記号７１０を参照）
。同時にラッチ全ビットはセットされ、次のバイト境界
が到着するまでセットされたままである。次に、送信器の選択されたモードはリード６５４上に保
持されるＣＬＳビンの入力を検査することによって監視
される（四角記号７１１）。判断四角記号７１２は、モ
ードがＣＡＳＣＡＤＥかそうでないかくずなわちＬＯＣ
ＡＬでないが）をチェックする。ＣＡＳＣＡＤＥモード
では、送信器の１つがＡ　ＣＫ信号（第５図参照）を供
給するように指定されており、これはＣＡＳＣＡＤＥモ
ードではＡＣＫがすべてのデータがカスケード送信器を
通って伝播する見込みを持つまで立ち上がることができ
ないからであることを思い出すべきである。たとえば、
ＬＯＣＡＬモードで動作しているものに最も近いカスケ
ード送信器の５ＹＮＣは、いかなるデータの重ね書きを
引き起こすことなしに新しいデータが受取られたか（す
なわちそれは５ＴＲＢにとって適切な時間であるか）を
示すであろう。もしＣＡＳＣＡＤＥモードが回路６０４
によって検出されるなら、上に）ホへられた理由で、四
角記号７１３および７１４は５ＹＮＣの指示のためにリ
ード６５３を監視しなくてはならない。これはループ７１５を介して達成される。明らかに、も
しカスケード送信器のＡＣＫ出力が用いれないなら、回
路のこの部分はメツセージがホストシステムに戻ること
を制御せず、そして検出されたシフタ６０６のＳ　Ｙ　
Ｎ　Ｃｉ、を意味のないものとなる。もし送信器がＬＯＣ△１．モードで動作するなら、いか
なる５ＹＮＣ検出（経路７１６）も（データの１つのパ
ターン幅のみが送られる）重ね書きを防ぐために必要と
されない。重ね省きは以前に説明されたように、ラッチ
全ビットを監視することによって再び保護される。最後に、８ＴＲＢはいつでもホストシステムによって（
ローに）任意に引き下げられてもよいので、ＣＡＳＣＡ
ＤＥモードでの５ＹＮＣの検出またはＬＯＣＡＬモード
でクリアされるラッチピッ１〜に応答してＡＣＫを立ち
上がらせる前に依然としてハイである５ＴＲＢのために
検査をしなくてはならない。これは検査四角記号７１７によって示されるように行な
われる。もし５ＴＲＢが実際ホストシステムによって以
前に引き下げられたなら、回路６０４は５ＴＲＢ入力を
探すところに戻る。もし５ＴＲＢが依然としてハイなら
、ＡＣＫは立ち上げられ、そしてリード６５６（四角記
号７１８によって示されるように）で出力され、５ＴＲ
Ｂが立ち下がるまで維持され、そうするとＡ　ＣＫは同
様に引き下げられる。第６図に示されるクロック発生器６０５の説明のために
第８図を参照する。クロック発生３６０５は第８図に示され、ＸＴＡＬ発振
器８５１と、マスタカウンタ８５２とＰＬＬ８５３とを
含む。クロック発生器６０５の起こり得る入力は、（１）ビン
Ｘ１およびＸ２に外部で接続されたクリスタル８５０（
クリスタルは代わりの実施例で置換され得、外部の周波
数源がＬＯＣＡＬモードで×１に接続される）からと、
（２）リード８２５を介してＸＴＡＬ発撮器発振１への
ｃ　ｌ−ｓビンからと、（３）リード６９９および８０
３を介してマスタカウンタ８５２への０ＭＳビンからと
、〈４）送信器がＣＡＳＣΔＩ）　Ｅモードで動作して
いるとき双方向のリード８０５上での外部クロックまた
は他の周波数源からとである。第８図はリード８０１お
よび８０２を介して、ビン×１および×２に結合される
ＸＴＡＬ発１辰器８５１を示すことに気付くべきである
。１．１−１’８２５上（７）ＸＴＡＬＪｉ振器８５１へ
のｃＬＳ入力は、（入力がリード８０５を介して外部の
ソースから取られるとき）ＣＡＳＣＡＯＥでＸＴＡＬ発
振器をオフに切換え、そして（リード８０５を介した入
力が禁止される場合）ＬＯＣＡＬモードでＸＴＡＬ発振
器をオンに切換えるために用いられる。クロック発生２３６０５の起こり得る出力は、（１）出
力リード８０４でビットウ０ツク速度で走るＰＬＬ８５
３からのパルスと、（この出力は第６図にすべて示され
るシフタ６０６．５ＩＤＱ６０８ｊ５よび媒体インター
フェイス回路６０９によって利用されるであろう）（２
）第７図を参照して以前に説明された態様で、５ＴＲＢ
／ＡＣＫ回路６０４によって利用されるべき、マスタカ
ウンタ８５２からの化カリードロ５２のバイト境界信号
と、（３）送信器がＬＯＣＡＬモードであるとき、双方
向のクロックビンへのリード８０５上のクロックパルス
と、（４）バイト境界でエンコーダラッチ６０２とシフ
タ６０６をロードするために用いられるリード６３０１
のマスタカウンタ８５２からの「Ｏ−ド」信号出力と、
（５）それがバイト境界からバイト境界までのビット回
数をカウントすると、各連続のマスタカウンタの状態を
示す、リード６３５上のマスタカウンタから５ＩＤ０６
０８への信号とである。この最後の信号の目的は、これ
から後に述べられる５ＩＤＱ、６０８の動作を参照して
説明されるであろう。第８図はまた、クロック発生器６０５内の内部接続を示
す。ＸＴＡＬ発振器８５１はリード８４０および８４１
を介してＰ　Ｌ　Ｌ　８５３に接続され、ＰＬＬ８５３
はリード８０４および８４３を介してマスタカウンタ８
５２に接続され、そしてマスタカウンタ８５２はリード
８４５を介してＰＬＬ８５３にフィードバックする。クロック発生器６０５はざらに以下のように動作する。直列リンク速度は以前に述べられたように、ＸＴＡＬ発
撮器発振１で作られてもよいマスタ周波数源かまたはビ
ン×１を介して与えられたクロック信号から得られる。この信号は送信器がＬＯＣＡＬモードであるとき、ＣＬ
ＯＣＫビン出力にバッファされる。ＣＡＳＣＡＤＥモードでは、ＣＬＯＣＫピン出力はく信
号の競合をなくすために）不能化され、そしてＣＬＯＣ
Ｋビン入力は常に（外部のローディング効果によって引
き起こされるクロックの歪みをなくすために）外部の信
号から取られる。再び、ＣＡＳＣＡＤＥモードではＸＴ
ＡＬ発振器８５１はオフに切換えられる。ＣＬ　ＯＣＫ入力は１０（８ビツトモード）、１１（９
ビツトモード）、または１２（１０ビツトモード）で、
ＰＬＬ８５３を用いて乗算される。ＰＬＬ８５３はすべてのモードで、クロックビンのため
のその入力を得る。許容可能４

【周波数の絶対範囲は、ユーデによって決定
されなくてはならないが、この発明の好ましい実施例に
従えば、３対１の範囲にわたって使用周波数の選択を変
化させることが可能であるべきである。たとえば、直列リンクで１２５１１１ビット／秒を達成
するのに必要とされるクリスタル周波数および結果とし
て生じる使用可能データ伝送速度は以下のとおりとなろ
う。ＸＴＡＬ　　　　　　　　　　　　内部Ｍｉｌｌ−人カ
バターン速度　除算比８ビット　１２．５０ｍＨｚ　８０　ｎｓ　／パターン
　１２５／　１０（１００ｍＢ　ｉｔ／秒）９ビツト　１１．３６ｍ１−ｔ　Ｚ　８８　ｎＳ　／パ
ターン　１２５／　＋１（１０２ｍＢ　ｉｔ／秒）１０ビツト　１０．４２ｍＨＺ　９６　ｎＳ／パターン
　１２５／１２（１０４ｍ（３ｆｔ／秒）使用可能なデータ速度は上に示された数よりわずかに低
いことに気付くべきであるが、これはデータの完全性を
維持するために５ＹＮＣ記号を挿入する必要があるから
である。速度の減少は特定的用途となり、そして一般に
非常にわずかな割合の減少となるであろう。上の具体例で用いられるビット速度は例示のためのみで
あり、任意であることにもまた気付くべきである。ＰＬＬ８５３の出力（すなわち乗算されたクロック入力
）はビットクロックである。これらのパルスは上で説明
されたようにリード８０４上で出力され、そしてまた各
ビット間隔の後、マスタカウンタ８５２を進めるために
も用いられる。マスタカウンタ８５２の０ＭＳ入力は、
除算比を制御し、そして順にリード８４５でＰＬＬ８５
３にフィードバックする。最漫に、以前に説明されたように、マスタ力「リンクは
バイト境界信号および状態情報を、以前に特定された送
信器の欅々の部分に送る。Ｐ　Ｌ　Ｌ　８５３を除くクロック発生器６０５のすべ
ての構成要素は、当業者には周知である標準型のすぐ手
に入る構成要素から構成されてもよい。受入れることができるクリスタル発振器はモトローラの
ＭＣ−１２０６１である。マスタカウンタは従来の高速
２進カウンタを用いて組立てられ得る。この発明の好ましい実施例に従って用いられるＰＬＬは
、２つの同時係属中の特許出願の主題である２つの構成
要素を除いてすべてすぐ手に入る構成要素を用いている
。第１の同時係属中の出願は、連続番号第５２０゜８６７
号で、１９８３年８月５日に出願された。それはこの発明の譲受人に譲渡され、ここで引用により
援用される。この第１の出願は、マスタが中心の周波数
を含みそしてスレーブが小さい方の周波数発振を追跡す
る、マスタ／スレーブ発振器装置を教示する。この特徴
は現在の開示の目的ではオブシコンである。第２の同時係属中の出願は連続番号第６０５゜３０２号
で、１９８４年４月３０日に出願された。これもまたこの発明の譲受人に譲渡され、ここで引用に
より援用される。第２の出願は欠損パルスを無視する位
相検出器でＰＬＬを説明する。この特徴は、それが送信
器に関連するので現在の開示の目的ではオブシミンとし
てみなされる。りＯツク信号、ビットクロック、状態情報およびバイト
境界情報がどのようにしてクロック発生器６０５によっ
て与えられるかが説明されてきたので、ここでデータが
第６図に示される送信器を通ってどのように流れるかが
認められ得る。データが外部の５ＴＲＢ信号によって入力ラッチ６０１
にクロック動作されることを思い出されたい。もしラッ
チが空なら、データは５ＴＲＢの立ち上がり端縁でクロ
ック動作される。しかしながら、もしラッチがエンコー
ダラッチ６０２に転送されるべき時間がなかったなら、
転送は遅延されるであろう。リード６５６上のＡＣＫ出
力信号は成功した転居を示すことも思い出されたい。データが入力ラッチ６０１でラッチされた後、エンコー
ダラッチ６０２は可能化され、そして実際に次のバイト
境界でデータ入力を受取る。バイト境界はリード６３０
上で「ロード」信号によって信号を送られるであろうこ
とを思い出されたい。新しい入力データがラッチ６０１がらラッチ６゜２へ転
送されると同時に、リード６３０上のロード信号は、新
しくコード化されたデータがエンコーダ６０３からシフ
タ６０６に転送することを引き起こす。この発明の好ま
しい実施例に従えば、第６図には示されていないが、エ
ンコーダ６０３の最上位のコード化データビットが実際
に直接媒体インターフェイスに送られる。さらに、エン
コーダラッチ６０２の入力は直列リンクで送られるバイ
トと同期するであろう。入力ラッチ６０１はエンコーダラッチ６０２へのデータ
転送の侵に空になると考えられ、そしてそれから入力ラ
ッチ６０１は第７図を参照して以前に説明されたように
、新しいデータを受取るであろうことを思い出すべきで
ある。データエンコーダ６０３に関して、それは１２のデータ
人力〈８．９．１０のＤＡＴΔビットと４．３．２（７
）ＣＯＭＭＡＮＤ入力）ヲコれより以前に論じられたコ
ード化規約を用いて１０．１１または１２ビツトにコー
ド化するように動作する。ＣＯＭＭＡＮＤデータ入力は送信された記号を制御する
。もしすべてのＣＯＭＭＡＮＤ入力がローなら、ＤＡＴ
Ａビットのためのバイトが送られるであろうことを思い
出されたい。もしＣＯＭＭＡＮＤ入力が他のパターンの
いずれかを有するなら、そのＣＯＭＭＡＮＤを示すバイ
トは送信されるであろう。第６図を参照して０ＭＳ入力
は、リード６９９を介してエンコーダ６０３に与えられ
、選択されたデータ幅を特定することもまた気付くべき
である。ここで、入力ラッチ６０１、エンコーダラッチ６０２お
よびデータエンコーダ６０３はすべて標準型のすぐ手に
入る構成要素を用いて実現可能であることが当業者にと
って明らかとなるべきである。ラッチは７４ＬＳ３７４
ｓであり（ｎる。以前に示されたように、データエンコ
ーダ６０３はルックアップテーブルを有するＲＯＭであ
り得る。詳細に説明されるべき送信器の部分は、シフタ６０６．
５ＴＤＱ６０８および媒体インターフェイス６０９であ
る。データエンコーダ６０３からの新しくコード化されたデ
ータは、ロード信号がリード６３０上に現われるとき、
シフタ６０６にロードされることを引き起こされること
を思い出すべきである。実際、シフタは、第１の入手可
能なバイト境界でエンコーダから並列にロードされ、そ
して次のバイト境界までシフトされる。シフタは実際い
つも直列にロードされるが、もし並列のロードが呼出さ
れるなら、それは媒体インターフェイス６０９で現われ
るより前に直列データを重ね書きする。シフタにロードされる直列データは、２つのソースのう
ちの１つから来るであろう。もし送信器がその５ＥＲＩ
Ｎ入力で「良い」データを受取るなら、直列データは外
部の直列入力から来るであろう。もし送信器が「良い」
データを受取らないならく好ましい実施例に従った良い
データとは、決して５９の連続した零を有さないと規定
される）、直列データは繰返す５ＹＮＣパターンを発生
する内部の状態機械によって発生されるであろう。これがどのように行なわれるかについての詳細は、５Ｉ
ＤＱ６０８の説明を参照して述べられるであろう。シフタ６０６はユーザによって特定されたパターンの幅
に基づいて、データビットの適切な数を受取るように準
備される。ＤＭＳ入カビンで出現するこの入力は、リー
ド６９９および６９８を介してシフタ６０６に結合され
る。最後に、第６図を参照して、シフタ６０６はリード６９
６上のビットクロックによって押されると、一度に１ビ
ツト、リード６９７でＮＲＺデータを出力するのがわか
る。リード６９６は、ＰしＬ８５３の出力リード８０４
をタップすることが仮定される（第８図参照）。シフタ６０６はアドバンスト　マイクロ　デイバイシズ
　インコーホレーテッド（△ａｄＶａｎＣｅｄＭ　１ｃ
ｒｏ　　Ｄ　ｃｖｉｃｅｓ、　　Ｉ　ｎｃ、　）によっ
て製作されたΔＭ８１７７のビデオシフトレジスタを利
用することによって実現されてもよい。Ｓ　ｒ　ＤＱ６０１ｔｉｌにＣＡＳＣＡＴＥ−Ｅ−Ｆｔ
’レベル復元バッファである。ＬＯＣＡＬモードでは、
この論理はユーザのデータパターンの間の空間を埋め込
むために５ＹＮＣ記号を発生する小さな状態は械を含む
。Ｓ　Ｉ　Ｄ０６０Ｂは、（ＳＹＮＣを含む）ＳＥＰＩＮ
ビンからリンク６９４で受取られたデータ（すなわち上
流の隣接のものからのデータ）をパスするか、または悪
い（５個の零）データを認めると５ＹＮＣを発生するか
のどちらかである。悪いデータは、送信器が上流の隣接
物を有さないか、または例えばシステムのパワーアップ
段階の間上流のＩｉｌ！Ｓ接するものが周波数をはずれ
ているとき、発生される。データはリード６９３上のビットクロック入力を参照し
て５ＩＤＱ６０８を介して、そして１ノンクロ　８８　
Ｊ二に１ビツトごとにクロック動作され、これはまたリ
ード６９６と同襟Ｐ　Ｌ　Ｌ　８５３の出力リード８０
４をタップすることを仮定される。５ＹＮＣは、悪いデータの認識に引き続き、リード６３
５上に送られたマスタクロック８５２からの信号を基準
として次のバイト境界で始まるノ＼イトの間、発生され
る。もし送信器が上流の隣接するものを有し、良いデー
タが再度）１りされると、良いデータは次のバイト時間
フレームの間、シフタ６０６に出力され始めるであろう
。この発明の好ましい実施例に従えば、マスタクロック入
力は５ＹＮＣパターンをビットごとに組立てるために用
いられ得る。５ＩＤＱ６０８はルックアップテーブルか
またはＰＡＬを有するＲＯ向であり得る。ビットの流れ
で検出される連続の零の数の跡をたどるための単純なカ
ウンタ装置および内部の５ＹＮＣ発生または外部のデー
タの通過の間の切換を引き起こすフラグは、５ＩＤＱ６
０８のその他の説明された機能を実現するために用いら
れ１ｑる。送信器１０３の最後のブロックは媒体インターフェイス
６０９である。媒体インターフェイスを実現するための論理図を示す第
９図を参照する。インターフェイスの目的は、送信器が
ＬＯＣＡＬモードでないなら、ＮＲＺデータを入力とし
て取り、そして５ＥＲＯｔＪＴ＋および５ＥＰＯＵＴ−
上にＮＲＺを出力するＬＯＣＡＬモードでは、伝送媒体
は送信器に結合されると仮定され、モしてＮＲＺＩデー
タは以前に説明されたように送信されるべきである。フリップフロップ９０１への各ビットクロックパルスで
リード９０２上に供給されたＮＲＺデータは、リード９
０３上のＣＬＳ入力がロー（ＬＯＣＡＬモード）のとき
、ＮＲＺ　Ｉに変換されるであろうことは第９図を参照
してたやすく認めることができる。リード９０３がハイ
（ｃＡＳＣＡＤＥモード）のとき、ＮＲＺデータは媒体
インターフェイス６０９によって出力される。この発明の教示に従って作られた送信器への非同期で異
積の可変幅の並列データ入力の経路に完れてもよい。第１０図はＬＯＣＡＬモードで動作する送信器のための
送信器タイミング図である。ホストシステムは８ビツト
幅のデータパターンを提示してい。　　る。図は５ＴＲＢ／ＡＣＫハンドシエークが一般にどのよう
に働くかを例示し、そして特にデータが入力ラッチから
エンコーダラッチに流れる機会を有する前に、５ＴＲＢ
が２回目に断定される状況を例示する。ＩＮＴ　　ＣＬＫと記された図の一番上のライン（ライ
ン１）は、内部の送信器のビットクロックパルスを示す
。これは８ビツトモードであるので、「バイト間隔」は
長さ１０ピツトであろう。第１０図の１ないし６の各バ
イト間隔は、図面の上部を横切って示される。ＣＬ　ＯＣＫ　　ＯＵ　Ｔ　Ｐ　Ｕ　Ｔと示されルウイ
ン２上では、クロック出力の立ち下がりの間の間隔が１
０個の内部クロック期間として示されている。図面のライン３は、ホストシステムによって送ｍｓ！Ｈ
ＣＪＩ？示さｈｒいるＤＡＴＡ／ＣＯＭＭＡＮＤ入力を
示す。４つのデータは、種々の時間の点で提示されて示
される。ライン４はホストシステムから来る５ＴＲＢパルスを示
す。これらのパルスは考えられるところでは、いつでも
来ることができ、そしていつでも引き下されることがで
きる。５ＴＲＢが断定される第１の示されるバイト間隔では、
ＤＡＴＡｌが入力ラッチに即座に入れられ（第１０図の
ライン６を参照）、それに引き続きＡＣＫが立ち上がる
。５ＴＲＢ／八〇に回路を説明するとき、フラグは入力
ラッチが一杯であるかまたは空であるかを示すことを思
い出されたい。第１０図のライン６のＤＡＴＡｌに先行する「×」は入
力ラッチが空で、そしてＯＡＴ△１が５ＴＲＢで即座に
ラッチに置かれ得たことを示す。もしラッチが一杯であ
ったなら、次のバイト境界（クロックの立ち下がり）ま
で遅延が呼出され、それがエンコーダラッチに置かれる
ことができるまで入力ラッチのデータを保護するであろ
う。（ライン５で）第１のＡＣＫは第７図を参照して以前に
説明されたように、５ＴＲＢの立ち下がりに応答して立
ち下がることに注目されたい。第１のバイト間隔のＲ後で、ＤＡＴＡｌはエンコーダラ
ッチ（図のライン７）にまで伝播されて示されている。ライン６上のｒＸＪは再び、ラッチの全ビット（フラグ
）は以前のバイト境界でクリアされたことを示す。５ＴＲＢが２回目断定されると、この場合では第２のバ
イト間隔の間であるが、再びここではＤＡＴＡ２である
入力データが直接入力ラッチに置かれることを引き起こ
すことがわかる。５ＴＲＢが再び立ち下がると、ＡＣＫ
も同様である。第２のバイト間隔の端部では、りＯツク
が立ち下がると、ＯＡＴ△１はシフタ（ライン８を参照
）に転送され、そしてＤＡＴＡ２はエンコーダラッチに
置かれる。ＤＡＴＡ３は第３のバイト間隔の聞込信器に提示される
が、それは第４のバイト間隔まで送信器にストローブさ
れないことに注目されたい。バイト間隔３の間、いかな
る新しいデータも提示されなかったので、そして送信器
はその５ＥＰＩＮビンで入力を受取っていないので（な
ぜならそれは上流の隣接のものを有していないからであ
るが）ＳＩＤＱはリンクの同期化を維持するために、５
ＹＮＣで「空間」を埋め込まなくてはならないことがわ
かるかもしれない。５ＹＮＣはバイト間隔５の間、シフタ（ライン８）で見
られるであろう。ＤＡＴＡｌはバイト間隔３の間シフタ
に到着して示され、ＤＡＴＡ２はバイト間隔４の間シフ
タ内で見られ、そして５ＹＮＣが来る。図は続いて第３の５ＴＲＢを示し、これはバイト間隔４
の間部えられ、ＤＡＴＡ３が入力ラッチに入れられるこ
とを引き起こす、５ＴＲＢは再び出されて示されている
が、この場合ＤＡＴＡ３がエンコーダラッチに伝播する
機会を有する前である。ＡＣＫは次のバイト境界の後、
すなわちＤＡＴＡ３がエンコーダラッチに移されてしま
って初めて、この第４の５ＴＲＢに応答して立ち上がる
ことに気付くであろう。Ｓ　Ｔ　ＲＢ　／　Ａ　ＣＫ回路の動作の結果として、
ＤＡＴＡ３はエンコーダラッチで見られ、ＤＡＴＡ４は
入力ラッチで見られ、一方５ＹＮＣはシフタ内にある。最少に、ＤＡＴＡ３およびＤＡＴＡ４は順に、直列デー
タの流れに入っていく。第１０図のライン９および１０はこのＬＯＣＡＬモード
でシフタのＮＲＺ出力と媒体インターフエイス装置のＮ
ＲＺＩ出力とを示す。第１１図は一方がＬＯＣＡＬモードで、そしてもう一方
がＣＡＳＣＡＤＥモードで動作する、２つのカスケード
送信器のための送信器タイミング図を示す。再び、例示のために、ライン１は内部のビットクロック
パルス（８ビツトモードで１バイトあたり１０Ｌ！１）
を示し、ライン２はクロック入力を示し、その立ち下が
り端縁は再びバイト境界を示す。ライン３は各々が２つのパターンの幅である２つのデー
タパターンを示す。ＤＡＴＡｌおよびＤＡＴＡ２は一方
のパターンを含み、ＤＡＴＡ３およびＤＡＴＡ４は他方
のパターンを含む。ライン４は５ＴＲＢパターンを示し、そしてライン５は
送信器（ＴＸ２）からのＡＣＫパターンを示し、そのＡ
ＣＫ出力はホストシステムに送り戻され、八〇に信号を
制御している。ライン６はＬＯＣＡＬモード送信器（ＴＸｌ）のＡＣＫ
パターンを示し、それはホストシステムに戻らず、単に
５ＴＲＢを追跡し、すなわち５ＴＲＢが立ち上がった侵
に立ち一ヒがり、５ＴＲＢが立ち下がった後に立ち下が
る。ライン７おＪ：び８はそこにそれらがバイト間隔２の面
入力された送信器のエンコーダラッチでＤＡＴＡＩおよ
びＤＡＴＡ２を示す。バイト間隔３では、ＤＡＴＡＩお
よびＤＡＴＡ２はそれらのそれぞれのシフタに伝播され
ている。バイト間隔３の端部で、ライン５上のＡＣＫがまず立ち
上がり、それに引き続きバイト間隔４で５ＴＲＢは立ち
下がり、そして再び立ら上がる。ＡＣＫは上流の送信器の５ＴＲＢ／八〇に回路が送信器
のシフタで５ＹＮＣを見たので立ち上がり、これは°思
い出されるように、ＡＣＫをＣＡＳＣＡＤＥモードで（
もし５ＴＲＢが依然として上向きなら）立ち上がらせる
ための信号である。５ＴＲＢが再びバイト間隔４で立ち上がったとき、ＤＡ
ＴＡ３およびＤＡＴＡ４はそれらのそれぞれの送信器（
図示されていない）の入力ラッチに置かれ、そしてこの
データはバイト間隔５でエンコーダラッチにまで伝播す
る。ライン９およびライン１０は、前述のバイト間隔の各々
の間２つのシフタの内容物を示す。上流の送信器のシフ
タの第２の５ＮＹＣは、バイト間隔６の間、下流の送信
器の直列出力の流れでＤＡＴＡ３と置換されることに注
目されたい。最少に、ライン１１はＬＯＣＡＬモードの送信器のシフ
タからの出力としてＮＲＺのデータを示す。（すなわち
、媒体インターフェイスによってＮＲＺＩにコード化す
る前に）２、［受信器］第１２図はこの発明の好ましい実施例に従って実装され
た受信器チップのためのビンの図を示す。選択されたパッケージは再び２８のビンのＰＬＣＣであ
る。１２のライン出力として示される１２のＯＡＴ△／ＣＯ
ＭＭＡＮ（）出力１２０１が第１２図に示される。これ
らは好ましい実施例に従ってそれぞれ８．９または１０
ビツトのＤＡＴＡと４．３または２ピツトのＣＯＭＭＡ
ＮＤ情報であり得るホストシステムへの１２の信号であ
る。第１２図にはまた、それぞれ１２０２Ｊ５よび１２
０３で示さｔＬる１デー９ストローブ（ＤＳＴＲＯＢＥ
）Ｆ３よび１コマンドストＯ−ブ（ｃ８ＴＲＯＢＥ）出
力と、１「自分のものを得たＪ（ＩＧＭ）出力１２０４
と、１　ＣＬＯＣＫ出力１２０５と、入力１２０６とし
て示される２差動直列ＥＣＬ入力と、２’）’）ス’）
）Ｌｔ　（ＸＴＡＬ）　ビン１２０７ｊ５Ｊ：びｌ　２
０８と、１フイルタビン１２０つと、１デ一タモード選
択（ＤＭＳ）入力１２１０と、１「次のバイトをキャッ
チするＪ　　（ｃＮＢ）入力１２１１と、１逍反出力１
２１２と、１２１３で示される２ＶＣＣビンと、１２１
４で示される２接地ピンとの合計２８のビンで示されて
いる。種々の入力および出力の目的は、第１３図を参照
して調べられるであろうが、これは第１２図に示される
ように実装されるとき、受信器１０４を示すための図面
で引き続き用いられる論理記号を示す。第１３図のＤＡＴＡビン０ないし７と、ビンＡおよびＢ
と、ＣＯＭＭＡＮＤビン１および０は第１２図の出力１
２０１に対応する。ＤＡＴＡビン０ないし７は、並列の
メツセージトラフィック（ＤＡＴＡ）を受信ホストシス
テムに出力する。これらの出力は所与の受信器によって受信される最も最
近の有効なりＡＴＡ記号を表わす。ビンＡは第１３・図のｒＤＭｓＪピンとして示されるデ
ータモード選択ビンの状態に依存して、並列のＤＡＴＡ
かまたはＣＯＭＭＡＮＤ出力のいずれかであろう。ＤＭ
Ｓビンの目的および種々の状態は、送信器に関して説明
された受信器に関して同様である。ビンＢはまた、ＤＭ
Ｓピンの状態に依存してＤＡＴＡまたはＣＯＭＭＡＮＤ
出力のいずれかであろう。ＣＯＭＭＡＮＤＬ：／１＃よＣＦＯは並列（７）ＣＯＭ
ＭＡＮＤ情報を受信ホストシステムに出力する。これらの出力は所与の受信器によって受取られる最も最
近の有効のＣＯＭＭＡＮＤを表わす。ＤＡＴＡ出力はビンＡおよび／またはＢがＣＯＭＭＡＮ
ＤまたはＤＡＴＡ入力としての役割を果たすかどうかに
依存して、幅が８．９または１０ビツトのいずれかであ
る。同様に、そしてその結果ＣＯＭＭＡＮＤ出力は幅が
４．３または２ビツトのいずれかであろう。受信器の入力は、送信ホストシステムの２つの異なる部
分から来ると仮定される。ＤＡＴＡは通常のデータチャ
ネルから来て、そしてホス１ヘシスｊムの間のメツセー
ジトラフィックを示す。ＣＯＭＭＡＮＤデータは送信器
ホストシステムの通信制御セクシ］ンから来る。この型
のデータは、比較的頻繁でない速度で発生するが、メツ
セージデータより高い優先権を有する。受信器【ま、ＤＡＴＡパターンとＣＯＭＭＡＮＤデータ
パターンとの間の差を検出し、そして各々を適切な出力
ラッチに送る。新しいパターンが出力にラッチされると
き、適切な出力ストローブがパルス動作される。新しい
ＤＡＴＡがストアされるとき、０８ＴＲＯＢＥＩ　２０
２がパルス動作し、そして新しいＣＯＭＭＡＮＤデータ
がストアされるとぎ、Ｃ３ＴＲＯＢＥ１２０３がパルス
動作する。ＣＳ　Ｔ　ＲＯＢ　Ｅ　１２０３ハＳ　Ｙ　
Ｎ　Ｃヲ含む、現われる各折しいコマンドデータでパル
ス動作する。これらのＳ丁ＲＯＢＥのパルスの立ち上が
り端縁は、新しいＤＡＴＡまたはＣＯＭＭＡＮＤデータ
の存在の信号を出す。新しいデータが適当な出力で提示
された侵に、５ＴＲＯＢＥ信号は同じバイトの真ん中で
立ち下がる。この際いくつかの基本の規定がつくられ、これは受信器
がどのように動作するかを理解するのに役立つであろう
。このセクシミンで用いられている受信器を説明する言葉
である「上流」および「下流」は、カスケード接続され
た、すなわち直列に接続された受信器の関係を指す。規
約では、カスケード受信器は直列の伝送媒体上に来るデ
ータを並列で監視する。複数の幅のデータパターンが媒
体上に送られるとき、カスケード受信器は連続したデー
タバイトを「キャッチする」。直列のチェーンでの第１
のものである１つの受信器は、第１のデータバイトをキ
ャッチするために選択される。これは最も上流の受信器
として規定される。その「下流の」隣接するものは、直
列に受信器に結合され、これは次のデータバイト等をキ
ャッチするように指定される。ｒＬＯｃＡＬＪモードおよびｒｃＡｓｃＡＤＥＪモード
は受信器に関するとき、その２つの起こりＩＪる動作モ
ードを示す。これらの言葉は受信器がどのように動作す
るかの簡単なあらましで、これより後すぐに、さらに浜
定される。所与の受信器は、第１３図に示されるその５ＲＥＩＮ＋
および５ＥＲＩＮ−人力ピンで直列のデータ入力を受取
る。これらの入力は第１２図の入力１２ｏ６に対応する
。このコード化されたデータは、デコーダに直列にロー
ドされる。そのコード化データはＤＡＴＡまたはＣＯＭ
ＭＡＮＤデータ出力のいずれかにラッチされる。もしコ
ード違反がデコード化の量検出されるなら、違反出力が
これより後に説明されるように発生される。ＬＯＣＡＬモードでは、受信器は連続的にデータ出力に
至る並列データを直列解除し、デコードし、そしてラッ
チする。ＣＡＳＣＡＤＥモードでは、２個または３ｗＡ
以上の受信器が直列につながれる。つながれたすべての
受信器は伝送媒体からの入力を並列に監視し、モして５
ＹＮＣバイトを待機する。５ＹＮＣがシフタで検出され
るとき、そしてＣＮＢ　（第１２図ではビン１２１１）
がハイのとき、第１の非５ＹＮＣバイトが捕捉され、デ
コードされる。それらのＣＮＢ入力の状態に応答した受信器の動作は、
これより侵に詳細に説明されるであろう。しかしながら今のところは、この発明の好ましい実施例
に従えば、ＣＮＢのハイは受信器がデータの次のバイト
を文字通りキャッチするための許可であるとだけ言えば
１分であろう。バイトが捕捉されるとき、１０Ｍライン（第１２図では
出力１２０４）はハイになり、次の下流の受信器のＣＮ
Ｂ入力をセットする。下流の受信器は、その隣接するも
のと並列にその５ＲＥＩＮライン上で直列データを監視
しており、モして５ＹＮＣ記号および第１の非５ＹＮＣ
記号の両方を見ている。そのＣＮＢ入力は最初はローで
あったので、下流の受信器は、その上流の隣接するもの
がその１０Ｍ出力を断定した後に、実際上流の隣接する
ものが「自分のものを得た」といった後に第１のデータ
記号を獲得するために待機する。Ｃ△５ＣＡＤＥモード
では上流の受信器の１０Ｍ出力が下流の受信器のＣＮＢ
入力に結合されるのが第１５図を参照して示されるであ
ろう。ＣＡＳＣＡＤＥモードでは、受信器はカスケードデータ
のシーケンスの１つ当たり１つのデータ記号を捕捉する
のみで、そして別の５ＹＮＣ記号がデータを出力し、別
のシーケンスに備えるのを待機する。受信器に与える基本の規定がなされたので、第１２図お
よび第１３図を参照してビンの説明が続く。以前に述べられたＣＮＢ入力は、受信器によるデータの
捕捉および解放を制御する。もしこの入力がそのＣＬＯ
ＣＫ出力に接続されるなら、受信器はＬＯＣＡＬモード
であり、各受信された記号は捕捉され、出力にデコード
され、そしてラッチされるであろう。通常のＣＡＳＣＡＤＥモードでは、もしＣＮＢ入力がハ
イであるなら、それは受信器が５ＹＮＣの後に第１のバ
イトを捕捉することを可能にする。受信器はデータをラッチし、そしてより多くのデータを
捕捉する前に、別の５ＹＮＣを持礪するであろう。もし
ＣＮＢがローにトグルされるなら、それは、それがあた
かも５ＹＮＣバイトをデコードしたかのように反応し、
そしていがなるデータも出力することを引き起こす。Ｃ
ＡＳＣＡＤＥモードでの自動繰返し特徴は、通常のＬＯ
ＣＡＬおよびＣＡＳＣＡＤＥモードが完全に説明された
後に調べられるであろう。ＣＮＢ入力は典型的にはＣＡＳＣＡＤＥモードで上流の
受信器の１０Ｍ出力に接続される。ラインの第１の受信
器は、そのＣＮＢ入力がＶＣＣに接続され、それは各記
号で断定されたＩＧＭをシミュレートし、すなわち第１
の受信器は常に５ＹＮＣの後に第１のバイトを捕捉する
ための許可を有する。所与の受信器の１０Ｍピンは上流の隣接するものが、そ
の割当てられたデータバイトを獲得したという信号をそ
の下流の隣接するものに（もしそれが存在するなら）送
る。ＩＧＭは記号の真ん中の点で立ち下がり、そのとぎ
５ＹＮＣバイトの始めの半分が受信器のシフタで検出さ
れる。それはバイトの真ん中の点でそれが非５ＹＮＣバ
イトを検出するとき立ち上がる。この特徴は入ってくる
データの初期の警告を発生するために用いられてもよい
。ＣＬＯＣＫはＸＴＡＬ発擾器速度で走る自走クロック出
力で、そして直列転送速度と同期している。バイト間隔
クロックは、デコーダラッチがシフタからロードされる
とき立ち下がり、バイトの真ん中で立ち上がり、そして
他の受信器で×１を駆動するのに用いられ得る。送信器
ＣＬＯＣＫピンと対立するものとして、受信器のＣＬＯ
ＣＫは出力のみで、すなわち双方向のビンではないこと
に注目されたい。出力は受信器のクロック発生器から来
ないが、受信器の機能説明を参照してこれより侵に詳細
に説明されるバイト同期論理からむしろ来るであろう。第１２図はまた、違反出力ビン１２１２を示す。このビンの信号の立ち上がり端縁は、信号を出す違反が
、入ってくるデータのデコードの量検出されたことの信
号を出す。この信号はＤＡＴＡまたはＣＯＭＭＡＮＤ出
力が変わると同時に立ち上がる。それは、違反でないパ
ターンが受取られるまでそのままであろう。受信器によ
る違反検出の詳細はまた、受信器の機能説明を参照して
説明される。再び、第１２図および第１３図は、５ＥＰＩＮ＋および
５ＥＰＩＮ−を示し、これらはそれに対して５ＥＲＩＮ
ビンが結合される同期の直列伝送媒体から来る差動直列
データ入力である。ＮＲＺＩデータとして伝送媒体上に
来るこのデータは、受信器の媒体インターフェイス装置
によってデコードされ、そして直列にシフタにシフトさ
れる。これらの差１ｔＪＥｃＬ入力は、＋５．０Ｖを基準にす
るＥＣ１ｊｔｆ圧の揺れを受取る。それらは差動５０オ
ーム終端ラインによって、分離コンデンサを介して駆動
されると仮定される。この発明の好ましい実施例に従えば、ＳＥＲＩＮ＋およ
び５ＥＲＩＮ−人力はまた、受信器の内部論理を働かす
ために検査入力としての働きをする。開示された受信器では、ＣＮＢビンはＴＴＬコンパチブ
ル入力である。データビン０ないし７゜ビン△およびＢ
１コマンドビン１およびＯ，ＤＳＴＲＯＢＥｉよびＣ３
ＴＲＯＢＥビン、違反ビン、ｒＧＭビンおよびＣＬＯＣ
ＫビンはすべてＴＴＬコンパチブル出力である。５ＥＲ
ＩＮ＋ｔ；よび５ＥＲＩＮ−はＥＣＬコンパチブル入力
である。第１３図は、またもう２つのビン×１および×２を示し
、これらは以前に説明されたＤＭＳビンと共に「非論理
」ビンと示される。×１および×２はＸＴＡＬ入カビシ
カビンれは第１２図のビン×１および×２に接続されて
示される、並列の残余のクリスタルの基本の周波数で発
振するオンチップ発振器に接続される。ＶＣＣへの２つの接続とＧＮＤへの２つの接続とフィル
タビンとが第１３図には示されていないが第１２図に示
されている。ＶＣＣ接続は、電流をＴＴＬ入出力回路に供給するＴＴ
Ｌ　　ＶＣＣと、すべての内部論理およびアナログ回路
に電流を供給するＣＭＬ　　ＶＣＣでアル。Ｔ　Ｔ　Ｌ
　　Ｖ　ＣＣオＪ：　Ｕ　ＣＭ　Ｌ　　Ｖ　ＣＣＧ、ｔ
　Ｊ５互いから分離しており、内部の騒音結合を減じる
が、この発明の好ましい実施例に従えば共通の外部の５
Ｖ供給源に接続されるであろう。ＧＮＤ接続はＴＴＬ入出力回路によって用いられるＴＴ
Ｌ　　ＧＮＤと、すべての内部論理およびアナログ回路
によって用いられるＣＭＬ　　ＧＮＤである。これらの
２つの接地は分離され、内部の騒音結合を減じるが、こ
の発明の好ましい実施例に従えば共通の外部の接地！！
準に接続される。第１２図に示されているフィルタビンは、ローパスフィ
ルタがオンチップＰＬＬ周波数乗算器に加えられること
を可能にするために用いられてもよい。送信器での様に
、そのようなフィルタは接地に至る比較的非臨界的なコ
ンデンサからなり得る。受信器１０４の機能説明はここで第１４図、第１５図、
第１６図、第１７図および第１８図を参照して適当に提
示されるであろう。第１４図は、各々がホストシステムと私用の直列リンク
の間に挾まれる、２つの受信器の具体例を示し、各受信
器はＬＯＣＡＬモードで動作するように構成される。第１５図は単一の直列リンクから来る幅の広いデータパ
ターンを編成するカスケード受信器の具体例を示す。第１６図は受信器チップ１０４上の集積回路の機能ブロ
ック図を示し、第１２図のビンの図に示されるのと同様
の入力および出力を示す。第１７図および第１８図は第１６図の部分の説明を助け
る。第１４図を参照すると、システム１４０１およびシ
ステム１４０２の２つのホストシステムが示され、それ
らの各々はそれぞれ受信器１４０５Ｊ５よび１４０６か
ら出力を受取ることがわかるであろう。ホストシステム
１４０１は受信　１器１４０５から８ビツトのＤＡＴＡ
を受取って示され、そして受信器１４０５のＤＭＳビン
は８ビツトモードを意味するＧＮＤと等しく示される。この場合、ＣＯＭＭＡＮＤ出力は４ビツト幅であること
に注目すべきである。各受信器のＳＥＰ　ＩＮビンでの
入力は第１４図のリンク１４０７　ｒ３よび１４０８に
示されるように、別々の直列リンクからであることにざ
らに注目すべきである。ざらに、各受信器のＣＮＢビン
はそのそれぞれのＣＬ○ＣＫ出力につながれ、ＬＯＣＡ
Ｌモード動作を意味する。各受信器のＤＳＴＲＯＢＥおよびＣ３ＴＲＯＢＦ出力は
それぞれ、示されたホストシステムのデータ論理と制ｍ
＋論理とに接続されているのがわかる。ＤＭＳピン受信器１４０６はｖＣＣに接続されて示され
ており、受信３１４０６がホストシステム１４０２へＤ
ＡＴＡの９ビツトとＣＯＭＭＡＮＤの３ビツトとを出力
することを意味している。これは第１４図の場合に見られるであろう。第１４図はまた、各ホストシステムの一部として示され
る、各受信器のＣＬ　ＯＣＫビンに結合される別々のデ
ータ経路制御論理を示す。この発明の一部を構成するわ
けではないこの論理は、ホストシステムのデータの流れ
を制御し、そしてホストシステムのためにバイトの間隔
境界を見失わないようにするために必要とされるかもし
れない。これが重要であろう具体例は、受信器によってクロック
が延びる場合である。この発明の好ましい実Ｒ例に従え
ば、クロックの延びは、もし受信器が同期を失いそして
再び必要とするなら所望であろう。ｆ＆後に、受信器１４０５のＣＬＯＣＫビンは他の段階
へ接続されるものとして示されていることに気付くべき
である。受信器１４０５のＣＬＯＣＫ出力は、その×１
ビンを介して受信器１４０６と、Ｘｌ、Ｘ２または受信
器１４０５へのクリスタル１４４４の接続とを駆動する
。ホストシステム１５０１．１５０２および１５０３は受
信器１５０５．１５０６および１５ｏ７の各々から並列
にＤＡＴＡの８ビツトとＣＯＭＭＡＮＤの４ビツトを別
々に受取るように構成されることが第１５図を参照して
わかる。受信器１５０５．１５０６Ｊ５よび１５０７は
それらのＣＮＢおよびＩＧＭビンを介して直列につなが
れ（カスケード接続され）、受信器１５０５のＣＮＢ入
力はＶＣＣ＜ハイ）に配線されて示されている。これは
［通常のＪＣＡＳＣＡＤＥＴ−−ドを示す。８ビツトのＤＡＴＡモードは、ＧＮＤに配線されている
各受信器のＤＭＳビンによって表わされる。すべての受信器の５ＥＰＩＮビンは、伝送媒体１２２５
に並ケ１に結合されて示され得る。すべての受信器は同
時にリンク上に何があるかを「見る」。ハイに配線され
た受信器１５０５のＣＮＢ入力は、５ＹＮＣが検出され
ると第１のデータバイトを捕捉するための許可をそれに
与える。受信器１５０５が５ＹＮＣの侵、第１のデータバイトを
キ１！ツチするや否や、その１０Ｍ出力はハイとなり、
そして受信器１５０６は直列伝送りツクの次のバイトを
キャッチしてもよく、以下同様である。すべてのデータ
が捕捉され、並列に出力されるように受信器がどのよう
に動作するかの詳細は、これより後に各受信器のバイト
同期論理の説明を参照して述べられるであろう。各受信器のＣＬＯＣＫ出力は、ＬＯＣＡＬモード動作で
と同様の理由で各ホストシステムのデータ経路制御論理
に接続されて再び示される。（ｃＮＢがｖＣＣにつなが
れた）先頭の受信器のからのＣＬＯＣＫは再び、同期の
ために下流の受イｎ器の×１に入力される。最少に、クリスタル１５５５は基本周波数を侵に説明さ
れるり０ツク発生器に受信器のボード上で与えるために
、受信器１５０５の×１および×２に接続されて示され
る。第１６図を参照にした受信器の詳細な機能説明は、任意
のＤＡＴＡ／ＣＯＭＭＡＮＤバイトがその種々の動作モ
ードで所与の受信器を通って伝播するとき、直列リンク
から離れて捕捉されたそれの追跡が可能になるであろう
。しかしながら、この詳細な機能説明に進む前に、この
発明の好ましい実施例に従ってなされたいくつかの仮定
および採用された規約が述べられる。ＬＯＣＡＬおよびＣＡＳＣＡＤＥモードの両方で直列リ
ンクから離れて来るパターンの間の空間は、リンクの同
期を維持するためと、受信器ＰＬＬ回路をロックした状
態に保持するためにパルスを与えるために、５ＹＮＣパ
ターンで満されることが仮定される。それによってこれ
らのパターンが発生され、そして５ＹＮＣパターンを選
択するための理由がこの発明の好ましい実施例に従って
述べられる方法は、送信器とｒｌＪ連して完全に既に開
示されている。送信器の好ましい実施例に関連して述べられたコード化
規約が以下に続いていると仮定される。その結果、受信器で用いられるデコーダは、１０．１１
または１２ビツトのデータを８．９または１０ピッ！−
パターンに並列の出力でデコードすることができなくて
はならない。実際デコーダは送信器Ｊ３よびＡＮＳＩ　
　Ｘ３Ｔ、５　　ＦＤＤＩ仕様の両方を参照して説明さ
れたコード化と逆の機能を果たす。ＡＮＳＩ　　Ｘ３Ｔ９．５のコードは、記号のパターン
がｒＬＯＷＪのときと同じｒＨＩＧＨＪのときの平均量
を有するように選択されたことが思い出されるべきであ
る。この「ＤＣバランス」はＤＣシフトがデータの回復
にエラーを引き起こし得るＡＣ結合のシステムでデータ
が誘引した騒音効果を最小にするための試みでｄ５る。これらの誤りは回復した波形にシックとして現われる。コード化での様に、デコード化は第１６図に示されるデ
ータデコーダ１６０３のためのルックアップテーブルを
有するＲＯＭを用いて達成され１りる。受信器の好ましい実施例を実現するためにここで次に続
くものとは異なるデコード化規約は、この発明の範囲ま
たは精神から逸脱することなしに採用されてもよい。ここで第１６図の詳細な説明に入る。直】Ｊリンク速度
は送信器発振器によって決定されるが、受信器は期待す
べきデータ速度が何であるかを知らなくてはならない。またそれはローカルクロックより速くとも遅くとも、実
際のデータ速度に従う能力を有していなくてはならない
。予測される直列リンク速度は、マスタ周波数源から得ら
れる。この源は、クロック発生器１６０７に組込まれた
ＸＴＡＬ発振器か、または受信器のＸＴＡＬビンの１つ
を介して与えられるクロック信号のいずれかであり得る
。クロック発生器１６０７は、いかなる双方向のクロッ
クビンも受信器内に存在せず、そしてリード１６９９上
の中心周波数出力が発生器１６０７のマスタカウンタか
ら来る場合を除けば、（詳細が第８図に示されている）
送信器のクロック発生器６０４と事実上同様である。周波数源は、クロック発生器１６０７の内部ＰＬＬを用
いて、１０（８ピツトモード）、１１（９ビツトモード
）または１２（１０ビツトモード）で乗算される。シフ
タ１６０１からデータを転送する論理は、受信器のＣＬ
ＯＣＫ出力にバッファされる。この出力は池の受信器に
よって用いられるか、または他のオンカード（ｏｎ−ｃ
ａｒｄ）のクロック１能で用いられてもよい。ＣＬＯＣ
Ｋ出力はシフタから伝送されている記号と同期しており
、そしてＸＴＡＬｉ本周波数である。送信器でのように、受信器の周波数の絶対範囲はユーデ
によって選択され得るが、再び、３から１の範囲で選択
された使用周波数を変えることが可能であるべきである
。以下に続く図表はモードと、ＸＴＡＬ周波数と、出力パ
ターン速度と除算比の関係を示す。それは入力のパター
ン速度に焦点を置く送信器セフシコンでの図表に類似し
ている。ＴＡＬモード　　周波数　　乱り丘ム二Ｚ１１１Ｌ！ＬＬ８ピ
ツト　１２．５０ｍ１−１　ｚ　８０　ｎｓ　／パター
ン１２５／　１０（１００ｍＢ　ｉｔ／秒）９ビツト　１１．３６ｍ１−１　ｚ　８８　ｎｓ　／パ
ターン　１２５／１１（１０２ｍＢ　ｉｔ／秒）１０ビツト　１０．４２ｍ１−Ｉ　Ｚ　９６　ｎｓ　／
パターン１２５／　１２（１（１４ｍＢ　Ｎ／秒）第１６　図ニ示すｔＬ　ルＳ　Ｅ　Ｒｒ　Ｎ　＋　１３
　Ｊ：　Ｕ　Ｓ　Ｅ　ＲＩＮ−は→・５ｖを基準としだ
差動ＥＣＬ電圧によって駆動される。これらの入力は直
列データ入力として、モしてＰＬＬ追跡の基準としての
両方の役割を果たす。これより前に示されたように、これらのビン上の差動入
力は、受信器を検査モードに強制するのに用いられ１り
る。これはＰＬＬをまず安定化する必要なしに、ラッチ
、デコーダおよびシフタにおける論理の検査を可能にす
るであろう。この発明の好ましい実施例に従えば、もし５ＥＲＩＮ−
が低く保持されるなら（１，５Ｖ以下）内部のＶＣＯは
切換えられ、そしてすべてがＸＴＡＬ入力からクロック
動作される。これは直列出力データ速度が動作システム
のように、１０Ｘ。１１×または１２Ｘではなく、ＸＴＡＬ速度であること
を意味する。このモードで、ＳＥＲＩＮ＋は公称１００
Ｋ　　ＥＣＬｔ、きい値電圧で、単一の終端直列データ
入力になる。５ＥＲＩＮ＋および５ＥＲＩＮ−人力はまず媒体インタ
ーフェイス１６０５に与えられる。、媒体インターフェ
イスを実現させるための論理は第１７図に述べられる。好ましい実施例では、ＮＲＺ■データはビット・クロッ
クの制御のもとで、第１７図に示されるバッファ、Ｄフ
リップフロップおよび排他的ＯＲゲートの組合わせによ
ってＮＲＺデータに変換される。ビットクロック入力は
、これから罹に説明されるＰＬＬクロック発生器１６０
６によって発止される。第１７図には示されていないが、ＰＬＬクロック発生５
１６０６に至る媒体インターフェイスによる出力は（第
１６図を参照）、直列リンクｆ３ＸらバッファされるＮ
ＲＺＩデータであり、ＮＲＺデータには変換されない。第１６図は続けて位相ロツクデータ回復ループを示す。ループは入ってくるＮＲＺ　Ｉデータに従い、そしてコ
ード化されたクロックおよびデータの流れが、別々のり
Ｏツクおよびデータパターンにデコードされることを可
能にする。その中心周波数はクロック発生器１６０７に
置かれた訓練ループによって決定され、そして１０．１
％の周波数オフセットと±４０％のビット時間ジッタで
データを追跡することができなくてはならない。ＰＬＬ１６０６は、受取られているデータの実際のビッ
ト時間の端縁がどこに位置されているかを予測するため
に、データ自身から引き出されたクロック情報（ＮＲＺ
１指定ブラックス変化）を実際に用いる。クロック発生
器１６０７によって与えられるのが示される中心周波数
は、データがどれほど速く直列リンクから離れてくるこ
とになっているかをおおよそ予測するために用いられる
ＰＬＬ１６０６は、媒体インターフェイス１６０５、シ
フタ１６０１およびバイト同期論理１６０８に供給され
る一連のビットクロックを出力する。送信器のＰＬＬのように、受信器のＰＬＬは以前に引用
により援用された同時係属中の出願に開示された標準型
でない装置を参照にして、標準型のすぐ手に入る構成要
素の組合わせによって実現されでもよい。要求される３
つの位相ロックループの間の鍵となる違いは、Ｐ　Ｌ　
Ｌ　１６０６の位相検出器はビットクロック速度で動作
し、そして欠損パルスを無視しなくてはならず、すなわ
ち同時係属中の出願第６０５．３０１号またはその同等
物の教示を組入れなければならないことである。他のＰＬＬは転送されたビットの流れから直接離れてと
いうよりはむしろクリスタル発振器から離れて走るバイ
トクロツタ速度で動作し、そしてオプションで援用され
た出願の教示を含むことができる。第１６図はクロックとしてＰＬＬＩ　６０６を用いて、
ＮＲＺデータで媒体インターフェイス１６０５から直列
にＯ−ドされるシフタ１６０１を示す。シフタ１６０１
は従来の高速直列／並列シフトレジスタを用いて実現さ
れ得る。シフタ１６０１からのデータは、バイト同期論理１６０
８の制御のもとでデコーダラッチ１６０２に転送される
。ラッチ１６ｏ２は７４ＬＳ３７４を用いてもまた実現
され得る。第１８図はバイト同期論理が必要とされる機能を果たす
ための好ましい方法をブロック図の形で示す。第１８図
に述べられる機能を実現するための他の方法および回路
は、この発明の精神または範囲から逸脱することなしに
当業者が思いつくかもしれない。バイト同期論理をよりよく理解するために、まず入って
くるデータの流れがバイト境界を示すいかなる意義深い
信号もなしに、データビットの連続的な流れであること
を思い出すべぎである。パイ１−同期論理はデータの流
れを連続的に監視し、モして５ＹＮＣに用いられる予約
コードを発見すると、ビットをカウントし、バイト／記
号境界の信号を送る同期カウンタを開始させるであろう
。バイト同期論理は受信器の並列出力ラッチのためのスト
ローブ信号を発生する責任を持つことが示されるであろ
う。並列出力はＣＮ８が立ち下がるかまたは５ＹＮＣが
検出されるときに記号／バイト境界でなされる。論理は
ＩＧＭ信号とバイトクロック出力信号もまた制御しなく
てはならない（ｃＬＯＣＫ出力のために）。この発明の好ましい実施例に従えば、ｒＧＭ信号は５Ｙ
ＮＣの最初の半分がシフタで検出されるとき立ち下がる
であろうことが思い出されるべきである。それは非５Ｙ
ＮＣバイトの最初の半分がシフタで検出されるまでロー
のままであり、それからそれは、ＣＮＢ入力が断定され
ることを仮定して立ち上がるであろう。５ＹＮＣの連続
的な流れはＩＧＭがローに留まることを引き起こす。通
常のデータまたはコマンド記号の連続的な流れは、１０
Ｍがハイになりモしてハイのままであることを引き起こ
すであろう。ＣＡＳＣＡＤＥモードでは、最後の受信器の１０Ｍが、
そしてＬＯＣＡＬモードでは唯一の受信器のＩＧＭ出力
が、出力でデータが出現する前のバイトの間ハイになる
であろう。そのようなＩＧＭ信口によって信号を送られ
たデータが出力で出現するためには、１つ多いバイト時
間がかかるであろう。これより前に示されるように、こ
の特徴は入ってくるデータの初期の警゛告を発生するた
めに利用されてもよい。バイト同期論理１６０８の入力は、第１６図と同様に第
１８図に示される。ＰＬＬ１６０６からのビットクロッ
ク入力は、リード１６８５を介してビットカウンタ１８
０１に接続されて示される。５ＹＮＣ検出器１８０２の１２のライン入力は、第１８
図で入力１６８６として示される。入力１６８６はまた
、論理１６０８に行くものとして第１６図にもまた示さ
れる。ざらに論理１６０８の入力は、第１８図のビット
カウンタ１８ｏ１に接続されて示されるリード１６８４
の０ＭＳ入力および第１８図のカスケードυ制御ユニッ
ト１８０３に接続されるリード１６８０上のＣＮＢ入力
である。５ＹＮＣ検出１１８０２は、その名前が意味することを
正に行うために動作する。シフタは監視され、そしても
し５ＹＮＣが検出されるなら、検出器１８０２はリード
１８２５を介してカスケード制御の信号を送る。５ＹＮ
Ｃ検出器１８０２はＰＡＬによって実現されてもよい。ビットカウンタ１８０１はビットをカウントし、バイト
／記号境界の信号を出す、これより前に参照された同期
カウンタである。リード１６８４を介した０ＭＳ入力と
リード１６日５上のビットクロック入力とは、カウンタ
１８０１がカウンタ１８０１に必要なタイミングとバイ
ト情報を提供し、リード１６７５上でＣＬＯＣＫにバイ
トクロックを、そしてリード１８３０上でカスケード制
御１１８０３にカウンタ状態との両方を出力する。リード１８２５および１８３０の入力に加えて、カスケ
ード制御１８０３はリード１６８０のＣＮＢ信号を受取
る。この発明の好ましい実施例に従えば、制御１８０３
は以下のように動作する。もしＣＮＢがハイならば、すなわちもしシフタ１６０１
（１）データが（ＳＹＮＣ検出１１８０２１Ｃよって）
Ｓ−ＹＮＣでないなら、そしてもしシフタ１６０１が一
杯でないなら（カスケード制御での内部フラグはシフタ
１８０１が一杯であるかないかを見失わないようにする
ために、これから後に説明される論理１８０３によって
セットまたはりリアされる）、カスケード制御はライン
１８３１でＴＧＭを立ち上がらせ、ライン１８３２上に
ロードを断定し、そしてその内部の「シフタ一杯Ｊのビ
ットを設定する。カスケード制御によるこの動作の正味の効果は、シフタ
１６０１からデータを取り、そしてデコーダラッチ１８
０２にそれを置くことである。いがなるストローブも可
能化されないので、ここでいかなる出力も発生されない
。また、ＣＡＳＣＡＳＤＥモードでは、立ち上がってい
る１０Ｍ出力によって捕捉されたバイトについての情報
を受ける。カスケード制御１８０３の別の起こり得る組の入力は、
ＣＮＢがハイのときと、バイト境界がビットカウンタ１
８０１によって信号を送られるときと、シフタ全ビット
がセットされるときである。この事態は、受信器が５ＹＮＣが全ビットによって示さ
れるデータを出力するのを待機していることを意味する
。この場合カスケード制御によって何もなされない。もしバイト境界が信号を送られたり、もしシフタ全ビッ
トがセットされたり、そして５ＹＮＣが検出されるか、
またはＣＮＢがローのいずれかであるなら（たとえばＬ
ＯＣＡＬモードで）、　ＩＧＭが降下することを引き起
こされるカスケード１ｌｉｌｌｔｉ１１８０３のストロ
ーブ可能化はリード１８２７上で断定され、そして内部
の一杯／空のフラグは出力が可能化されているのでクリ
アされる。全ピッ］−が始めるためにクリアされている
が、同じ状況で、ＩＧＭは依然として引き下げられるで
あろうが、ストローブ可能化は断定されないであろう。このことが起こる場合の具体例は、一連の５ＹＮＣが媒
体上に現われる場合である。最少に、もしバイト境界が信号を送られるなら、もしＣ
ＮＢがローで全フラグがセットされていないなら、カス
ケード制御は再び何もしない。これはたとえばいかなる
データも受信器の上流の隣接するものによって捕捉され
ていないＣＡＳＣＡＤＥモードで起こり得る。シフタ全フラグを介して、それが取扱うべき新しいデー
タを有するかどうかをカスケード制御１８０３が覚えて
いることが注目されるべきである。もし有していないなら、５ＹＮＣが検出されたとしても
ストローブは可能化されない。これでバイト同期論理１６０８は完全に説明されたので
、第１６図のバランスは簡単に理解され得る。まず始めに、データは記号／バイト境界でデータがシフ
タ１６０１からデコーダラッチ１６ｏ２にロードされる
ことが思い出されるぺぎである。これはもし新しいデータが検出されているなら論理１６
０８から「０−ド」リード１８３２上の信号によって可
能化される。デコーダラッチ１６０２はデータデコーダ
１６０３に至る入力としての働きをする。デコーダ１６０３は１０，１１または１２のデータ入力
を１２の出力にデコードする。８ビツトモードではデー
タは８ビツトのＤＡＴＡパターンかまたは４ビツトのＣ
ＯＭＭＡＮＤパターンのいずれかにコード化される。９
ビツトモードでは、データは９ピツトのＤＡＴＡパター
ンかまたは３ピツトのＣＯＭＭＡＮＤパターンのいずれ
かにデコードされる。１０ビツトモードでは、データは
１０ビツトのＤＡＴＡパターンかまたは２ビツトのＣＯ
ＭＭＡＮＤパターンのいずれかにデコードされる。この
発明の好ましい実施例に従ったコード化（そしてそれゆ
えデコード化）規約はこれより以前に述べられている。デコーダ１６０３によって取扱われるべき特定のパター
ンの幅は、リード１６８３上の０ＭＳ入力によって特定
される。デコーダ１６０３はｃＯＭＭＡＮＤが１ｌＢＤＡＴＡ記
号を分離させ、そして適切なストローブ出力が断定され
ることを引き起こす。ス］・ローブ可能化パルスのため
の経路は、ＤＡＴＡのためのり一ド１６６３とＣＯＭＭ
ＡＮＤ情報のための１６６４として第１６図に示され得
る。論理１６０８からＡＮＤゲートおよび出力ラッチ１
６０４（第１６図に示されている）への「ロード」信号
とともにこれらの信号は、バイト境界で出力を制御する
。デコーダ１６０３はまた、違反を検出し、そしてリード
１６４９上に信号を出力することによって違反フラグを
断定する。違反は送信器によってはっきりと送信され得
ないいずれかのパターンか、またはデコーダ１６０３に
よって同定され得ないいずれかのパターンとして規定さ
れる。最少に、第１６図はストローブリード１８２７によって
クロック動作され、リンク上に最も最近のデータを示す
出力ラッチ１６０４を示す。いがなるＤＡＴＡパターン
もＤＡＴＡ出力にラッチされ、そしてＣＯＭＭＡＮＤ出
力の状態に影響しない。同様に、いかなるＣＯＭＭＡＮ
ＤパターンもＤＡＴＡ出力の状態に影響することなくＣ
ＯＭＭＡＮＤ出力にラッチされるであろう。ＤＡＴＡまたはＣＯＭＭＡＮＤのいずれかのいかなるデ
ータ伝送も適切な出力ストローブと同期するであろう。しかしながら、以前に述べられたように、５ＹＮＣが有
効なＣＯＭＭＡＮＤコードであるので、直列リンク上に
活動中のデータがないとぎはＣ３ＴＰＯＢＥＳが存在す
るであろう。この発明の教示に従って組入れられた受信器によって捕
捉されたデータの経路に完全に従えば、どのように受信
器が機能するかの反復が第１９図および第２０図を参照
して持たれるかもしれない。第１９図はＬＯＣＡＬモードで動作する受信器のための
受信器タイミング図である。直列リンクは１０ビット幅
のデータパターンを提示し、８ビット幅の出力を意味す
る。図はバイト同期論理が一般にどのように動くかを例示し
、そして特にＤＡＴＡバイトと、ＣＯＭＭＡＮＤバイト
と、ざらに２個のＤＡＴＡバイトとが５ＹＮＣに引ぎ続
いて直列の伝送媒体上に来る状況と、ＣＮＢおよびＩＧ
ＭがＬＯＣＡＬモードでどのように動作するかを例示す
る。ＩＮＴ　　ＣＬＫと示される図の上部ライン（ライン１
）は内部の受信器ビットクロックパルスを提示する。こ
れは８ビツトモードであるので、「バイト間隔」は長さ
が１０ビツトである。バイト間隔１ないし６はライン１
上に示される。ライン２は伝送リンクから離れたＮＲＺ　Ｉデータを示
す。ライン３はシフタに行＜ＮＲＺデータを示す。クロック出力＝ＣＮＢと示されるライン４上では、立ち
下がっているクロック出力の間の間隔は１０の内部クロ
ック期間（または１バイトの間隔）であることがわかる
。これはＬＯＣＡＬモードであるので、ＣＮＢはＣＬＯ
ＣＫにつながれ、実際バイトの各間隔を捕捉するための
許可を受信器に与える。図面は１／２バイ１〜の後、５ＹＮＣとデータのいずれ
かがシフタ内にあるかをどのように受信器が知るかを例
示する。ＩＧＭ（ライン５で示される）は、もし５ＹＮ
Ｃが検出されないならＣＮＢに従い、これはＩＢＭがロ
ーに留まることを引き起こす。第１９図のライン６は、第１のバイト間隔の間、デコー
ダラッチのＤＡＴＡ　　Ｎ−１を示す。ＤＡＴＡ　　Ｎ
がシフタにあるときと同時に、ＤＡＴＡＮ　　２はＤＡ
ＴＡ出力（ライン７）にある。ＤＳＴＰＯＢＥ出力（ラ
イン８）は１／２バイトの間のみハイであり、バイト間
隔１の真ん中で立ち下がることに注目されたい。ＤＳＴ
ＲＯＢＥおよびＣ３ＴＲＯＢＥの両方は、１／２バイト
間隔の間だけハイであることがわかる。第１９図では、
バイト間隔１の間コマンド出力またはＣ３ＴＲＯＢＥ出
力（ライン９および１０）でのいかなる変化も示されて
いない。バイト間隔２の間、シフタで検出された５ＹＮＣはＩＧ
Ｍをローに保持することがわかり、ＤＡＴＡ　　Ｎはデ
コーダラッチに到着し、そしてデータＮ−１は間隔の始
めの半分でＤＳＴＲＯＢＥを介して出力される。再び、
コマンド出力またはＣ３ＴＰＯＢＥに関してはいかなる
変化も起こらない。次のバイト間隔で、ＤＡＴＡＩはシフタにあり、５ＹＮ
Ｃはデコーダラッチに転送されて示され、そしてＩＧＭ
はそれがシフタでＤＡＴＡｌを検出し、モしてハイに行
くときのバイト３の貞ん中までローのままである。第１
９図は再びＤＳＴＰＯＢＥを示し、これはコマンド出力
またはＣ３ＴＲＯＢＥに関して再びいかなる変化もなく
ＤＡＴＡＮが出力されることを引き起こす。第４のバイト間隔の間、５ＹＮＣはコマンド（ｃＭＳ　
　Ｏ）としてデコードされ、そしてｃｓＴＲＯＢＥの断
定でコマンド出力に出力されていることがわかる・。Ｄ
ＳＴＲＯＢＥはパルス動作されず、モしてＤＡＴＡ　　
Ｎはデータ出力に残っている。第５のバイト間隔では、ＤＳＴＲＯＢＥが可能化され、
ＤＡＴＡｌが出力され、ＣＭＢＩがエンコーダラッチに
あり、ＤＡＴＡ３がシフタにあり、そしてコマンド出力
では何の変化も起こらず、すなわち５ＹＮＣに対応する
コマンドはこの出力でさらに現われる。最後に、最後に示されたバイト間隔でＤＡＴＡ４はシフ
タにあり、ＤＡＴＡ３はデコーダラッチに伝播され、Ｄ
ＡＴＡｌはＤＡＴＡ出力上に留まり、Ｃ３ＴＲｏＢＥは
可能化され、モしてＣＭＤｌはコマンド出力で現われる
。第２０図では、３つつなげたカスケード受信器の配置の
タイミング図が示される。第２０図のライン１はバイト
クロックを示す。ライン２は並列のすべての３つの受信
器の５ＥＰＩＮビンで１２察されたデータを示す。ライ
ン３．４および５は、ＣＡＳＣＡＤＥモードで最も上流
の受信器（ｃＮＢがｖＣＣに接続されるＲＸＩとして示
される）の１０Ｍ出力と、ＲＸＩに接続される下流の受
信器（Ｒｘ２として示される）の１０Ｍ出力と、最も下
流の受信器ＲＸ３の１０Ｍ出力とをそれぞれ示す（ＲＸ
ｌ、Ｒｘ２およびＲｘ３は第２０図の上部で示される）
。これらの３つの受信器およびシステムがどのように内部
接続され得るかを示す第１５図に戻って参照するべきで
ある。第２０図ではＲｘ２のＣＮＢ入力がＲＸｌの１０
Ｍ出力に接続され、そしてＲｘ３のＣＮＢ入力がＲｘ２
の１０Ｍ出力に接続されることに注目されたい。示され
るすべての３つの０ＭＳピンは８ビツトモードを示して
接地されることにも注目されたい。第２０図はバイト間隔１の最後で（ｃＬＯＣＫが立ち下
がるのが示される最初のとき）、ＤＡＴＡＮはＲｘ３の
シフタからデコーダラッチに転送され、そしてＤＡＶＡ
　　Ｎ−２、ＤＡＴＡ　　Ｎ−１および［）ＡＴＡ　　
Ｎはすべて次のバイト境界（間隔２と３の間）までそれ
ぞれのデコーダラッチにあることを示す。これは第２０
図のライン１．２．６．７および８を参照するとわかる
。ＲＸｌ　、Ｒｘ２：１：たはＲｘ３（７）ＤＡＴＡＯＬ
ＩＴでは（ライン９ないし１１）いかなる出力も示され
ない。マタ、ＲＸｌ、Ｒｘ２まりＧｔ　ＲＸ　３　（７
）　ＣＭＤＯＵＴでもいかなる変化も見られない（ライ
ン１２ないり、１４）、ＤＳＴＲＯＢＥ出力およびＣ３
ＴＲＯＢＥ出力はバイト間隔１および２ですべてローで
示される（ライン１５ないし２０）。バイト間隔２の間、シフタで５ＹＮＣが検出されるので
ＩＧＭ信号はすべて立ち下がる。バイト間隔３の始まりで、ＤＡＴＡ　　Ｎ−２、ＤＡＴ
Ａ　　Ｎ−１およびＤＡＴＡ　　Ｎは、ＤＳＴＲＯＢＥ
パルスによって可能化されるのですべて出力される。デ
コーダラッチはすべて空にされる。バイト間隔３の真ん中で、ＲＸｌはシフタでＤＡＴＡ１
を検出し、そしてＩＧＭｌはハイになる。Ｒｘ２はここで次のバイトを、すなわちＤＡＴＡ２をキ
ャッチすることが許される。バイト３およびバイト４の
間隔の境界で、ＤＡＴＡｌはＲＸＩのデコーダラッチに
伝送される。Ｒｘ２およびＲｘ３のデコーダラッチは、
このとぎ空で第２０図に示される。ＤＡＴＡ２はバイト４とバイト５の境界で、Ｒｘ２のデ
コーダラッチにシフタから伝送され、そして同様にＤＡ
ＴＡ３はバイト５とバイト６の境界でＲｘ３のデコーダ
ラッチに伝送される。ＩＧＭ２はバイト４の真ん中でハイになることが示され
、Ｒｘ３がバイト５の間、ＤＡＴＡ３をキャッチするこ
とを可能にする。ＩＧＭ３は、ＤＡＴＡ３がＲｘ３によって検出されると
きバイト５の真ん中でハイになる。バイト間隔６で示される５ＹＮＣは、すべてのＩＧＭが
再びローになることを強制し、そしてＤＡＴＡｌ、ＤＡ
ＴＡ２およびＤＡＴＡ３がバイト間隔７の間出力される
ことを可能にする。ＤＳＴＲＯＢＥラインは同様に、バ
イト間隔７の始めの半分の間ハイで示されている。第２０図は、ＤＡＴＡ４、ＣＭＤｌおよびＤＡＴＡ５が
直列リンクから取られ、そしてそれらの適切な出力にス
トローブされるようにＩＧＭシーケンスが繰返されてい
るのを示す。ＲＸ２のＣ３ＴＲＯＢＥはＣＭＤＩを出力
するためにハイになることに注目されたい。最１艷に、第２０図は次のラウンドの処理および出力の
ためにラッチされるデコーダに伝送されるＤＡＴＡ６、
ＤＡＴＡ７およびＤＡＴＡＢを示す。受信器およびシステムに関して全体として述べられた動
作のＣＡＳＣＡＤＥモードは特別の注目をするのに価す
る。開示されたように、ＣＡＳＣＡＤＥＴニードは、受
信器がバイト速度でデータを伝送することを可能にする
。「データを捕捉するための許可」の機構がなければ、
以前に述べられた受信器（１もちろんずつと速いビット
速度でデータを伝送しなくてはならないであろう。ざら
に、受信器はカスケードチェーンでそれはどこにあるか
を「知らなくては」ならないであろう。この発明に従え
ば、重要なことはデータを捕捉するための許可が、ハイ
であるＣＮＢによって信号を送られているかどうかであ
る。これはユーザに対して設計の制約を最小にする。前述のことは新規のシステムおよびその構成要素の開示
を完了する。送信器および受信器は幅広い様々なデータ
パターンを収容することができる動作モードおよび可能
な形態を有して示されている。カスケードシステムは、同数の送信器と受信器を有して
いるように通常考えられているが、（そのため各並列入
力ビットは一致している並列出力ラインに送られる）、
厳格な一致はそれほど必要とされないことに注目すべき
である。いつかの興味ある結果がアンバランスのシステ
ムで実現され１ｒＩる。たとえば、ＬＯＣＡＬモードで
単一の受信器に接続されるいくつかのカスケード送信器
は、幅広い並列データをバイト幅の並列データに変換す
る。こうして、３２ビツトデータは８ビツトデータなど
に変換され得る。同様に、いくっがのＣＡＳＣＡＤＥモ
ード受信器に接続される単一のＬＯＣＡＬモードの送信
器は、バイト幅の並列データを幅の広いフォーマット並
列データに変換する。こうして、たとえば装置は８とットデータを取りそして
それを６４ビツトのデータなどに変換し得る。カスケードシステムは通常、データパケットの長さがチ
ェーンのパターンの数に対して１を加えたものになるこ
とを要求する。この余分のパターンはストリングを再度
始める５ＹＮＣである。たとえば、これより以前に述べ
られたカスケードシステムは各５バイトごとにデータの
４バイトのストリングを転送するように動作するであろ
う。より速いデータ速度を達成するために、この余分のパタ
ーンを取除く必要があるならば、ストリングが自分で再
度始まることを引き起こすために受信器に外部のインバ
ータを用いることが可能である。具体例に従えば、余分
のパターンを取除くことによって、データの４つのバイ
トストリングはそれが開始した侵、４バイトごとに転送
され１りる。ＣＡＳＣＡＤＥモードの典型的な第１の受信器は、その
ＣＮＢ入力が■ＣＣにつながれている。しかしながら、もし外部のインバータ＜ｒａｍの」ＩＧ
Ｍ出力からの入力を備えている）がこのＣＮＢ入力に接
続されるなら、ストリングは自動的に繰返すであろう。これは自動繰返し特徴のために述べられたカスケード受
信器バンクを示す第２１図に示されている。第２１図を参照すると、カスケード送信器バンクと送信
器ホストシステムの間のＡＣＫ出力は、第５図では１つ
の返信器離れたところにあるのに対して、ＬＯＣＡＬモ
ードで動作する送信器から２つの送信器離れた所にある
。ストローブ／肯定応答プロトコルでホストと係合する
ために、第５図のものと比較して、第２１図で示される
送信器を用いることは、自動繰返し特徴を用いるとぎデ
ータストリングの間の５ＹＮＣバツドがなくされること
を引き起こすことである。５ＹＮＣなしのストリングの最大の長さは、開示された
システムが伝えることができるビット誤り率（８ＥＲ）
と、これらの誤りを許容するための目標システムの能力
によって決定されるであろう。開示されたシステムが５
ＹＮＣなしで動作しなくてはならないのが長ければ長い
ほど、５ＹＮＣが失われてデータパターンが記号境界に
関連してシフトされ、そして出力が勝手に変えられると
いったことが起こりやすくなる。これはデータの長いバーストの後にはホストシステムが
停止し、送信器を５ＹＮＣに挿入させるべきことを意味
する。これはストローブする前に１バイト持つことによ
って達成され得、５ＹＮＣがデータの流れに挿入される
ことを引き起こすであろう。マルチバイト転送は、自動繰返しモードでたやすく行な
われ得る。たとえば、狭いパターンから広いパターンに
行くためにはくたとえば１６から６４ビツトなど）、た
だ必要なことは送信器のホスト論理がより幅の広いパタ
ーンが終わるまで５ＹＮＣ／パッド記号が発生されるこ
とを決して可能にしないことである。第２２図は自動繰返し特徴のいくつかの重２！！な事実
を振返るために有益なタイミング図を示す。２つの受信器のモデルは具体例に用いられる。第２２図のライン１は内部クロックを示す。ライン２は
受信器の直列のＮＲＺ　Ｉデータ入力を示す。ライン３
はシフタの対応するＮＲＺデータ入力を示す。ライン４はクロックの立ち下がり端縁でバイ１−間隔境
界を有するクロックを示す。示される第１の全バイト間隔の始めの半分の間、ＲＸｌ
のためのＩＧＭがハイであるので（第２２図のライン５
）、ＲＸｌがそのデータ（Ｄ　Ａ　ＴへＮ−１であるが
図示されていない）を有することが仮定される。ＲＸＩ
のためのＩＧＭがハイであるので、ＲＸ２のためのＣＮ
Ｂはハイであり、それゆえＲＸ２はＤＡＴＡ　　Ｎとし
て示される次のデータバイトを捕捉する許可を有する。第２２図に示される第１の全バイト間隔の後半で、ＲＸ
２のためのＩＧＭはハイになる（第２２図のライン６）
。これは自動繰返しモードでＲＸ２のためのＩＧＭの逆
であると規定される、ＲＸｌのためのＣＮ８人力がロー
になることを引き起こす。これは順に、（１）ＲＸｌの
ＩＧＭが立ち下がり（ライン５で示される）、（２）Ｒ
Ｘ２のＧＮＢが立ち下がり（ＲＸＩのためのＩＧＭと同
様である）と、（３）ＲＸ２自身のためのＩＧＭが示さ
れる短い期間のみハイであった侵、立ち下がることを引
き起こす。その結果、バイト間隔２の始まりで両方のＩＧＭはロー
であり、ＲＸｌはデータを捕捉することが許される（そ
のＣＮＢ入力はハイである）。ＤＡＴＡ　　ＮはＲＸ２のシフタからＲＸ２のデコーダ
ラッチにバイト１とバイト２の境界で（クロックの立ら
下がり端縁）伝送される。バイト２とバイト３の境界で
、ＲＸ２のＤＡＴＡ　　ＮとＲＸｌによる出力のために
既に準備されたＤＡＴＡＮ−１は第２２図のライン７な
いし１４を参照してストローブされるのが見られるであ
ろう。バイト間隔２および３の間、ＲＸｌおよびＲＸ２のＩＧ
Ｍはローのままであり、この理由はシフタの５ＹＮＣお
よび検出された５ＹＮＣを各々が示す２つのｒｃＯＭＭ
ΔＮＤ　　ＯＪの出力がバイト間隔４および５の間、Ｒ
ＸＩからのみ（バイトをキャッチすることが許されてい
る唯一の受信器）Ｃ８ＴＰＯＢＥされる（ライン８を参
照）。ＲＸｌがＤＡＴＡｌをキャッチしたことを意味する、Ｒ
ＸｌのＩＧＭがハイになるバイト間隔４の間と、ＲＸ２
がＣＭＤ２をキャッチしたことの信号を送るために１８
Ｍ２が再び短くハイになるバイト間隔５の間とに、伝送
リンクからデータを取る処理が再び始まる。これらのデ
ータ（ＤＡＴＡ１Ｊ′３よびＣＭＤ　２　）は第２２図
の最も右側でバイト間隔７の間出力して示される。動作の自動繰返し特徴に関して、ＤＡＴＡ３が介在する
５ＹＮＣを有さないＣＭＤ２のすぐ後に、伝送媒体から
取られるであろう。これはＲＸｌのＩＧＭｌが再びハイ
になることを示す第２２図のライン５を参照するとわか
る。バイト６の真ん中ではＲＸＩが既にＤＡＴＡ３をキ
ャッチしたことを示す。今まで説明されてぎたものは新規のシステムであって、
好ましい実施例に従って、これはｆｒ４ｒｆＪの高速直
列リンクとともに用いることが適切であるフォーマット
で、非同期で異種の可変幅の並列データパターンを直列
に受取りそして送信するための手段として動作する半導
体集積回路を含む。送信器チップは、外部の多重装置およびプログラミング
資源の必要性をなくす異種のデータの型の間で内部およ
び自助的に切換えするのが示された。システムはさらに受信器として動作する半導体集積回路
を含むことが示されたが、この受信器とはリンクから直
列のデータを受取り、送信器によって行なわれた処理を
逆にすることができ、すなわち受信器は内部で自動的に
、システムのもともとは入力であった異種の可変幅の並
列データをデマルチプレクスし、そしてそれを出力する
ことができる。受信器はさらに型で出力データを同定す
るように示された。開示された回路は、モジュールでそしてカスケード接続
可能で示され、そのため様々な並列データパターンが単
一の直列インターフェイスを共有して操作、送信および
受信されることができた。いかなるバス制御器調停器、ソフトウェアまたはスイッ
チ可能なライン駆動器も必要とされなかった。さらに、
開示されたシステムはホストシステムの介在なしにユー
ザのデータのス［〜リングの間でそれ自身自動的に同期
した。実際、開示されたシステムは、事実上ユーザにと
って透明であることが示された。要するに、開示されたシステムはこれより以前に述べら
れた目的に合っている。当業者はこの発明の多くの可能性のある応用を認めるこ
とができるであろう。い（つかの具体例としては、（１）　データ速度が典型的には１０１１１８ｉｔｓ／
秒を越え、そして制御インターフェイスが１ｍＢｉｔ／
秒を越える、ディスク駆動制御バスで典型的な高速（非
同期または同期の）制御バス。（２）データが１Ｏ−２０１１１ＢａＵｄより速イ速度
でパケットに動がされる、遠隔のプリンタおよび端末で
典型的な拡張距離の並列データ伝送と。（３）　　ｒｌｉ気および磁気干渉が、典型的な金属の
相互接続を用いて通信することが困難である、産業装置
制御およびデータ通信システム（ｒＭ示されたシステム
は高速の光ファイバのインターフェイスを容易にする）
。（４）　ロボット制御の信号発生およびフィードバック
。多くの状態では高速でそして最小の信号配線を介して
交信しなくてはならない（ロボッｊ〜のアームで典型的
な）任意の高速フィードバック制御シスデム。（５）　ディスクトップのＰＣ′ｓ’で新しい直列のバ
スで典型的なＦＤＤ　ｒと同等な非標準型の回路網のた
めのｌＨ２ブロック。（６）　相互接続のハードウェアが重要な、または高価
である高速制御バス。これは軍事および航空電子工学制
御システムで典型的である。（７）　低速度から中間速度のデータの獲１！？（並列
のサンプル出力１つあたり１１０ｎｓより少ない）。（８）　リボンケーブルまたはＰＣバックブレーンを用
いて、キャビネットまたはカードの間で並列のデータま
たは制御信号が搬送される任意のシステム。これらの通
信チャネルは、典型的には標準型のＬＡＮ規約で支持さ
れるほど十分には構成されていない。データはしばしば
、システムの非知能部分の間で発生され、そして搬送さ
れ、そしてＦＤＤ　Ｉシステムによって要求されるプロ
１〜コルを支持できない。高速のデータを伝送するために有益な種々の形態の受信
器を動作させるための新規の方法の好ましい実施例の前
述の説明は、例示および説明の目的のために提示されて
ぎた。これはは余すところないわけではなく、また発明
を開示された正確イ【形状に制限することも意図されて
おらず、上の教示を照らし合わぽて多くの修正および変
化は明らかに可能である。実施例は、この発明の原理お
よびその実際の応用を最善に説明するために選択および
説明されたが、それによって当業者が考えられる特定の
使用に適した種々の実施例および種々の燃圧とともに、
この発明をｆｆ１ｌに利用することを可能にする。この
発明の範囲は上掲の特許請求の範囲によって規定される
ことが意図される。

【図面の簡単な説明】

第１図はこの発明を利用するデータシンクに結合された
データソースを示すブロック図である。第２図はこの発明の好ましい実施例に従って実装された
送信器チップのピン・の図である。第３図は第２図で示されるように実装された送信器のた
めの論理記号およびここでの教示に従って機能を果たす
送信器チップを示すために図面の１ｎ続の部分に用いら
れた記号である。第４図はその２つの動作モードのうちの１つである、「
ＬＯＣＡＬ」モードの開示された送信器の例示である。第５図はその２つの動作モードのうちの１つである、ｒ
ｃＡｓｃＡＤＥＪモードの開示された送信器の例示であ
る。第６図はそのピンの図が第２図に示される、送信器チッ
プ上の集積回路の機能ブロック図である。第７図は第６図に示されるストローブおよび肯定応答回
路によって行なわれる機能を詳細にするフローチャート
である。第８図は第６図に示されるクロック発生器のより詳細な
ブロック図である。第９図は第６図に示される媒体インターフェイス回路の
概略図である。第１０図はここでの教示に従って作られ、イして動作さ
れる、ＬＯＣＡＬモードで動作するシステムの８ピツト
送信器の動作を示すタイミング図である。第１１図はここでの教示に従って作られ、そして動作さ
れる、ＣＡＳＣＡＤＥモードで動作するシステムの８ビ
ツト送信器の動作を示すタイミング図である。第１２図はこの発明の好ましい実施例に従って実装され
た受信器チップのピンの図である。第１３図は第１２図に示されるように実装された受信器
のための論理記号およびここでの教示に従ってｉ能を果
たす受信器チップを示すために図面の後続の部分に利用
された記号である。第１４図はその２つの動作モードのうちの１つである、
ＬＯＣＡＬモードの開示された受信器の例示である。第１５図はその２つの動作モードのうちの１つである、
ｒｃＡｓｃＡＤＥＪモードの開示された受信器の例示で
ある。第１６図はそのピンの図が第１２図に示される、受信器
チップ上の集積回路の機能ブロック図である。第１７図は第１６図に示される媒体インターフェイス回
路の概略図である。第１８図は第１６図に示されるバイト同期論理のより詳
細なブロック図である。第１９図はここでの教示に従って作られ、ＬＯＣＡＬモ
ードで動作するシステムの８ビツト受信器の動作を示す
タイミング図である。第２０図はここでの教示に従って作られ、　ＣＡＳＣＡ
ＤＥモードで動作するシステムの８ビツト受信器の動作
を示すタイミング図である。第２１図は自動繰返し能力でＣＡＳＣＡＤＥモードで動
作するように構成された開示されたシステムの例示であ
る。第２２図はここでの教示に従って作られ、ＣＡＳＣＡＤ
Ｅモードで動作し、自動繰返し特徴を採用するシステム
の８ビツト受信器の動作を示すタイミング図である。図において、１０１はコマンド論理ブロック、１０２は
データ源ブロック、１０３は送信器、１ｏ４は受信器、
１０５はコマンド論理、１０６はデータシンク、１０７
は伝送媒体、２０１はＤＡＴＡ／ＣＯＭＭＡＮＤ入力、
２０２はストローブ入力、２０３はＡ　ＣＫ出力、２０
４はクロック入力／出力、２０５は差動直列ＥＣＬ出力
、２０６は直列ＥＣＬ入力、２０７および２０８はクリ
スタルピン、２０９はフィルタピン、２１０はデータモ
ード選択入力、２１１はカスケード／ローカルモード選
択入力、２１２はＶＣＣビン、２１３は接地ビン、４０
１および４０２はシステム、４０５および４０６は送信
器、４１０および４１１は直列リンク、５０１．５０２
および５０３はホストシステム、＆０４はデータ経路制
御論理、５０５．５０６および５０７は送信器、５０８
は直列リンク、６０１は並列入力ラッチ、６０２はエン
コーグラッチ、６０３はデータエンコーダ、６０４は５
ＴＲＢ／八ＧＫ回へ、６０５はクロック発生器、６ｏ６
はシフタ、６０８は５ｒＤＱ、６０９は媒体インターフ
ェイス、７０１，７０２．７０４．７０５．７０６．７
０８．７０９．７１０．７１１．７１２．７１３．７１
４．７１７および７１８は四角記号、７０３．７０７お
よび７１５はループ、８５１はＸＴＡＬ発振器、８５２
はマスタカウンタ、８５３はＰＬＬ、８５０はクリスタ
ル、９０１はフリップフロップ、１２０１はＤＡＴＡ／
ＣＯＭＭＡＮＤ出力、１２０２はデータストローブ出力
、１２ｏ３はコマンドストローブ出力、１２０４はＩＧ
Ｍ出力、１２０５はクロック出力、１２０６は差動直列
ＥＣＬ入力、１２０７および１２ｏ８はクリスタルピン
、１２０９はフィルタビン、１２１ｏはデータモード選
択入力、１２１１はＣＮ８人力、１２１２は違反出力、
１２１３は■ＣＣビン、１２１４は接地ピン、１４０１
および１４０２はシステム、１４０５および１４０６は
受信器、１４０７および１４０８はリンク、１４４４は
クリスタル、１５０１．１５０２および１５ｏ３はホス
トシステム、１５０５．１５０６および１５ｏ７は受信
器、１５２５は伝送媒体、１５３５はクリスタル、１６
０１はシフタ、１６０２はデコーダラッチ、１６０３は
データデコーダ、１６０４は出力ラッチ、１６０５は媒
体インターフェイス、１６０６はＰ　Ｌ　Ｌ　。１６０７はクロック発生器、１６０８はバイト同期論理
、１８０１はビットカウンタ、１８ｏ２は５ＹＮＣ検出
器、１８０３はカスケード制御である。特許出願人　アドバンスト・マイクロ・デイバイシズ・
インコーボレーテツド

Claims

【特許請求の範囲】

（１）非同期で異種の可変幅の並列データパターン入力
を発生するデータソースと、前記入力に対応する並列の
データパターン出力を受取るデータシンクとの間でデー
タを伝送するために同期の直列伝送媒体を利用するシス
テムであって：（ａ）前記並列のデータパターン入力の
各々に応答して、前記媒体上で所与の入力を示す直列デ
ータパターンを同期に送信するための送信器手段と；さ
らに（ｂ）前記媒体上で伝送されたデータに応答して、前記
並列のデータパターン出力を発生するための受信器手段
とを含むシステム。
（２）前記送信器手段が少なくとも１つの送信器装置を
さらに含み、各そのような装置は：（ａ）第１の記憶手
段を含み、前記非同期の入力の１つを前記第１の記憶手
段にクロック動作させるための第１の手段と；（ｂ）第２の記憶手段を含み、前記第１の記憶手段から
前記第２の記憶手段にデータを同期的に転送し、それに
よって新しい入力を受取るために前記第１の記憶手段を
自由にするための第２の手段と；（ｃ）データコード化手段を含み、前記記憶手段に転送
されたデータに応答し、システムの異種のデータ入力の
型を同定し、そして前記同定されたデータが予め選択さ
れたコード化規約に従ってコード化される、前記データ
コード化手段に前記データを内部で自動的にマルチプレ
クスするための第３の手段と；（ｄ）前記第３の手段に結合され、出力直列ビットの流
れに挿入するために前記コード化手段から新しくコード
化されたデータを同期的に受取るための第４の手段とを
含む、特許請求の範囲第１項に記載のシステム。
（３）各送信器装置の前記第３の手段が、予め選択され
た優先順位をもとにして前記異種のデータ入力を自動的
にマルチプレクスするようにさらに動作する、特許請求
の範囲第２項に記載のシステム。
（４）前記予め選択されたコード化規約が、光ファイバ
伝送媒体上で直列データの同期の転送を可能にする、特
許請求の範囲第２項に記載のシステム。
（５）各送信器装置の前記第３の手段が、データの幅を
示す第１の選択された制御信号に応答して、示されるデ
ータ幅の関数で所与の送信器の前記入力の各々をコード
化するように動作する、特許請求の範囲第２項に記載の
システム。
（６）各送信器装置の前記第４の手段が、外部のソース
から直列のデータ入力を受取るための直列入力手段を含
む、特許請求の範囲第２項に記載のシステム。
（７）各送信器装置の前記出力の直列ビットの流れが、
前記新しくコード化したデータと、いかなる新しくコー
ド化されたデータも存在しないときはいつでも外部のソ
ースからの前記直列入力手段の直列のデータ入力と、い
かなる新しくコード化されたデータおよび有効な直列デ
ータも存在しないときはいつでも前記直列入力手段によ
って発生される同期ビットパターンとを含む、特許請求
の範囲第６項に記載のシステム。
（８）各送信器装置の前記第４の手段が、第１のモード
で前記媒体上の直接の伝送のために前記出力の直列ビッ
トの流れを修正し、そして第２のモードで直列ビットの
流れをコード化して出力する、前記媒体でインターフェ
イスするための手段をさらに含む、特許請求の範囲第７
項に記載のシステム。
（９）インターフェイスするための前記手段が、前記第
１のモードで動作するときＮＲＺＩデータを出力し、前
記第２のモードで動作するときＮＲＺデータを出力する
、特許請求の範囲第８項に記載のシステム。
（１０）前記送信器装置の各々が、所与の送信器からの
出力の直列ビットの流れが前記媒体上で直接送信される
ローカルモードで動作するように選択されてもよい、特
許請求の範囲第７項に記載のシステム。
（１１）各々がカスケードモードで動作するように選択
されてもよい複数個の前記送信器装置をさらに含み、前
記カスケードモードで動作するように選択された各送信
器からの出力の直列ビットの流れは前記複数個の別の送
信器装置の直列入力手段への入力である、特許請求の範
囲第１０項に記載のシステム。
（１２）前記送信器装置の各々が、モード制御信号に応
答して、前記モード制御信号が第１の状態であるときは
いつでも前記ローカルモードで動作し、そして前記モー
ド制御信号が第２の状態であるときはいつでも前記カス
ケードモードで動作する、特許請求の範囲第１１項に記
載のシステム。
（１３）ローカルモードで動作する前記送信器の各々が
ＮＲＺＩのコード化直列データを出力する、特許請求の
範囲第１２項に記載のシステム。
（１４）カスケードモードで動作する前記送信器の各々
がＮＲＺコード化直列データを出力する、特許請求の範
囲第１２項に記載のシステム。
（１５）前記送信器装置の各々が、所与の送信器装置が
ローカルモードで動作するときはいつでも、クロックパ
ルスを発生するためのクロック発生器手段をさらに含む
、特許請求の範囲第１２項に記載のシステム。
（１６）前記クロック発生器手段の各々が、所与の送信
器装置がカスケードモードで動作するときはいつでも、
外部のソースからのクロックパルス入力を受取るように
動作する、特許請求の範囲第１５項に記載のシステム。
（１７）前記クロック発生器手段が：（ａ）マスタ周波数源と；（ｂ）前記マスタ周波数源に接続される位相ロックルー
プと；さらに（ｃ）所与の送信器装置内で内部の同期制御信号を与え
るための、前記位相ロックループに接続されるマスタカ
ウンタとを含む、特許請求の範囲第１６項に記載のシス
テム。
（１８）前記マスタ周波数源がクリスタル発振器である
、特許請求の範囲第１７項に記載のシステム。
（１９）前記第１の送信器装置のためのマスタ周波数源
が、前記第２の送信器装置のクロック発生器の出力であ
る、特許請求の範囲第１７項に記載のシステム。
（２０）前記位相ロックループが、欠損パルスを無視す
る位相検出器を組込む、特許請求の範囲第１７項に記載
のシステム。
（２１）前記位相ロックループがマスタ／スレーブ発振
器装置を組込む、特許請求の範囲第１７項に記載のシス
テム。
（２２）前記送信器装置の各々が、前記入力のソースと
のハンドシェークプロトコルを与えるための第１の回路
手段を含む、特許請求の範囲第２項に記載のシステム。
（２３）前記送信器装置の各々が、単一の半導体集積回
路装置である、特許請求の範囲第２項に記載のシステム
。
（２４）前記受信器手段が少なくとも１つの受信器装置
を含み、各そのような装置は：（ａ）第３の記憶手段を含み、前記媒体から送信された
コード化データパターンを同期的に捕捉するための第５
の手段と；（ｂ）データデコード手段を含み、所与の捕捉されたデ
ータパターンによって示される入力をデコードし、そし
てそれに対応する並列のデータパターン出力を発生する
ための第６の手段と；さらに（ｃ）並列の出力手段を含み、前記並列データパターン
出力のシステムからの出力を可能化するための第７の手
段とを含む、特許請求の範囲第１項に記載のシステム。
（２５）各受信器装置の前記第５の手段が、装置へのキ
ャッチ許可信号入力の存在にのみ応答して、送信された
データパターンを捕捉するために許可され、そして可能
化される、特許請求の範囲第２４項に記載のシステム。
（２６）各受信器装置の第５の手段が、データの捕捉を
示す信号を発生するようにさらに動作可能である、特許
請求の範囲第２５項に記載のシステム。
（２７）各受信器装置の前記第５の手段が、各受信器の
内部の同期化のためにクロックパルスを発生するように
さらに動作可能である、特許請求の範囲第２６項に記載
のシステム。
（２８）各受信器装置の前記第５の手段が、所与の受信
器の動作と外部の装置の動作を同期にするのに適切なク
ロックパルスを出力するようにさらに動作可能である、
特許請求の範囲第２７項に記載のシステム。
（２９）所与の装置からの出力クロックパルスが、前記
装置のための前記キャッチ許可信号としてオプションで
働いてもよい、特許請求の範囲第２８項に記載のシステ
ム。
（３０）各受信器装置の前記第６の手段が、前記デコー
ドされたデータを内部で、自動的にデマルチプレクスす
るようにさらに動作可能である、特許請求の範囲第２４
項に記載のシステム。
（３１）各受信器装置の前記第６の手段が、所与のデー
タパターンによって示される異種のデータ入力の型を同
定するようにさらに動作可能である、特許請求の範囲第
２４項に記載のシステム。
（３２）各受信器装置の前記第６の手段が、型によって
前記並列のデータパターン出力を同定するようにさらに
動作可能である、特許請求の範囲第３１項に記載のシス
テム。
（３３）各受信器装置の前記第６の手段が、データの幅
を示す第２の選択された制御信号に応答して、示される
データの幅の関数で前記捕捉されたパターンの各々をデ
コードするようにさらに動作可能である、特許請求の範
囲第２４項に記載のシステム。
（３４）各受信器装置の前記第５の手段が、前記送信さ
れたコード化データパターンを別々のクロックおよびデ
ータパターンの流れに分離させるための位相ロックデー
タ回復ループを含む、特許請求の範囲第２４項に記載の
システム。
（３５）前記位相ロック回復ループが、欠損パルスを無
視する位相検出器を含む、特許請求の範囲第３４項に記
載のシステム。
（３６）前記位相ロック回復ループが、マスタ／スレー
ブ発振器装置を組込む、特許請求の範囲第３４項に記載
のシステム。
（３７）前記位相ロック回復ループが、前記分離したク
ロックの流れのビット速度で動作する、特許請求の範囲
第３４項に記載のシステム。
（３８）前記第５の手段が、前記位相ロック回復ループ
に中心の周波数信号を供給するためのクロック発生器を
さらに含む、特許請求の範囲第３４項に記載のシステム
。
（３９）前記クロック発生器が：（ａ）マスタ周波数源と；（ｂ）前記マスタ周波数源に接続される位相ロックルー
プと；さらに（ｃ）前記位相ロックループに接続され、前記中心の周
波数信号を前記回復ループに出力するためのマスタカウ
ンタとをさらに含む、特許請求の範囲第３８項に記載の
システム。
（４０）前記マスタ周波数源がクリスタル発振器である
、特許請求の範囲第３９項に記載のシステム。
（４１）前記複数個の装置の第１のものによるデータの
捕捉を示す信号が、前記複数個の装置の第２のものに対
してキャッチ許可信号として用いられる、複数個の前記
受信器装置を含む、特許請求の範囲第２６項に記載のシ
ステム。
（４２）前記装置のカスケードチェーンでの前記受信器
装置の各々は、前記媒体からの送信された同期パターン
を検出すると、捕捉されたデータの出力を同期的に可能
化する、特許請求の範囲第４１項に記載のシステム。
（４３）カスケードチェーンでの最も下流の受信器装置
の反転された出力が、前記チェーンでの最も上流の受信
器装置のためのキャッチ許可信号として働き、さらに前
記チェーンの各装置は最も下流の受信器によるデータの
捕捉に応答して補足されたデータの出力を可能化する、
特許請求の範囲第４２項に記載のシステム。
（４４）前記並列データパターン出力の幅が、前記受信
器装置の数の関数で可変である、特許請求の範囲第２４
項に記載のシステム。
（４５）前記受信器装置の各々が、単一の半導体集積回
路装置である、特許請求の範囲第２４項に記載のシステ
ム。
（４６）非同期で異種の可変幅の並列データパターン入
力を発生するデータソースと、前記入力に対応する並列
のデータパターン出力を受取るデータシンクとの間で、
データを伝送するために同期の直列伝送媒体を利用する
システムであって：（ａ）第１の記憶手段を含み、前記
非同期の入力の１つを前記第１の記憶手段にクロック動
作させるための第１の手段と；（ｂ）第２の記憶手段を含み、前記第１の記憶手段から
前記第２の記憶手段にデータを同期的に転送し、それに
よって新しい入力を受取るために前記第１の記憶手段を
自由にするための第２の手段と；（ｃ）データエンコーダ手段を含み、前記第２の記憶手
段で転送されたデータに応答し、異種のデータ入力の型
をシステムに同定し、そして前記同定されたデータが予
め選択されたコード化規約に従ってコード化される前記
データコード化手段に前記データをマルチプレクスする
ための第３の手段と；（ｄ）前記第３の手段に結合され、前記媒体上で同期的
に送信されてもよい出力直列ビットの流れに挿入するた
めの前記コード化手段からの所与の入力を示す、新しく
コード化されたデータを同期的に受取るための第４の手
段と；（ｅ）第３の記憶手段を含み、前記媒体から同期的に送
信されるコード化されたデータパターンを捕捉するため
の第５の手段と；（ｆ）所与の捕捉されたデータパターンによって示され
る入力をデコードし、そしてそれに対応する並列のデー
タパターン出力を発生することと；さらに（ｇ）並列の出力手段を含み、前記並列のデータパター
ン出力のシステムからの出力を可能化するための第７の
手段とを含む、システム。
（４７）前記第３の手段が予め選択された優先権順位を
基準として前記異種のデータ入力を自動的にマルチプレ
クス動作させるようにさらに動作する、特許請求の範囲
第４６項に記載のシステム。
（４８）前記予め選択されたコード化規約が、光ファイ
バの伝送媒体上で直列データの同期の転送を可能にする
、特許請求の範囲第４６項に記載のシステム。
（４９）前記第３の手段が、データの幅を示す第１の選
択された制御信号に応答して、示されるデータ幅の関数
で前記入力の各々をコード化するように動作する、特許
請求の範囲第４６項に記載のシステム。
（５０）前記第４の手段が、直列のデータ入力を外部の
ソースから受取るための直列入力手段を含む、特許請求
の範囲第４６項に記載のシステム。
（５１）前記出力直列ビットの流れが、前記新しくコー
ド化されたデータと、いかなる新しいエンコーダされた
データも存在しないときはいつでも外部のソースからの
前記直列入力手段の直列データ入力と、新しくコード化
されたデータおよび有効な直列データのいずれも存在し
ないときはいつでも前記直列入力手段によって発生され
る同期パターンとを含む、特許請求の範囲第５０項に記
載のシステム。
（５２）前記第４の手段が、第１のモードで前記媒体上
で直接の伝送のために前記出力直列ビットの流れを修正
し、そして第２のモードで直列ビットの流れをコード化
させて出力する、前記媒体とインターフェイスするため
の手段をさらに含む、特許請求の範囲第５１項に記載の
システム。
（５３）インターフェイスするための前記手段が、前記
第１のモードで動作するときＮＲＺＩデータを出力し、
そして前記第２のモードで動作するときＮＲＺデータを
出力する、特許請求の範囲第５２項に記載のシステム。
（５４）前記入力のソースとのハンドシェークプロトコ
ルを与えるための第１の回路手段をさらに含む、特許請
求の範囲第４６項に記載のシステム。
（５５）前記第５の手段が、キャッチ許可信号入力の存
在にのみ応答して送信されたデータパターンを捕捉する
ために許可され、そして可能化される、特許請求の範囲
第４６項に記載のシステム。
（５６）前記第５の手段が、データの捕捉を示す信号を
発生するようにさらに動作可能である、特許請求の範囲
第５５項に記載のシステム。
（５７）前記第６の手段が、前記デコードされたデータ
を内部および自動的にデマルチプレクスするようにさら
に動作可能である、特許請求の範囲第４６項に記載のシ
ステム。
（５８）前記第６の手段が、所与のデータパターンによ
って示される異種のデータ入力を同定するようにさらに
動作可能である、特許請求の範囲第４６項に記載のシス
テム。
（５９）前記第６の手段が、型によって前記並列のデー
タパターン出力を同定するようにさらに動作可能である
、特許請求の範囲第５８項に記載のシステム。
（６０）前記第６の手段が、データの幅を示す第２の選
択された制御信号に応答して、示されるデータ幅の関数
で前記捕捉されたパターンの各々をデコードするように
さらに動作可能である、特許請求の範囲第４６項に記載
のシステム。
（６１）前記第５の手段が、前記送信されたコード化デ
ータパターンを別々のクロックおよびデータパターンの
流れに分離させるための位相ロックデータ回復ループを
含む、特許請求の範囲第４６項に記載のシステム。
（６２）前記位相ロック回復ループが、欠損パルスを無
視する位相検出器を含む、特許請求の範囲第６１項に記
載のシステム。
（６３）前記位相ロック回復ループがマスタ／スレーブ
発振器装置を組込む、特許請求の範囲第６１項に記載の
システム。
（６４）前記位相ロック回復ループが、前記分離された
クロックの流れのビット速度で動作する、特許請求の範
囲第６１項に記載のシステム。
（６５）前記第１の手段、前記第２の手段、前記第３の
手段および前記第４の手段が、単一の半導体集積回路装
置に組込まれる、特許請求の範囲第４６項に記載のシス
テム。
（６６）前記第５の手段、前記第６の手段および前記第
７の手段が、単一の半導体集積回路装置に組込まれる、
特許請求の範囲第４６項に記載のシステム。
（６７）非同期で異種の可変幅の並列データパターン入
力信号を、システムの一部として周期の直列伝送媒体上
での伝送に適している、各々が所与の入力を示す直列の
データパターン信号に変換するための方法であって、こ
のシステムは前記入力信号を発生するデータソースと、
前記入力信号に応答する並列のデータパターン出力信号
を受取るデータシンクとの間でデータを伝送するために
前記媒体を利用し：（ａ）前記非同期の入力信号の１つを入力信号を受取る
ための第１の手段にクロック動作させる段階と；（ｂ）入力信号を受取るための前記第１の手段から入力
信号を受取るための第２の手段に周期的にデータを転送
し、それによって新しい入力を受取るために前記第１の
手段を自由にする段階と；（ｃ）前記第２の手段の異種
のデータ入力の型を同定する段階と；（ｄ）前記同定されたデータをデータエンコーダにマル
チプレクスする段階と；（ｅ）予め選択されたコード化規約に従って前記同定さ
れたデータをコード化する段階と；（ｆ）前記新しくコ
ード化されたデータを含む直列の出力ビットの流れを発
生する段階と；さらに（ｇ）前記媒体上で同期的に前記ビットの流れを伝送す
る段階とを含む、方法。
（６８）同定されたデータをマルチプレクスするための
前記段階が、予め選択された優先権順位をもとにして行
なわれる、特許請求の範囲第６７項に記載の方法。
（６９）前記予め選択されたコード化規約が、光ファイ
バの伝送媒体上での直列データの同期の転送を可能にす
る、特許請求の範囲第６７項に記載の方法。
（７０）前記コード化段階が、入力データの幅の関数で
行なわれる、特許請求の範囲第６７項に記載の方法。
（７１）前記ビットの流れを発生する前記段階が：（ａ）新しくコード化されたデータが存在するかどうか
を決定し、そしてもし存在するなら前記新しくコード化
されたデータからなるビットの流れを発生する段階と；（ｂ）いかなる新しくコード化されたデータも存在しな
いときはいつでも、伝送のための他の有効な直列データ
が存在するかどうかを決定し、そしてもし存在するなら
前記有効なデータからなるビットの流れを発生する段階
と；さらに（ｃ）いかなる新しくコード化されたデータも他の有効
な直列データも存在しないときはいつでも、予め選択さ
れた周期パターンからなるビットの流れを発生する段階
とをさらに含む、特許請求の範囲第６７項に記載の方法
。
（７２）前記媒体上での伝送に先立って、ＮＲＺＩデー
タとして前記直列のビットの流れを出力する段階をさら
に含む、特許請求の範囲第６７項に記載の方法。
（７３）同期の直列伝送媒体上で伝送される非同期で異
種の可変幅の並列データパターン入力信号を示す直列の
データパターン信号を、システムの一部として前記入力
信号に対応する並列のデータパターン出力信号に変換す
るための方法であって、このシステムは前記入力信号を
発生するデータソースと、前記入力信号に対応する前記
並列のデータパターン出力信号を受取るデータシンクと
の間でデータを伝送するために前記媒体を利用し：（ａ）前記伝送媒体を離れた前記直列データパターン信
号を捕捉する段階と；（ｂ）所与の捕捉されたデータパターンによって示され
る入力をデコードする段階と；（ｃ）所与の入力信号に対応する並列のデータパターン
出力を発生する段階と；（ｄ）前記並列データパターン出力のシステムからの出
力を可能化する段階と；さらに（ｅ）可能化された前記並列データパターン出力を出力
する段階とを含む、方法。
（７４）捕捉する段階が、キャッチ許可信号の存在に応
答して行なわれる、特許請求の範囲第７３項に記載の方
法。
（７５）データの捕捉を示す出力信号を発生する段階を
さらに含む、特許請求の範囲第７４項に記載の方法。
（７６）並列のデータパターンを発生する前記段階が、
捕捉されたデータパターンによって示される異種のデー
タ入力の型を同定する段階をさらに含む、特許請求の範
囲第７３項に記載の方法。
（７７）前記デコード化の段階が、捕捉されたデータの
データ幅の関数で行なわれる、特許請求の範囲第７３項
に記載の方法。
（７８）前記デコードされたデータをデマルチプレクス
する段階をさらに含む、特許請求の範囲第７３項に記載
の方法。
（７９）捕捉する前記段階が、前記伝送されたデータパ
ターンを別々のクロックおよびデータパターンの流れに
分離させる段階をさらに含む、特許請求の範囲第７３項
に記載の方法。
（８０）クロックおよびデータパターンを分離させる前
記段階が、欠損クロックパルスを無視する、特許請求の
範囲第７９項に記載の方法。
（８１）（ａ）ストローブ信号がデータソースによって送信されているかどうかを決定する段階と
；（ｂ）前記ストローブ信号が存在するときはいつでも、
入力信号を受取るための前記第１の手段がデータを受取
るために利用可能であるかどうかを決定する段階と；（ｃ）前記第１の手段が利用可能であると決定されてい
るときはいつでも、可能化信号を発生し、前記第１の手
段がデータパターン入力信号を受取ることを可能にする
段階と；さらに（ｄ）前記可能化信号を発生した後に、入力信号を受取
るための前記第１の手段が、新しいデータを受取るため
に利用できないことを示す全フラグ信号を発生する段階
とをさらに含む、特許請求の範囲第７１項に記載の方法
。
（８２）（ａ）その周波数が、前記データパターン入力信号のためのバイト境界に対応するクロッ
クパルスを発生する段階と；（ｂ）バイト境界を決定するために前記クロックパルス
を監視する段階と；（ｃ）入力信号を受取るための前記第１の手段が、デー
タを受取るために利用可能であると示す前記全フラグ信
号を各バイト境界の始まりでクリアする段階とをさらに
含む、特許請求の範囲第８１項に記載の方法。
（８３）（ａ）動作モード入力信号を監視する段階と；（ｂ）前記可能化信号が発生され、前記ストローブ信号
が存在し、そして第１の動作モードが前記モード入力信
号によって特定されるときはいつでも、前記データソー
スからのデータの受取りを認める信号を出力し、かつ維
持する段階と；さらに（ｃ）前記可能化信号が発生され、前記ストローブ信号
が存在し、同期パターンが前記ビットの流れで検出され
、そして第２の動作モードが前記入力信号によって特定
されるときはいつでも、前記データソースからのデータ
の受取りを認める信号を出力し、かつ維持する段階とを
さらに含む、特許請求の範囲第８２項に記載の方法。
（８４）前記ストローブ信号がないことに応答して、前
記許可信号を落す段階をさらに含む、特許請求の範囲第
８３項に記載の方法。
（８５）前記データパターン信号を捕捉する段階が：（ａ）前記キャッチ許可信号が存在するかどうかを決定
する段階と；（ｂ）前記キャッチ許可信号が存在するときはいつでも
、同期パターンが受取られているかどうかを決定するた
めに、前記伝送媒体を監視する段階と；（ｃ）受取られている同期パターンが存在しないとき、
データパターンが捕捉されているが、出力のためには可
能化されていないかどうかを決定する段階と；さらに（ｄ）前記データパターンを捕捉し、データパターンが
捕捉されているが、出力のために可能化されていないと
決定されない限り、データの前記捕捉を示す信号を発生
する段階とをさらに含む、特許請求の範囲第７４項に記
載の方法。
（８６）前記出力を可能化する段階が：（ａ）その周波数が前記データパターン入力信号のため
のバイト境界に対応するクロックパルスを発生する段階
と；（ｂ）バイト境界を検出するために前記クロックパルス
を監視する段階と；（ｃ）バイト境界が検出され、そして同期パターンが受
取られているときはいつでも、データパターンが捕捉さ
れたが、出力のためには可能化されていないかどうかを
、そしてデータパターンが捕捉され、かつ出力のために
可能化されていないかどうかを決定する段階と；（ｄ）前記データの捕捉を示す前記信号を禁止する段階
と；（ｅ）前記捕捉されたデータの出力を可能化する段階と
；さらに（ｆ）いかなる捕捉されたデータも出力の可能化を待っ
ていないことを示す信号を発生する段階とをさらに含む
、特許請求の範囲第８５項に記載の方法。
（８７）前記可能化の段階が、もし検出されたバイト境
界で同期パターンが受取られており、そしていかなる捕
捉されたデータパターンも可能化を待っていないなら、
禁止される、特許請求の範囲第８６項に記載の方法。
（８８）非同期で異種の可変の幅の並列データパターン
入力信号を、各々が所与の入力を示し、同期の直列伝送
媒体上での伝送に適した直列のデータパターン信号に変
換するためと、そして前記媒体上で送信された各入力を
代表するパターン信号を、入力信号に対応する並列のデ
ータパターン出力信号に変換するための方法であって：（ａ）前記非同期の入力信号の１つを、入力信号を受取
るための第１の手段にクロック動作させる段階と；（ｂ）入力信号を受取るための前記第１の手段から、入
力信号を受取るための第２の手段に同期にデータを転送
し、それによって新しい入力を受取るために前記第１の
手段を自由にする段階と；（ｃ）異種のデータ入力の型
を前記第２の手段に同定する段階と；（ｄ）前記同定されたデータをデータエンコーダにマル
チプレクスする段階と；（ｅ）予め選択されたコード化規約に従って前記同定さ
れたデータをコード化する段階と；（ｆ）前記新しくコ
ード化されたデータを含む直列の出力ビットの流れを発
生する段階と；（ｇ）前記媒体上で同期に前記ビットの
流れを送信する段階と；（ｈ）前記媒体上で同期に送信されるビットの流れから
前記コード化されたデータパターンを捕捉する段階と；（ｉ）所与の捕捉されたデータパターンによって示され
る入力をデコードする段階と；（ｊ）所与の入力信号に応答する並列のデータパターン
出力を発生する段階と；（ｋ）前記並列データパターン出力のシステムからの出
力を可能化する段階と；さらに（ｌ）可能化された前記並列のデータパターン出力を出
力する段階とを含む、方法。