JPH07169200A - ディジタル情報信号の再生装置 - Google Patents
ディジタル情報信号の再生装置Info
- Publication number
- JPH07169200A JPH07169200A JP31010893A JP31010893A JPH07169200A JP H07169200 A JPH07169200 A JP H07169200A JP 31010893 A JP31010893 A JP 31010893A JP 31010893 A JP31010893 A JP 31010893A JP H07169200 A JPH07169200 A JP H07169200A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- preamble
- detection
- synchronization
- digital information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B2020/1476—Synchronisation patterns; Coping with defects thereof
Abstract
(57)【要約】
【目的】ディジタル情報信号を再生するにあたって、先
頭の同期信号を検出する際に誤検出を防止すること。ま
た先頭の同期信号に誤りが発生しても正確な同期を得る
ことを目的とする。 【構成】プリアンブル領域に記録されているプリアンブ
ルパターンを検出するプリアンブルパターン検出回路を
設け、このプリアンブルパターンの検出タイミングを基
に検出窓生成回路により同期パターンの検出窓を生成す
ることにより誤検出を防止する。また検出タイミングを
基にシリアル／パラレル変換回路によりパラレル変換を
行うことにより正確な同期を得ることができる。
頭の同期信号を検出する際に誤検出を防止すること。ま
た先頭の同期信号に誤りが発生しても正確な同期を得る
ことを目的とする。 【構成】プリアンブル領域に記録されているプリアンブ
ルパターンを検出するプリアンブルパターン検出回路を
設け、このプリアンブルパターンの検出タイミングを基
に検出窓生成回路により同期パターンの検出窓を生成す
ることにより誤検出を防止する。また検出タイミングを
基にシリアル／パラレル変換回路によりパラレル変換を
行うことにより正確な同期を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、記録媒体に記録された
ディジタル情報信号の再生に関するものである。
ディジタル情報信号の再生に関するものである。
【０００２】
【従来の技術】ディジタル情報信号を記録し、再生する
技術として例えばＤＡＴがある。ＤＡＴでは、音声信号
をパラレルディジタル信号に変換し、変換したディジタ
ル信号は幾つかのブロックに分割されて信号処理を施
し、各ブロック毎に同期信号や誤り訂正符号などを付加
し、シリアルディジタル信号に変換し、更にクロック再
生信号であるプリアンブルを付加して磁気テープに記録
する。再生時は、プリアンブルを再生することによりク
ロックを再生してビット同期をとり、再生したクロック
により同期信号を再生し、再生した同期信号を基にシリ
アルディジタル信号をパラレルディジタル信号に変換
し、同期信号を基にしてブロックを再構成し、誤り訂正
などの信号処理を行う。このようにディジタル情報信号
を再生する上で、同期信号を正確に再生することが重要
になる。同期信号に誤りや誤検出が生じると、パラレル
ディジタル信号に変換する際にビットずれが発生し、正
しい同期信号が再生されるまでブロック単位の誤りが発
生する。このように同期信号の誤りに対応するため同期
信号を保護する技術が特開昭６２−１８３０６４号公報
に示されている。これは、同期信号が一定の周期で記録
されることを利用し、同期信号に検出窓を設けることに
より同期信号の誤検出を防止し、誤りが発生したときは
同期状態を維持する。この技術によれば、一度正しい同
期信号を再生することができれば、同期信号に誤りや誤
検出が発生しても同期状態を維持することができる。
技術として例えばＤＡＴがある。ＤＡＴでは、音声信号
をパラレルディジタル信号に変換し、変換したディジタ
ル信号は幾つかのブロックに分割されて信号処理を施
し、各ブロック毎に同期信号や誤り訂正符号などを付加
し、シリアルディジタル信号に変換し、更にクロック再
生信号であるプリアンブルを付加して磁気テープに記録
する。再生時は、プリアンブルを再生することによりク
ロックを再生してビット同期をとり、再生したクロック
により同期信号を再生し、再生した同期信号を基にシリ
アルディジタル信号をパラレルディジタル信号に変換
し、同期信号を基にしてブロックを再構成し、誤り訂正
などの信号処理を行う。このようにディジタル情報信号
を再生する上で、同期信号を正確に再生することが重要
になる。同期信号に誤りや誤検出が生じると、パラレル
ディジタル信号に変換する際にビットずれが発生し、正
しい同期信号が再生されるまでブロック単位の誤りが発
生する。このように同期信号の誤りに対応するため同期
信号を保護する技術が特開昭６２−１８３０６４号公報
に示されている。これは、同期信号が一定の周期で記録
されることを利用し、同期信号に検出窓を設けることに
より同期信号の誤検出を防止し、誤りが発生したときは
同期状態を維持する。この技術によれば、一度正しい同
期信号を再生することができれば、同期信号に誤りや誤
検出が発生しても同期状態を維持することができる。
【０００３】
【発明が解決しようとする課題】上記のように従来技術
を用いて再生する場合には、先頭の同期信号を正しく再
生することが重要である。先頭の同期信号が誤ったり誤
検出した場合は、正しい同期信号が再生されるまで、ブ
ロック単位の誤りになる。これは、先頭の同期信号を再
生する時点では、参照する同期状態が存在しないので、
同期信号のための検出窓を設けることや同期状態を維持
することができないからである。この問題について従来
の技術では、同期信号の検出後誤り検出符号を復号する
ことにより、同期信号の誤検出を防止している。しか
し、この従来の技術では、同期信号の検出後に誤検出に
対する検証を行うので処理が複雑になり、伝送レートの
高いシステムに対応できない。また、同期信号の誤りに
は全く対応できないという問題があった。
を用いて再生する場合には、先頭の同期信号を正しく再
生することが重要である。先頭の同期信号が誤ったり誤
検出した場合は、正しい同期信号が再生されるまで、ブ
ロック単位の誤りになる。これは、先頭の同期信号を再
生する時点では、参照する同期状態が存在しないので、
同期信号のための検出窓を設けることや同期状態を維持
することができないからである。この問題について従来
の技術では、同期信号の検出後誤り検出符号を復号する
ことにより、同期信号の誤検出を防止している。しか
し、この従来の技術では、同期信号の検出後に誤検出に
対する検証を行うので処理が複雑になり、伝送レートの
高いシステムに対応できない。また、同期信号の誤りに
は全く対応できないという問題があった。
【０００４】本発明の目的は、上記した従来技術の問題
点を解決し、先頭の同期信号を検出する際に誤検出を防
止する技術を提供することにある。
点を解決し、先頭の同期信号を検出する際に誤検出を防
止する技術を提供することにある。
【０００５】
【課題を解決するための手段】プリアンブル信号を再生
する手段により、一定の周期で記録されているプリアン
ブル信号の周期を再生することができる。このプリアン
ブル信号の周期により同期信号の再生されるタイミング
を推定することができる。これにより、先頭の同期信号
のための検出窓を設けることができるので、同期信号を
再生する手段において同期信号の誤検出を防止できる。
更に、同期信号の再生されるタイミングを推定すること
ができるので、同期信号を再生する手段において同期信
号の誤りにも対応することができる。
する手段により、一定の周期で記録されているプリアン
ブル信号の周期を再生することができる。このプリアン
ブル信号の周期により同期信号の再生されるタイミング
を推定することができる。これにより、先頭の同期信号
のための検出窓を設けることができるので、同期信号を
再生する手段において同期信号の誤検出を防止できる。
更に、同期信号の再生されるタイミングを推定すること
ができるので、同期信号を再生する手段において同期信
号の誤りにも対応することができる。
【０００６】
【作用】プリアンブル信号を再生する手段により、一定
の周期で記録されているプリアンブル信号の周期を再生
することができる。このプリアンブル信号の周期により
同期信号の再生されるタイミングを推定することができ
る。これにより、先頭の同期信号のための検出窓を設け
ることができるので、同期信号を再生する手段において
同期信号の誤検出を防止できる。更に、同期信号の再生
されるタイミングを推定することができるので、同期信
号を再生する手段において同期信号の誤りにも対応する
ことができる。
の周期で記録されているプリアンブル信号の周期を再生
することができる。このプリアンブル信号の周期により
同期信号の再生されるタイミングを推定することができ
る。これにより、先頭の同期信号のための検出窓を設け
ることができるので、同期信号を再生する手段において
同期信号の誤検出を防止できる。更に、同期信号の再生
されるタイミングを推定することができるので、同期信
号を再生する手段において同期信号の誤りにも対応する
ことができる。
【０００７】
【実施例】以下、本発明の実施例１を図面を用いて説明
する。図１は本発明の一実施例を示すブロック図であ
る。図１において、１００はシリアルデータ入力端子、
１０１はシフトレジスタ、１０２はプリアンブルパター
ン検出回路、１０３は検出窓生成回路、１０４は同期パ
ターン検出回路、１０５は同期クロック生成回路、１０
６はシリアル／パラレル（以下Ｓ／Ｐ）変換回路、１０
７はパラレルデータ出力端子、１０８は同期パターン検
出信号出力端子である。
する。図１は本発明の一実施例を示すブロック図であ
る。図１において、１００はシリアルデータ入力端子、
１０１はシフトレジスタ、１０２はプリアンブルパター
ン検出回路、１０３は検出窓生成回路、１０４は同期パ
ターン検出回路、１０５は同期クロック生成回路、１０
６はシリアル／パラレル（以下Ｓ／Ｐ）変換回路、１０
７はパラレルデータ出力端子、１０８は同期パターン検
出信号出力端子である。
【０００８】次に、本実施例において記録されるフォー
マットについて図２を用いて説明する。図２において、
２００はシリアルデータ、２０１はプリアンブル領域
（Ｐ）、２０２はデータフレーム領域（ＤＦ）、２０３
はデータブロック領域（ＤＢ）、２０４はプリアンブル
パターン（ＰＰＴ）、２０５は同期パターン（ＳＰ
Ｔ）、２０６はデータ（Ｄ）である。図に示すようにシ
リアルデータ２００はプリアンブル領域（Ｐ）２０１と
データフレーム領域（ＤＦ）２０２から構成され、デー
タフレーム領域（ＤＦ）２０２は複数のデータブロック
領域（ＤＢ）２０３から構成されている。更に、データ
ブロック領域（ＤＢ）２０３は、同期パターン（ＳＰ
Ｔ）２０５とデータ（Ｄ）２０６から構成され、プリア
ンブル領域（Ｐ）２０１は、複数のプリアンブルパター
ン（ＰＰＴ）２０４から構成されている。
マットについて図２を用いて説明する。図２において、
２００はシリアルデータ、２０１はプリアンブル領域
（Ｐ）、２０２はデータフレーム領域（ＤＦ）、２０３
はデータブロック領域（ＤＢ）、２０４はプリアンブル
パターン（ＰＰＴ）、２０５は同期パターン（ＳＰ
Ｔ）、２０６はデータ（Ｄ）である。図に示すようにシ
リアルデータ２００はプリアンブル領域（Ｐ）２０１と
データフレーム領域（ＤＦ）２０２から構成され、デー
タフレーム領域（ＤＦ）２０２は複数のデータブロック
領域（ＤＢ）２０３から構成されている。更に、データ
ブロック領域（ＤＢ）２０３は、同期パターン（ＳＰ
Ｔ）２０５とデータ（Ｄ）２０６から構成され、プリア
ンブル領域（Ｐ）２０１は、複数のプリアンブルパター
ン（ＰＰＴ）２０４から構成されている。
【０００９】次に、動作について説明する。シリアルデ
ータ入力端子１００から入力するシリアルデータ２００
は、シフトレジスタ１０１によりパラレル信号に変換さ
れ、パラレル信号をプリアンブルパターン検出回路１０
２と同期信号検出回路１０４、Ｓ／Ｐ変換回路１０６に
入力する。プリアンブルパターン検出回路１０２ではプ
リアンブルパターン（ＰＰＴ）２０４の検出を行い、図
２の（２ａ）に示すプリアンブルパターン検出信号を検
出窓生成回路１０３に出力する。検出窓生成回路１０３
では、同期パターン２０５が必ずプリアンブルパターン
２０４の次に記録されていることを利用し、プリアンブ
ルパターン検出信号（２ａ）を基に、図２の（２ｂ）に
示す検出窓信号を生成し、同期パターン検出回路１０４
に出力する。同期パターン検出回路１０４では検出窓信
号（２ｂ）のハイレベルの期間のみ同期パターン２０５
の検出を行うことにより同期信号の誤検出を防止でき
る。検出窓信号（２ｂ）のハイレベルの期間に検出され
た同期パターン検出信号（２ｃ）は、ブロックの先頭を
示す情報として同期パターン検出信号出力端子１０８か
ら外部へ出力する一方、同期クロック生成回路１０５に
出力されて同期クロックを生成する。Ｓ／Ｐ変換回路１
０６では同期クロックによりパラレルデータに変換し、
変換したパラレルデータをパラレルデータ出力端子１０
７より出力する。
ータ入力端子１００から入力するシリアルデータ２００
は、シフトレジスタ１０１によりパラレル信号に変換さ
れ、パラレル信号をプリアンブルパターン検出回路１０
２と同期信号検出回路１０４、Ｓ／Ｐ変換回路１０６に
入力する。プリアンブルパターン検出回路１０２ではプ
リアンブルパターン（ＰＰＴ）２０４の検出を行い、図
２の（２ａ）に示すプリアンブルパターン検出信号を検
出窓生成回路１０３に出力する。検出窓生成回路１０３
では、同期パターン２０５が必ずプリアンブルパターン
２０４の次に記録されていることを利用し、プリアンブ
ルパターン検出信号（２ａ）を基に、図２の（２ｂ）に
示す検出窓信号を生成し、同期パターン検出回路１０４
に出力する。同期パターン検出回路１０４では検出窓信
号（２ｂ）のハイレベルの期間のみ同期パターン２０５
の検出を行うことにより同期信号の誤検出を防止でき
る。検出窓信号（２ｂ）のハイレベルの期間に検出され
た同期パターン検出信号（２ｃ）は、ブロックの先頭を
示す情報として同期パターン検出信号出力端子１０８か
ら外部へ出力する一方、同期クロック生成回路１０５に
出力されて同期クロックを生成する。Ｓ／Ｐ変換回路１
０６では同期クロックによりパラレルデータに変換し、
変換したパラレルデータをパラレルデータ出力端子１０
７より出力する。
【００１０】次に、同期パターンの誤検出が発生した場
合について説明する。図３は、同期パターンの誤検出が
発生した時の動作を示している。プリアンブルパターン
に誤りが発生し、プリアンブルパターン検出信号（３
ａ）が検出されないときにも検出窓信号（３ｂ）は誤り
が発生する以前の同期状態を維持することによって検出
窓を出力することができる。これにより図３に示すよう
に、検出窓を設けることによって同期パターン検出信号
（３ｃ）が誤って発生しても、同期パターンの誤検出を
防止できる。
合について説明する。図３は、同期パターンの誤検出が
発生した時の動作を示している。プリアンブルパターン
に誤りが発生し、プリアンブルパターン検出信号（３
ａ）が検出されないときにも検出窓信号（３ｂ）は誤り
が発生する以前の同期状態を維持することによって検出
窓を出力することができる。これにより図３に示すよう
に、検出窓を設けることによって同期パターン検出信号
（３ｃ）が誤って発生しても、同期パターンの誤検出を
防止できる。
【００１１】次に、本発明の実施例２を図面を用いて説
明する。図４は本発明の一実施例を示すブロック図であ
る。図４において、４００はシリアルデータ入力端子、
４０１はシフトレジスタ、４０２はプリアンブルパター
ン検出回路、４０３は検出窓生成回路、４０４は同期パ
ターン検出回路、４０５は同期クロック生成回路、４０
６はＳ／Ｐ変換回路、４０７は誤り検出回路、４０８は
パラレルデータ出力端子、４０９は同期パターン検出信
号出力端子、４１０は誤り検出信号出力端子である。
明する。図４は本発明の一実施例を示すブロック図であ
る。図４において、４００はシリアルデータ入力端子、
４０１はシフトレジスタ、４０２はプリアンブルパター
ン検出回路、４０３は検出窓生成回路、４０４は同期パ
ターン検出回路、４０５は同期クロック生成回路、４０
６はＳ／Ｐ変換回路、４０７は誤り検出回路、４０８は
パラレルデータ出力端子、４０９は同期パターン検出信
号出力端子、４１０は誤り検出信号出力端子である。
【００１２】次に、本実施例２において記録されるフォ
ーマットについて図５を用いて説明する。図５におい
て、５００はシリアルデータ、５０１はプリアンブル領
域（Ｐ）、５０２はデータフレーム領域（ＤＦ）、５０
３はデータブロック領域（ＤＢ）、５０４はプリアンブ
ルパターン（ＰＰＴ）、５０５は同期パターン（ＳＰ
Ｔ）、５０６はデータ（Ｄ）、５０７は誤り検出符号
（ＥＲＲ）である。図に示すようにシリアルデータ５０
０はプリアンブル領域（Ｐ）５０１とデータフレーム領
域（ＤＦ）５０２から構成され、データフレーム領域
（ＤＦ）５０２は複数のデータブロック領域（ＤＢ）５
０３から構成されている。更に、データブロック領域
（ＤＢ）５０３は、同期パターン（ＳＰＴ）５０５とデ
ータ（Ｄ）５０６と誤り検出符号（ＥＲＲ）５０７から
構成され、プリアンブル領域（Ｐ）５０１は、複数のプ
リアンブルパターン（ＰＰＴ）５０４から構成されてい
る。次に、動作について説明する。シリアルデータ入力
端子４００から入力するシリアルデータ５００は、シフ
トレジスタ４０１によりパラレル信号に変換され、パラ
レル信号をプリアンブルパターン検出回路４０２と同期
信号検出回路４０４、Ｓ／Ｐ変換回路４０６に入力す
る。プリアンブルパターン検出回路４０２ではプリアン
ブルパターン（ＰＰＴ）５０４の検出を行い、図５の
（５ａ）に示すプリアンブルパターン検出信号を検出窓
生成回路４０３と同期クロック生成回路４０５に出力す
る。検出窓生成回路４０３では、同期パターン５０５が
必ずプリアンブルパターン５０４の次に記録されている
ことを利用し、プリアンブルパターン検出信号（５ａ）
を基に、図５の（５ｂ）に示す検出窓信号を生成し、同
期パターン検出回路４０４に出力する。同期パターン検
出回路４０４では検出窓信号（５ｂ）のハイレベルの期
間のみ同期パターン５０５の検出を行うことにより同期
信号の誤検出を防止できる。検出窓信号（５ｂ）のハイ
レベルの期間に検出された同期パターン検出信号（５
ｃ）は、ブロックの先頭を示す情報として同期パターン
検出信号出力端子４０９から外部へ出力する一方、同期
クロック生成回路４０５に出力する。同期クロック生成
回路４０５では、プリアンブルパターン検出信号（５
ａ）と同期パターン検出信号（５ｃ）を基に同期クロッ
ク（５ｄ）を生成する。生成された同期クロック（５
ｄ）を用いて、Ｓ／Ｐ変換回路４０６によりパラレルデ
ータに変換し、変換したパラレルデータを誤り検出回路
４０７へ出力し、パラレルデータ出力端子４０８より外
部へ出力する。誤り検出回路４０７では、誤り検出符号
（ＥＲＲ）５０７を復号することによって誤りを検出
し、検出信号を誤り検出信号（５ｅ）に示すように、誤
りが無ければハイレベルのパルスとして誤り検出信号出
力端子４１０より外部へ出力する。
ーマットについて図５を用いて説明する。図５におい
て、５００はシリアルデータ、５０１はプリアンブル領
域（Ｐ）、５０２はデータフレーム領域（ＤＦ）、５０
３はデータブロック領域（ＤＢ）、５０４はプリアンブ
ルパターン（ＰＰＴ）、５０５は同期パターン（ＳＰ
Ｔ）、５０６はデータ（Ｄ）、５０７は誤り検出符号
（ＥＲＲ）である。図に示すようにシリアルデータ５０
０はプリアンブル領域（Ｐ）５０１とデータフレーム領
域（ＤＦ）５０２から構成され、データフレーム領域
（ＤＦ）５０２は複数のデータブロック領域（ＤＢ）５
０３から構成されている。更に、データブロック領域
（ＤＢ）５０３は、同期パターン（ＳＰＴ）５０５とデ
ータ（Ｄ）５０６と誤り検出符号（ＥＲＲ）５０７から
構成され、プリアンブル領域（Ｐ）５０１は、複数のプ
リアンブルパターン（ＰＰＴ）５０４から構成されてい
る。次に、動作について説明する。シリアルデータ入力
端子４００から入力するシリアルデータ５００は、シフ
トレジスタ４０１によりパラレル信号に変換され、パラ
レル信号をプリアンブルパターン検出回路４０２と同期
信号検出回路４０４、Ｓ／Ｐ変換回路４０６に入力す
る。プリアンブルパターン検出回路４０２ではプリアン
ブルパターン（ＰＰＴ）５０４の検出を行い、図５の
（５ａ）に示すプリアンブルパターン検出信号を検出窓
生成回路４０３と同期クロック生成回路４０５に出力す
る。検出窓生成回路４０３では、同期パターン５０５が
必ずプリアンブルパターン５０４の次に記録されている
ことを利用し、プリアンブルパターン検出信号（５ａ）
を基に、図５の（５ｂ）に示す検出窓信号を生成し、同
期パターン検出回路４０４に出力する。同期パターン検
出回路４０４では検出窓信号（５ｂ）のハイレベルの期
間のみ同期パターン５０５の検出を行うことにより同期
信号の誤検出を防止できる。検出窓信号（５ｂ）のハイ
レベルの期間に検出された同期パターン検出信号（５
ｃ）は、ブロックの先頭を示す情報として同期パターン
検出信号出力端子４０９から外部へ出力する一方、同期
クロック生成回路４０５に出力する。同期クロック生成
回路４０５では、プリアンブルパターン検出信号（５
ａ）と同期パターン検出信号（５ｃ）を基に同期クロッ
ク（５ｄ）を生成する。生成された同期クロック（５
ｄ）を用いて、Ｓ／Ｐ変換回路４０６によりパラレルデ
ータに変換し、変換したパラレルデータを誤り検出回路
４０７へ出力し、パラレルデータ出力端子４０８より外
部へ出力する。誤り検出回路４０７では、誤り検出符号
（ＥＲＲ）５０７を復号することによって誤りを検出
し、検出信号を誤り検出信号（５ｅ）に示すように、誤
りが無ければハイレベルのパルスとして誤り検出信号出
力端子４１０より外部へ出力する。
【００１３】次に、同期パターンに誤りが発生した場合
について説明する。図６は、同期パターンに誤りが発生
した時の動作を示している。同期パターンに誤りが発生
し、同期パターン検出信号（６ｃ）が検出されない場
合、通常は同期クロックが生成されないので次の同期信
号が検出されるまで誤りとなる。しかし実施例２では、
同期クロック生成回路４０５においてプリアンブルパタ
ーン検出信号（６ａ）を用いて同期クロック（６ｄ）を
生成することができる。この同期クロック（６ｄ）を用
いてＳ／Ｐ変換回路４０６によりパラレルデータに変換
し、誤り検出回路４０７により誤りを検出し誤りが検出
されなければ、これによりブロックの先頭を示すことが
できる。以上のように、プリアンブルパターンを検出し
た信号を基に、同期クロックを生成することにより、先
頭の同期信号に誤りが発生しても、誤り検出符号を復号
することにより正しい同期状態を再生できる。
について説明する。図６は、同期パターンに誤りが発生
した時の動作を示している。同期パターンに誤りが発生
し、同期パターン検出信号（６ｃ）が検出されない場
合、通常は同期クロックが生成されないので次の同期信
号が検出されるまで誤りとなる。しかし実施例２では、
同期クロック生成回路４０５においてプリアンブルパタ
ーン検出信号（６ａ）を用いて同期クロック（６ｄ）を
生成することができる。この同期クロック（６ｄ）を用
いてＳ／Ｐ変換回路４０６によりパラレルデータに変換
し、誤り検出回路４０７により誤りを検出し誤りが検出
されなければ、これによりブロックの先頭を示すことが
できる。以上のように、プリアンブルパターンを検出し
た信号を基に、同期クロックを生成することにより、先
頭の同期信号に誤りが発生しても、誤り検出符号を復号
することにより正しい同期状態を再生できる。
【００１４】次に、本発明の実施例３を図面を用いて説
明する。図７は本発明の一実施例を示すブロック図であ
る。図７において、７００はシリアルデータ入力端子、
７０１はシフトレジスタ、７０２はプリアンブルパター
ン検出回路、７０４は同期パターン検出回路、７０５は
同期クロック生成回路、７０６はシリアル／パラレル
（以下Ｓ／Ｐ）変換回路、７０７はパラレルデータ出力
端子、７０８は同期パターン検出信号出力端子である。
明する。図７は本発明の一実施例を示すブロック図であ
る。図７において、７００はシリアルデータ入力端子、
７０１はシフトレジスタ、７０２はプリアンブルパター
ン検出回路、７０４は同期パターン検出回路、７０５は
同期クロック生成回路、７０６はシリアル／パラレル
（以下Ｓ／Ｐ）変換回路、７０７はパラレルデータ出力
端子、７０８は同期パターン検出信号出力端子である。
【００１５】次に、本実施例において記録されるフォー
マットは実施例２のものと同様である。図８において、
８００はシリアルデータ、８０１はプリアンブル領域
（Ｐ）、８０２はデータフレーム領域（ＤＦ）、８０３
はデータブロック領域（ＤＢ）、８０４はプリアンブル
パターン（ＰＰＴ）、８０５は同期パターン（ＳＰ
Ｔ）、８０６はデータ（Ｄ）である。
マットは実施例２のものと同様である。図８において、
８００はシリアルデータ、８０１はプリアンブル領域
（Ｐ）、８０２はデータフレーム領域（ＤＦ）、８０３
はデータブロック領域（ＤＢ）、８０４はプリアンブル
パターン（ＰＰＴ）、８０５は同期パターン（ＳＰ
Ｔ）、８０６はデータ（Ｄ）である。
【００１６】次に、動作について説明する。シリアルデ
ータ入力端子７００から入力するシリアルデータ８００
は、シフトレジスタ７０１によりパラレル信号に変換さ
れ、パラレル信号をプリアンブルパターン検出回路７０
２と同期信号検出回路７０４、Ｓ／Ｐ変換回路７０６に
入力する。プリアンブルパターン検出回路７０２ではプ
リアンブルパターン（ＰＰＴ）８０４の検出を行い、図
８の（８ａ）に示すプリアンブルパターン検出信号を基
に（８ｂ）示す信号を生成し同期信号検出回路７０４に
出力する。同期パターン検出回路７０４では、信号（８
ｂ）のハイレベルの期間に検出された同期パターン８０
５の検出信号（８ｃ）を、正しい同期信号と判断するこ
とにより同期信号の誤検出を防止できる。信号（８ｂ）
のハイレベルの期間に検出された同期パターン検出信号
（８ｃ）は、ブロックの先頭を示す情報として同期パタ
ーン検出信号出力端子８０８から外部へ出力する一方、
同期クロック生成回路８０５に出力されて同期クロック
を生成する。Ｓ／Ｐ変換回路８０６では同期クロックに
よりパラレルデータに変換し、変換したパラレルデータ
をパラレルデータ出力端子８０７より出力する。
ータ入力端子７００から入力するシリアルデータ８００
は、シフトレジスタ７０１によりパラレル信号に変換さ
れ、パラレル信号をプリアンブルパターン検出回路７０
２と同期信号検出回路７０４、Ｓ／Ｐ変換回路７０６に
入力する。プリアンブルパターン検出回路７０２ではプ
リアンブルパターン（ＰＰＴ）８０４の検出を行い、図
８の（８ａ）に示すプリアンブルパターン検出信号を基
に（８ｂ）示す信号を生成し同期信号検出回路７０４に
出力する。同期パターン検出回路７０４では、信号（８
ｂ）のハイレベルの期間に検出された同期パターン８０
５の検出信号（８ｃ）を、正しい同期信号と判断するこ
とにより同期信号の誤検出を防止できる。信号（８ｂ）
のハイレベルの期間に検出された同期パターン検出信号
（８ｃ）は、ブロックの先頭を示す情報として同期パタ
ーン検出信号出力端子８０８から外部へ出力する一方、
同期クロック生成回路８０５に出力されて同期クロック
を生成する。Ｓ／Ｐ変換回路８０６では同期クロックに
よりパラレルデータに変換し、変換したパラレルデータ
をパラレルデータ出力端子８０７より出力する。
【００１７】この実施例３によれば、プリアンブルパタ
ーン検出回路７０２を設けるだけで、プリアンブルパタ
ーンと同期信号パターンの時系列順を利用して同期信号
の誤検出を防止できる。このプリアンブルパターン検出
回路７０２の内部は、同期信号検出回路７０４と同様な
パターンの一致回路でよいので、伝送レートの高いシス
テムにも対応できる。
ーン検出回路７０２を設けるだけで、プリアンブルパタ
ーンと同期信号パターンの時系列順を利用して同期信号
の誤検出を防止できる。このプリアンブルパターン検出
回路７０２の内部は、同期信号検出回路７０４と同様な
パターンの一致回路でよいので、伝送レートの高いシス
テムにも対応できる。
【００１８】
【発明の効果】以上の説明のように、本発明によればプ
リアンブルパターンを検出することにより、先頭の同期
信号に誤りや誤検出が発生しても、正しい同期状態を再
生できる。
リアンブルパターンを検出することにより、先頭の同期
信号に誤りや誤検出が発生しても、正しい同期状態を再
生できる。
【００１９】この結果、先頭から同期信号の保護処理を
施すことができるので、信頼性の高いディジタル情報信
号の再生装置を実現することができる。
施すことができるので、信頼性の高いディジタル情報信
号の再生装置を実現することができる。
【図１】本発明の実施例１を示すブロック図である。
【図２】本発明の実施例１が再生する記録信号のフォー
マット図と動作を説明するタイミングチャートである。
マット図と動作を説明するタイミングチャートである。
【図３】本発明の実施例１の動作を説明するタイミング
チャートである。
チャートである。
【図４】本発明の実施例２を示すブロック図である。
【図５】本発明の実施例２が再生する記録信号のフォー
マット図と動作を説明するタイミングチャートである。
マット図と動作を説明するタイミングチャートである。
【図６】本発明の実施例２の動作を説明するタイミング
チャートである。
チャートである。
【図７】本発明の実施例３を示すブロック図である。
【図８】本発明の実施例３が再生する記録信号のフォー
マット図と動作を説明するタイミングチャートである。
マット図と動作を説明するタイミングチャートである。
１０１，４０１，７０１…シフトレジスタ、 １０２，４０２，７０２…プリアンブルパターン検出回
路、 １０３，４０３…検出窓生成回路、 １０４，４０４，７０４…同期パターン検出回路、 １０５，４０５，７０５…同期クロック生成回路、 １０６，４０６，７０６…シリアル／パラレル変換回
路、 ２００，５００，７００…シリアルデータ、 ２０４，５０４，８０４…プリアンブルパターン、 ２０５，５０５，８０５…同期パターン、 ２０６，５０６，８０６…データ、 ４０７…誤り検出回路、 ５０７…誤り検出符号。
路、 １０３，４０３…検出窓生成回路、 １０４，４０４，７０４…同期パターン検出回路、 １０５，４０５，７０５…同期クロック生成回路、 １０６，４０６，７０６…シリアル／パラレル変換回
路、 ２００，５００，７００…シリアルデータ、 ２０４，５０４，８０４…プリアンブルパターン、 ２０５，５０５，８０５…同期パターン、 ２０６，５０６，８０６…データ、 ４０７…誤り検出回路、 ５０７…誤り検出符号。
Claims (4)
- 【請求項１】プリアンブル領域とデータ領域をその順で
設け、プリアンブル領域にはプリアンブル信号が繰り返
し記録され、データ領域にはディジタル情報信号と前記
ディジタル情報信号の先頭を示す同期信号が記録されて
いる記録媒体から、前記ディジタル情報信号を再生する
再生装置において、 再生された信号から前記プリアンブル信号を検出するプ
リアンブル信号検出手段と、 検出した前記プリアンブル信号を基に前記同期信号を検
出し、同期検出信号を出力する同期信号検出手段を設け
たことを特徴とするディジタル情報信号の再生装置。 - 【請求項２】請求項１記載のディジタル情報信号の再生
装置において、前記同期信号検出手段は、 前記プリアンブル信号を基に同期信号検出窓を生成する
手段と、 前記同期信号検出窓の範囲内で検出した前記同期信号を
前記同期検出信号として出力する手段を設けたことを特
徴とするディジタル情報信号の再生装置。 - 【請求項３】請求項１記載のディジタル情報信号の再生
装置において、前記同期信号検出手段は、 前記プリアンブル信号と前記同期信号の時系列順を判別
し、所定の時系列順で検出した前記同期信号を前記同期
検出信号として出力する手段を設けたことを特徴とする
ディジタル情報信号の再生装置。 - 【請求項４】請求項１記載のディジタル情報信号の再生
装置において、前記データ領域が、ディジタル情報信号
と前記ディジタル情報信号の先頭を示す同期信号と誤り
検出信号から構成されており、前記同期信号検出手段
は、 前記プリアンブル信号を基に同期信号検出窓を生成する
手段と、 前記同期信号検出窓の範囲内で前記同期信号を検出する
手段と、 前記同期信号を基に前記誤り検出信号の復号を行い、復
号結果を前記同期検出信号として出力する手段を設けた
ことを特徴とするディジタル情報信号の再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31010893A JPH07169200A (ja) | 1993-12-10 | 1993-12-10 | ディジタル情報信号の再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31010893A JPH07169200A (ja) | 1993-12-10 | 1993-12-10 | ディジタル情報信号の再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07169200A true JPH07169200A (ja) | 1995-07-04 |
Family
ID=18001280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31010893A Pending JPH07169200A (ja) | 1993-12-10 | 1993-12-10 | ディジタル情報信号の再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07169200A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003001387A1 (en) * | 2001-06-26 | 2003-01-03 | Renesas Technology Corp. | Semiconductor integrated circuit and computer-readable recording medium |
| KR100535280B1 (ko) * | 1996-07-18 | 2006-05-03 | 소니 가부시끼 가이샤 | 기록매체,기록매체재생디바이스,기록매체재생방법,기록매체기록디바이스및기록매체기록방법 |
-
1993
- 1993-12-10 JP JP31010893A patent/JPH07169200A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100535280B1 (ko) * | 1996-07-18 | 2006-05-03 | 소니 가부시끼 가이샤 | 기록매체,기록매체재생디바이스,기록매체재생방법,기록매체기록디바이스및기록매체기록방법 |
| WO2003001387A1 (en) * | 2001-06-26 | 2003-01-03 | Renesas Technology Corp. | Semiconductor integrated circuit and computer-readable recording medium |
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