JP2000057692A - ビットスリップのキャンセル装置及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模の大型化を招くことなく、ビデオテ
ープ上の１トラックあたり多数回ビットスリップをキャ
ンセルする。 【解決手段】 デジタル記録媒体から読み出されたシリ
アルデータをパラレルデータに変換する直並列変換回路
１と、シンク検出回路６によりこのシリアルデータから
検出されたシンクパターンの先頭ビットと直並列変換回
路１により１つのパラレルデータに変換されるシリアル
データの先頭ビットとのずれを検出する回路２，３，４
と、このずれの大きさに基づき、直並列変換回路１によ
り前後して変換された２つのパラレルデータから、シン
クパターンと先頭ビットの揃ったパラレルデータを取り
出す回路５とを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル記録媒体
から読み出したデータから検出されるシンクパターン間
の間隔の正規の間隔からのずれをキャンセルする装置及
び方法に関する。

【０００２】

【従来の技術】デジタルデータを記録したビデオテープ
の再生時には、ビデオテープから磁気ヘッドで読み出し
たＲＦ信号をコンパレータで２値化した信号のエッジを
ＰＬＬで検出することによりクロック再生を行ない、シ
ンク検出回路でこのクロックを基準クロックとしてこの
２値信号からデータブロックの先頭のシンクパターンを
検出することにより、データブロックの境界を判別して
正確にデータブロック単位でデータを復調できるように
している。

【０００３】ところで、ビデオテープに比較的長いドロ
ップアウト（信号の欠如）が存在している場合には、Ｐ
ＬＬがこのドロップアウトによるノイズのエッジに反応
したりあるいはエッジのない状態が長く続いてフリーラ
ンずれを起こしたりすることにより、再生されるクロッ
ク数に狂いが生じることがある。

【０００４】再生クロック数にこうした狂いがあると、
シンクシンク検出回路で検出されるシンクパターン間の
ビット間隔（１つのブロックのシンクパターンが検出さ
れてから次のブロックのシンクパターンが検出されるま
でのビット間隔）が、信号フォーマットに規定されてい
る正規のビット間隔からずれてしまう。この現象は、
「ビットスリップ」と呼ばれている。

【０００５】このビットスリップが大きい場合には、同
期が外れたとみなして、再び正規のビット間隔でシンク
パターンが検出されるのを待たなければならない。しか
し、ビットスリップがあまり大きくない場合には、従
来、以下に図７乃至９を用いて説明するような方式でこ
のビットスリップをキャンセルして、そのままデータの
復調を継続していた。

【０００６】図７に示すように、シンク検出回路７がシ
ンクパターンを検出した際に出力する１ビットのシンク
パルスを、５段のシフトレジスタ８に入力させて、図示
しないＰＬＬによる再生クロック（以下単にクロックと
呼ぶ）をシフトパルスとしてシフトさせる。このシフト
レジスタ８の各段の出力（すなわち１クロックずつタイ
ミングのずれたシンクパルス）を、セレクタ９に被選択
入力として供給する。そして初期状態（ビットスリップ
が発生する前の状態）では、図８Ａに示すように、セレ
クタ９に、真ん中の段の出力を選択させる。

【０００７】シンク検出回路７では、シンクパターンが
正規のビット間隔で検出されるとした場合のその後のシ
ンクパルスの出力タイミングを中心として、図９Ａに示
すように±２クロックの期間のウィンドウを開くことに
より、±２ビットの範囲でビットスリップを検出する。

【０００８】そして、シンクパルスがこのウィンドウ内
で中心からずれたタイミングで出力されると（すなわち
ビットスリップが検出されると）、そのずれの向き及び
大きさに応じて、セレクタ９に真ん中の段以外の段の出
力を選択させることにより、ビットスリップの発生の前
後にわたってセレクタ９からのシンクパルスの出力タイ
ミングが一定になるように（すなわちシンクパターン間
のビット間隔が一定になるように）する。

【０００９】一例として、図９Ｂは、その後のシンクパ
ルスがウィンドウ内で中心から１クロック遅れたタイミ
ングで出力された（すなわち＋１ビットのビットスリッ
プが検出された）例を示している。このときには、図８
Ｂに示すように、セレクタ９に真ん中の段よりも１つ入
力側寄りの段の出力（すなわちビットスリップの発生前
よりも１クロック速いタイミングのシンクパルス）を選
択させており、これにより、セレクタ９からのシンクパ
ルスの出力タイミングが一定になっている。このように
して、±２ビットの範囲でビットスリップがキャンセル
される。

【００１０】

【発明が解決しようとする課題】この従来のビットスリ
ップキャンセル方式では、ビットスリップが検出されて
シフトレジスタ８の真ん中の段以外の段の出力が選択さ
れることによりそのビットスリップがキャンセルされる
と、シフトレジスタ８のうちその選択された段よりも入
力側寄りかその反対側寄りかのいずれか一方には１段以
下しか存在しない（例えば図８Ｂでは入力側寄りには１
段しか存在しない）ので、その後はもはや±２ビットの
範囲でビットスリップをキャンセルすることはできなく
なる。そのため、この方式では、ビデオテープ上の１ト
ラックあたり１回しかビットスリップをキャンセルする
ことができなかった。

【００１１】他方、例えばシフトレジスタ８の段数を９
段にすれば、ビットスリップをキャンセルした後にも、
シフトレジスタ８のうち選択された段よりも入力側寄り
とその反対側寄りとの両方に２段以上存在するので、そ
の後もう１回±２ビットの範囲でビットスリップをキャ
ンセルすることができ、したがって１トラックあたり２
回ビットスリップをキャンセルできるようになる。同様
にして、シフトレジスタ８の段数を１３段，１７段…と
増やして行けば、１トラックあたりのビットスリップの
キャンセル可能な回数を３回，４回…と増やしていくこ
とができる。

【００１２】しかし、１トラックあたりのビットスリッ
プのキャンセル可能な回数に制限をなくすために、この
ようにシフトレジスタの段数を増やしていくと、非常に
段数の多いシフトレジスタを設けなければならないこと
になり、回路規模の大型化を招いてしまう。

【００１３】したがって、本発明の課題は、こうした回
路規模の大型化を招くことなく、ビデオテープ上の１ト
ラックあたり多数回ビットスリップをキャンセルできる
ようにすることにある。

【００１４】

【課題を解決するための手段】この課題を解決するため
に、本出願人は、デジタル記録媒体から読み出されたシ
リアルデータをパラレルデータに変換する直並列変換回
路と、シンク検出回路によりこのシリアルデータから検
出されたシンクパターンの先頭ビットとこの直並列変換
回路により１つのパラレルデータに変換されるシリアル
データの先頭ビットとのずれを検出する回路と、このず
れの大きさに基づき、この直並列変換回路により前後し
て変換された２つのパラレルデータから、シンクパター
ンと先頭ビットの揃ったパラレルデータを取り出す回路
とを備えたビットスリップキャンセル装置を提案する。

【００１５】この装置では、デジタル記録媒体から読み
出されたシリアルデータがパラレルデータに変換され、
１つのパラレルデータに変換されるシリアルデータの先
頭ビットとシンク検出回路からのシンクパターンの先頭
ビットとのずれが検出される。そして、このずれの大き
さに基づき、前後して変換された２つのパラレルデータ
から、シンクパターンと先頭ビットの揃ったパラレルデ
ータが取り出される。

【００１６】ビットスリップの発生の前後では、１つの
パラレルデータに変換されるシリアルデータの先頭ビッ
トとシンク検出回路からのシンクパターンの先頭ビット
とのずれの大きさが変化するが、この装置によれば、こ
のずれの大きさに基づき、ビットスリップの発生の前後
にわたって常にシンクパターンと先頭ビットの揃ったパ
ラレルデータが取り出されるので、ビットスリップがキ
ャンセルされている。

【００１７】そして、このずれが大きさが多数回変化し
ても、その都度シンクパターンと先頭ビットの揃ったパ
ラレルデータが取り出されるので、それらのビットスリ
ップが全てキャンセルされる。したがって、例えばビデ
オテープの再生時に１トラックあたり多数回ビットスリ
ップが発生しても、それらのビットスリップを全てキャ
ンセルすることができる。

【００１８】また、このずれを検出する回路は、例えば
請求項２に記載のようにパラレルデータのビット数に応
じた桁数のカウンタ等で構成することができ、シンクパ
ターンと先頭ビットの揃ったパラレルデータを取り出す
回路も、例えば請求項３に記載のように第１の入力端子
に直並列変換回路からのパラレルデータが入力されると
共に第２の入力端子に自らの直前の出力信号が帰還され
るバレルシフタ等で構成することができる。したがっ
て、従来のビットスリップキャンセル方式におけるよう
に１トラックあたりのビットスリップのキャンセル可能
な回数に制限をなくすためにシフトレジスタの段数を増
やさなければならない場合と比較して、回路規模が小型
化される。

【００１９】次に、本出願人は、デジタル記録媒体から
再生されたシリアルデータからシンクパターンを検出す
るステップと、このシリアルデータをパラレルデータに
変換するステップと、このシンクパターンの先頭ビット
と１つのパラレルデータに変換されるシリアルデータの
先頭ビットとのずれを検出するステップと、このずれの
大きさに基づき、前後して変換された２つのパラレルデ
ータから、このシンクパターンと先頭ビットの揃ったパ
ラレルデータを取り出すステップとを有するビットスリ
ップキャンセル方法をも提案する。

【００２０】この方法によれば、前述のビットスリップ
キャンセル装置について説明したのと全く同様にして、
回路規模の大型化を招くことなく、ビデオテープ上の１
トラックあたり多数回ビットスリップがキャンセルされ
るようになる。

【００２１】

【発明の実施の形態】図１は、本発明によるビットスリ
ップキャンセル装置の構成の一例を示すブロック図であ
る。この装置は、デジタルＶＴＲに採用されるものであ
り、ビデオテープから磁気ヘッドで読み出したＲＦ信号
をコンパレータで２値化した信号（シリアルデータ）
が、シンク検出回路６に送られると共に、直並列変換回
路（以下Ｓ／Ｐ回路と呼ぶ）１に送られる。

【００２２】シンク検出回路６は、このシリアルデータ
からシンクパターン（一例として１６ビットのデータと
する）を検出する回路である。図２は、このシンク検出
回路６の構成例を示す。このシリアルデータは、１６段
のシフトレジスタ６１に入力して、図示しないＰＬＬに
よる再生クロック（以下単にクロックと呼ぶ）をシフト
パルスとしてシフトされる。シフトレジスタ６１の各段
の出力（すなわちこのシリアルデータから１ビットずつ
シフトさせつつ抜き出した１６ビットのパターン）は、
比較器６２に送られる。比較器６２は、この１６ビット
のパターンを、信号フォーマットに則ったシンクパター
ンと比較し、両者が一致したタイミングで１ビットのシ
ンクパルスを出力する。

【００２３】Ｓ／Ｐ回路１は、このシリアルデータを８
ビットのパラレルデータに変換する回路である。図３
は、このＳ／Ｐ回路１の構成例を示す。このシリアルデ
ータは、直列に配置された８段の遅延回路１１〜１８に
よりそれぞれ１クロック周期ずつ遅延される。各遅延回
路１１〜１８の出力は、遅延回路１１，１８の出力をそ
れぞれ最下位，最上位ビットとして、ＦＦ部１９に送ら
れる。ＦＦ部１９は、遅延回路１１〜１８に１対１に対
応して並列に配置された８個のＤ−ＦＦ（フリップ・フ
ロップ）から成っており、それらのＤ−ＦＦが８クロッ
ク周期毎に同じタイミングで入力を保持する（このタイ
ミングを決定する回路については後述する）ことによ
り、８ビットのパラレルデータがＦＦ部１９から出力さ
れる。

【００２４】図１に戻り、このビットスリップキャンセ
ル装置では、Ｓ／Ｐ回路１で得られるパラレルデータの
ビット数８に応じた桁数である３桁の２進カウンタ２
が、クロックをカウントしてカウント値１，２、…７，
０を繰り返し出力する。この出力は、デコーダ３及びＦ
Ｆ部４に送られる。

【００２５】デコーダ３は、このカウント値が０になる
毎に（すなわち８クロック周期毎に）、Ｓ／Ｐ回路１中
のＦＦ部１９（図３）の各Ｄ−ＦＦにイネーブル信号を
送り、このイネーブル信号のタイミングでそれらのＤ−
ＦＦが入力を保持する。

【００２６】ＦＦ部４は、カウンタ２の各桁の出力に１
対１に対応して並列に配置された３個のＤ−ＦＦから成
っている。それらのＤ−ＦＦが、シンク検出回路６から
のシンクパルスをイネーブル信号として入力を保持する
ことにより、１つのシンクパターンの検出時から次のシ
ンクパターンの検出時まで、一定のカウント値がＦＦ部
４から出力される。

【００２７】ここで、Ｓ／Ｐ回路１により１つのパラレ
ルデータに変換されるシリアルデータの先頭ビットと、
シンク検出回路６で検出されたシンクパターンの先頭ビ
ットとが揃っている場合には、カウンタ２のカウント値
が０のときにＦＦ部４にイネーブル信号が与えられるの
で、ＦＦ部４の出力値は０となる。

【００２８】これに対し、このシリアルデータの先頭ビ
ットよりもシンクパターンの先頭ビットが１ビットだけ
遅れている場合には、カウンタ２のカウント値が０から
１に変わったときにＦＦ部４にイネーブル信号が与えら
れるので、ＦＦ部４の出力値は１となる。同様にして、
このシリアルデータの先頭ビットよりもシンクパターン
の先頭ビットが２，３，…７ビットだけ遅れている場合
には、カウンタ２のカウント値がそれぞれ２，３，…７
になったときにＦＦ部４にイネーブル信号が与えられる
ので、ＦＦ部４の出力値はそれぞれ２，３，…７とな
る。

【００２９】このようにして、Ｓ／Ｐ回路１により１つ
のパラレルデータに変換されるシリアルデータの先頭ビ
ットとシンク検出回路６で検出されたシンクパターンの
先頭ビットとのずれが、ＦＦ部４の出力値（すなわちＳ
／Ｐ回路１からパラレルデータが出力されるタイミング
でのカウンタ２のカウント値０とシンク検出回路６によ
りシンクパターンが検出されたタイミングでのカウンタ
２のカウント値との差）として検出される。

【００３０】Ｓ／Ｐ回路１から出力されたパラレルデー
タはバレルシフタ回路（以下ＢＳ回路と呼ぶ）５に送ら
れ、ＦＦ部４の出力もＢＳ回路５に送られる。図４は、
このＢＳ回路５の構成例を示す。バレルシフタ５１は、
第１のデータ入力端子ｉｎ１，第２のデータ入力端子ｉ
ｎ０，制御入力端子及び出力端子を有しており、Ｓ／Ｐ
回路１からのパラレルデータ，ＦＦ部４の出力はそれぞ
れデータ入力端子ｉｎ１，制御入力端子に入力する。デ
ータ入力端子ｉｎ０には、後述するように、出力端子か
ら直前に出力された１６ビットのパラレルデータのうち
の下位８ビットが帰還される。

【００３１】周知のようにバレルシフタは桁移動を一度
に複数ビット行なう回路であるが、ここではバレルシフ
タ５１は、データ入力端子ｉｎ０への入力を、ＦＦ部４
の出力値（すなわち前述のシリアルデータの先頭ビット
とシンクパターンの先頭ビットとのずれの大きさ）に応
じたビット数だけシフトさせてデータ入力端子ｉｎ１へ
の入力と共に出力する。

【００３２】図５は、このずれの大きさとバレルシフタ
５１の出力との関係を示す。ずれの大きさが１のときに
は、バレルシフタ５１は、データ入力端子ｉｎ０への入
力のうちの上位７ビットを上位ビットとし、データ入力
端子ｉｎ１への入力をそれに続く下位ビットとし、それ
よりも下位の１ビット（最下位ビット）に‘０’を付加
して出力する。ずれの大きさが２のときには、データ入
力端子ｉｎ０への入力のうちの上位６ビットを上位ビッ
トとし、データ入力端子ｉｎ１への入力をそれに続く下
位ビットとし、それよりも下位の２ビットに‘０’を付
加して出力する。

【００３３】同様に、ずれの大きさが３，４、…７のと
きには、データ入力端子ｉｎ０への入力のうちの上位
５，４、…１ビットを上位ビットとし、データ入力端子
ｉｎ１への入力をそれに続く下位ビットとし、それより
も下位の３，４、…７ビットに‘０’を付加して出力す
る。そしてずれの大きさが１のときには、データ入力端
子ｉｎ１への入力を上位ビットとし、それよりも下位の
８ビットに‘０’を付加して出力する。

【００３４】バレルシフタ５１の出力は、ＦＦ部５２に
送られる。ＦＦ部５２は、バレルシフタ５１の各ビット
の出力に１対１に対応して並列に配置された１６個のＤ
−ＦＦから成っており、それらのＤ−ＦＦが、バレルシ
フタ５１のデータ入力端子ｉｎ１にパラレルデータが入
力されるタイミング毎に（すなわち８クロック周期毎
に）入力を保持する。

【００３５】ＦＦ部５２のうちバレルシフタ５１の下位
８ビットの出力に対応したＤ−ＦＦの出力は、バレルシ
フタ５１のデータ入力端子ｉｎ０に送られる。これによ
り、データ入力端子ｉｎ０は、バレルシフタ５１から直
前に出力された１６ビットのパラレルデータのうちの下
位８ビットが帰還される。

【００３６】他方、ＦＦ部５２のうちバレルシフタ５１
の上位８ビットの出力に対応したＤ−ＦＦの出力は、Ｂ
Ｓ回路５から外部に出力されてデジタルＶＴＲ内の図示
しない後段の信号処理回路に送られる。

【００３７】次に、このビットスリップキャンセル装置
によるビットスリップのキャンセル動作の一例を、図６
のタイミングチャートを参照して説明する。図６Ａに示
すように、Ｓ／Ｐ回路１からバレルシフタ５１のデータ
入力端子ｉｎ１に、上位４ビットのデータａ及び下位４
ビットのデータｂから成るパラレルデータが入力し、続
いて上位４ビットのデータｃ及び下位４ビットのデータ
ｄから成るパラレルデータが入力し、続いて上位４ビッ
トのデータｅ及び下位４ビットのデータｆから成るパラ
レルデータが入力し、続いて上位４ビットのデータｇ及
び下位４ビットのデータｈから成るパラレルデータが入
力し、続いて上位４ビットのデータｉ及び下位４ビット
のデータｊから成るパラレルデータが入力し、このうち
の１６ビットのデータｄ〜ｇがシンクパターンであると
する。

【００３８】この場合、図６Ａにも表れているように、
Ｓ／Ｐ回路１により１つのパラレルデータに変換される
シリアルデータの先頭ビットよりもシンクパターンの先
頭ビットが４ビットだけ遅れている（すなわち、図６Ｂ
に示すように、このシリアルデータの先頭ビットとシン
クパターンの先頭ビットとのずれの大きさが４である）
ので、ＦＦ部４の出力値も４となる。

【００３９】したがってこの場合、図５に示したこのず
れの大きさとバレルシフタ５１の出力との関係に基づ
き、バレルシフタ５１は、データ入力端子ｉｎ０への入
力のうちの上位４ビットを上位ビットとし、データ入力
端子ｉｎ１への入力をそれに続く下位ビットとし、それ
よりも下位の４ビットに‘０’を付加して出力する。

【００４０】この場合バレルシフタ５１からは、図６Ｃ
に示すように、データ入力端子ｉｎ１にデータｅ及びｆ
から成るパラレルデータが入力したタイミングでは、デ
ータｄを上位ビットとし、データｅ，ｆをそれに続く下
位ビットとし、それよりも下位の４ビットに‘０’を付
加したデータ（すなわちシンクパターンと先頭ビットの
揃ったパラレルデータ）が出力され、そのうちの上位８
ビットのデータｄ及びｅがＢＳ回路５から出力される。

【００４１】続いてデータ入力端子ｉｎ１にデータｇ及
びｈから成るパラレルデータが入力したタイミングで
は、バレルシフタ５１から、直前にＢＳ回路５から出力
されたデータｅに続くデータｆを上位ビットとし、デー
タｇ，ｈをそれに続く下位ビットとし、それよりも下位
の４ビットに‘０’を付加したデータが出力され、その
うちの上位８ビットのデータｆ及びｇがＢＳ回路５から
出力される。以下、同様にして、データの連続性を維持
しながら、ＢＳ回路５からデータが出力される。

【００４２】その後、図６Ａに示すように、バレルシフ
タ５１のデータ入力端子ｉｎ１に、上位４ビットのデー
タｋ及び下位４ビットのデータｌから成るパラレルデー
タが入力し、続いて上位４ビットのデータｍとビットス
リップによる空白の２ビットと下位２ビットのデータｎ
から成るパラレルデータが入力し、続いて上位６ビット
のデータｏ及び下位２ビットのデータｐから成るパラレ
ルデータが入力し、続いて上位６ビットのデータｑ及び
下位２ビットのデータｒから成るパラレルデータが入力
し、続いて上位６ビットのデータｓ及び下位２ビットの
データｔから成るパラレルデータが入力し、このうちの
１６ビットのデータｎ〜ｑがシンクパターンであるとす
る。

【００４３】この場合、図６Ａにも表れているように、
ビットスリップの発生により、Ｓ／Ｐ回路１により１つ
のパラレルデータに変換されるシリアルデータの先頭ビ
ットに対するシンクパターンの先頭ビットの遅れが６ビ
ットに拡大している（すなわち、図６Ｂに示すように、
このシリアルデータの先頭ビットとシンクパターンの先
頭ビットとのずれの大きさが６になっている）ので、Ｆ
Ｆ部４の出力値も６となる。

【００４４】したがってこの場合、図５に示したこのず
れの大きさとバレルシフタ５１の出力との関係に基づ
き、バレルシフタ５１は、データ入力端子ｉｎ０への入
力のうちの上位２ビットを上位ビットとし、データ入力
端子ｉｎ１への入力をそれに続く下位ビットとし、それ
よりも下位の６ビットに‘０’を付加して出力する。

【００４５】この場合バレルシフタ５１からは、図６Ｃ
に示すように、データ入力端子ｉｎ１にデータｏ及びｐ
から成るパラレルデータが入力したタイミングでは、ビ
ットスリップによる空白の２ビットを上位ビットとし、
データｏ，ｐをそれに続く下位ビットとし、それよりも
下位の６ビットに‘０’を付加したデータ（すなわちシ
ンクパターンと先頭ビットが揃っているがシンクパター
ンのうちの上位２ビットのデータｎは欠落したパラレル
データ）が出力され、そのうちの上位８ビットのビット
スリップによる空白の２ビット及びデータｏがＢＳ回路
５から出力される。尚、このときシンクパターンは一部
が欠落してＢＳ回路５から出力されることになるが、シ
ンクパターンに続くデータには欠落は生じないので、デ
ータの復調には全く支障はない。

【００４６】続いてデータ入力端子ｉｎ１にデータｑ及
びｒから成るパラレルデータが入力したタイミングで
は、直前にＢＳ回路５から出力されたデータｏに続くデ
ータｐを上位ビットとし、データｑ，ｒをそれに続く下
位ビットとし、それよりも下位の６ビットに‘０’を付
加したデータが出力され、そのうちの上位８ビットのデ
ータｐ及びｑがＢＳ回路５から出力される。以下、同様
にして、データの連続性を維持しながら、ＢＳ回路５か
らデータが出力される。

【００４７】以上の動作例から明らかなように、ビット
スリップの発生の前後では１つのパラレルデータに変換
されるシリアルデータの先頭ビットとシンク検出回路か
らのシンクパターンの先頭ビットとのずれの大きさが変
化するにもかかわらず、このビットスリップキャンセル
装置によれば、ビットスリップの発生の前後にわたって
常にシンクパターンと先頭ビットの揃ったパラレルデー
タがＢＳ回路５から出力されるので、ビットスリップが
キャンセルされている。

【００４８】そして、ビデオテープの再生時に１トラッ
クあたり多数回ビットスリップが発生することによりこ
のずれが大きさが多数回変化しても、その都度シンクパ
ターンと先頭ビットの揃ったパラレルデータがＢＳ回路
５から出力されるので、それらのビットスリップが全て
キャンセルされることになる。

【００４９】しかも、このずれを検出する回路をカウン
タ，デコーダ及びＦＦで構成し、シンクパターンと先頭
ビットの揃ったパラレルデータを取り出す回路もバレル
シフタ及びＦＦ部で構成しているので、従来のビットス
リップキャンセル方式におけるように１トラックあたり
のビットスリップのキャンセル可能な回数に制限をなく
すためにシフトレジスタの段数を増やさなければならな
い場合と比較して、回路規模が小型化される。

【００５０】なお、以上の例では、このずれを検出する
回路をカウンタ，デコーダ及びＦＦで構成し、シンクパ
ターンと先頭ビットの揃ったパラレルデータを取り出す
回路をバレルシフタ及びＦＦで構成しているが、これら
の回路を、その他の適宜のデジタル回路で実現したり、
あるいはマイクロコンピュータによりソフトウェア的に
実現したりしてもよい。

【００５１】また、以上の例ではデジタルＶＴＲに本発
明を採用しているが、ビデオテープ以外のデジタル記録
媒体（例えば光ディスク）の再生装置にも本発明を採用
してもよい。また、本発明は、以上の実施例に限らず、
本発明の要旨を逸脱することなく、その他様々の構成を
とりうることはもちろんである。

【００５２】

【発明の効果】以上のように、本発明によれば、例えば
ビデオテープの再生時に１トラックあたり多数回ビット
スリップが発生しても、それらのビットスリップを全て
キャンセルすることができる。しかも、従来のビットス
リップキャンセル方式と比較して、回路規模を小型化す
ることができる。

【図面の簡単な説明】

【図１】本発明によるビットスリップキャンセル装置の
構成の一例を示すブロック図である。

【図２】図１のシンク検出回路６の構成例を示すブロッ
ク図である。

【図３】図１のＳ／Ｐ回路１の構成例を示すブロック図
である。

【図４】図１のＢＳ回路５の構成例を示すブロック図で
ある。

【図５】図１のＦＦ部４の出力値と図４のバレルシフタ
５１の出力との関係を示す図である。

【図６】図１のビットスリップキャンセル装置の動作例
の説明に供するタイミングチャートである。

【図７】従来のビットスリップキャンセル方式で用いら
れる回路の一例を示すブロック図である。

【図８】図７の回路の動作例を示す図である。

【図９】従来のビットスリップキャンセル方式でのシン
ク検出回路の処理の一例を示す図である。

【符号の説明】

１…直並列変換回路（Ｓ／Ｐ回路）、 ２…カウンタ、
３…デコーダ、 ４，１９，５２…ＦＦ部、 ５…バ
レルシフタ回路（ＢＳ回路）、 ６…シンク検出回路、
１１〜１８…遅延回路、 ５１…バレルシフタ、 ６
１…シフトレジスタ、 ６２…比較器

Claims (4)

【特許請求の範囲】
1. 【請求項１】 デジタル記録媒体から読み出されたシリ
   アルデータをパラレルデータに変換する直並列変換回路
   と、 シンク検出回路により前記シリアルデータから検出され
   たシンクパターンの先頭ビットと前記直並列変換回路に
   より１つのパラレルデータに変換されるシリアルデータ
   の先頭ビットとのずれを検出する回路と、 前記ずれの大きさに基づき、前記直並列変換回路により
   前後して変換された２つのパラレルデータから、前記シ
   ンクパターンと先頭ビットの揃ったパラレルデータを取
   り出す回路とを備えたことを特徴とするビットスリップ
   キャンセル装置。
2. 【請求項２】 請求項１に記載のビットスリップキャン
   セル装置において、 前記ずれを検出する回路は、前記パラレルデータのビッ
   ト数に応じた桁数のカウンタを含み、前記直並列変換回
   路からパラレルデータが出力されるタイミングでの前記
   カウンタのカウント値と前記シンク検出回路によりシン
   クパターンが検出されたタイミングでの前記カウンタの
   カウント値との差として前記ずれを検出することを特徴
   とするビットスリップキャンセル装置。
3. 【請求項３】 請求項１または２に記載のビットスリッ
   プキャンセル装置において、 前記先頭ビットの揃ったパラレルデータを取り出す回路
   は、第１の入力端子に前記直並列変換回路からのパラレ
   ルデータが入力されると共に第２の入力端子に自らの直
   前の出力が帰還され、前記第２の入力端子への入力を前
   記ずれの大きさに応じたビット数だけシフトさせて前記
   第１の入力端子への入力と共に出力するバレルシフタを
   含むことを特徴とするビットスリップキャンセル装置。
4. 【請求項４】 デジタル記録媒体から再生されたシリア
   ルデータからシンクパターンを検出するステップと、 前記シリアルデータをパラレルデータに変換するステッ
   プと、 前記シンクパターンの先頭ビットと１つの前記パラレル
   データに変換されるシリアルデータの先頭ビットとのず
   れを検出するステップと、 前記ずれの大きさに基づき、前後して変換された２つの
   前記パラレルデータから、前記シンクパターンと先頭ビ
   ットの揃ったパラレルデータを取り出すステップとを有
   することを特徴とするビットスリップキャンセル方法。