JPH0740667B2 - 制御発振回路 - Google Patents
制御発振回路Info
- Publication number
- JPH0740667B2 JPH0740667B2 JP59216457A JP21645784A JPH0740667B2 JP H0740667 B2 JPH0740667 B2 JP H0740667B2 JP 59216457 A JP59216457 A JP 59216457A JP 21645784 A JP21645784 A JP 21645784A JP H0740667 B2 JPH0740667 B2 JP H0740667B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- delay
- control signal
- frequency
- oscillator circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000010355 oscillation Effects 0.000 claims description 7
- 238000013139 quantization Methods 0.000 claims description 3
- 230000010363 phase shift Effects 0.000 claims description 2
- 125000004122 cyclic group Chemical group 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 239000010410 layer Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L5/00—Automatic control of voltage, current, or power
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
- H03L7/0993—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider and a circuit for adding and deleting pulses
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
Description
【発明の詳細な説明】 本発明は制御信号受信用の入力端子及びクロツク信号供
給用の出力端子を有している制御発振回路に関するもの
である。
給用の出力端子を有している制御発振回路に関するもの
である。
斯種の発振器は特に位相ロツクループに用いられる。記
録担体、特に“コンパクト−デイスクデイジタルオーデ
イオ”用の光学的に読取り可能な記録担体からのデイジ
タル情報を再生するような用途の場合には、発振器を再
生信号のチヤネルビツト周波数にロツクさせる必要があ
り、しかもその発振器が上記チヤネルビツト周波数の変
動に十分速く、かつ正確な方法にて追従し得るようにす
る必要がある。回路コンポーネントの大規模集積化にと
つては斯かる制御発振回路の大部分をデイジタル技法で
構成し得るようにするのが有利である。
録担体、特に“コンパクト−デイスクデイジタルオーデ
イオ”用の光学的に読取り可能な記録担体からのデイジ
タル情報を再生するような用途の場合には、発振器を再
生信号のチヤネルビツト周波数にロツクさせる必要があ
り、しかもその発振器が上記チヤネルビツト周波数の変
動に十分速く、かつ正確な方法にて追従し得るようにす
る必要がある。回路コンポーネントの大規模集積化にと
つては斯かる制御発振回路の大部分をデイジタル技法で
構成し得るようにするのが有利である。
本発明の目的は上述したような諸要求を満足する制御発
振回路を提供することにある。
振回路を提供することにある。
本発明は、制御信号受信用の入力端子及びクロック信号
供給用の出力端子を有している制御発振回路であって： 固定周波数の発振信号を発生する発振器と； 受信した制御信号を丸める、即ち量子化するための量子
化手段であって、前記制御信号を単位ステップの数に近
似させた量子化制御信号及びこの量子化制御信号と前記
受信した制御信号との差を表わす剰余信号を発生する量
子化手段と； 前記剰余信号を受信するために、前記量子化手段に結合
され、前記クロック信号に対応する周波数で前記剰余信
号を累算すべく構成され、且つ斯様に累算した剰余信号
が１単位ステップに相当する予定値以上となる時に補正
信号を発生する累算手段と； 前記量子化手段及び前記累算手段に結合され、前記補正
信号に応答して前記量子化制御信号を１単位ステップで
補正することにより、補正された量子化制御信号を発生
する補正手段と； 前記発振器に結合され、前記補正した量子化制御信号に
従って前記発振信号から取出したクロック信号の周波数
を制御する周波数制御手段；とを具えていることを特徴
とする制御発振回路にある。
供給用の出力端子を有している制御発振回路であって： 固定周波数の発振信号を発生する発振器と； 受信した制御信号を丸める、即ち量子化するための量子
化手段であって、前記制御信号を単位ステップの数に近
似させた量子化制御信号及びこの量子化制御信号と前記
受信した制御信号との差を表わす剰余信号を発生する量
子化手段と； 前記剰余信号を受信するために、前記量子化手段に結合
され、前記クロック信号に対応する周波数で前記剰余信
号を累算すべく構成され、且つ斯様に累算した剰余信号
が１単位ステップに相当する予定値以上となる時に補正
信号を発生する累算手段と； 前記量子化手段及び前記累算手段に結合され、前記補正
信号に応答して前記量子化制御信号を１単位ステップで
補正することにより、補正された量子化制御信号を発生
する補正手段と； 前記発振器に結合され、前記補正した量子化制御信号に
従って前記発振信号から取出したクロック信号の周波数
を制御する周波数制御手段；とを具えていることを特徴
とする制御発振回路にある。
厳格な正しい諸要求に従わない遅延回路の使用を可能と
するために、本発明のさらに他の好適例によれば一連の
遅延回路網の２点における信号の位相を比較する位相比
較回路を設け、該位相比較回路によつて遅延回路網を調
整し得るようにして、周波数f0での遅延時間τに相当す
る位相偏移が360/（ｎ＋１）゜となるようにする。
するために、本発明のさらに他の好適例によれば一連の
遅延回路網の２点における信号の位相を比較する位相比
較回路を設け、該位相比較回路によつて遅延回路網を調
整し得るようにして、周波数f0での遅延時間τに相当す
る位相偏移が360/（ｎ＋１）゜となるようにする。
位相比較を簡単に行なえるようにするには、遅延時間が
τの追加の遅延回路網を前記一連のｎ個の遅延回路網に
直列に配置し、位相比較回路によつてｎ＋１個の全部の
遅延回路網の全位相変動分を制御して、該変動部分が36
0゜に等しくなるようにするのが有利である。
τの追加の遅延回路網を前記一連のｎ個の遅延回路網に
直列に配置し、位相比較回路によつてｎ＋１個の全部の
遅延回路網の全位相変動分を制御して、該変動部分が36
0゜に等しくなるようにするのが有利である。
以下図面につき本発明を説明する。
第１図は本発明による手段を適用し得る装置の一例を示
すブロツク線図である。この第１図にはデイスク状の記
録担体１を断面図をもつて示してある。斯かる記録担体
１は基板２を具えており、この基板にはピツト３と中間
領域４とから成るトラツク構体を形成する。この浮彫り
形式のトラツク構体には反射層５及び透明保護層６を被
着する。浮彫り形式のトラツク構体に含まれる情報は、
レーザ７により発生させたレーザビームをレンズ系８を
介してトラツク上に集束させて投射し、反射ビームを半
透明ミラー９及びビームスプリツター10を介して一列に
配列した４個の光学検出器11a,11b,11c及び11dに投射し
て読取られる。これらの光検出器11a〜11dにより供給さ
れる電流は電流−電圧変換器12により信号電圧V1,V2,V3
及びV4に変換される。
すブロツク線図である。この第１図にはデイスク状の記
録担体１を断面図をもつて示してある。斯かる記録担体
１は基板２を具えており、この基板にはピツト３と中間
領域４とから成るトラツク構体を形成する。この浮彫り
形式のトラツク構体には反射層５及び透明保護層６を被
着する。浮彫り形式のトラツク構体に含まれる情報は、
レーザ７により発生させたレーザビームをレンズ系８を
介してトラツク上に集束させて投射し、反射ビームを半
透明ミラー９及びビームスプリツター10を介して一列に
配列した４個の光学検出器11a,11b,11c及び11dに投射し
て読取られる。これらの光検出器11a〜11dにより供給さ
れる電流は電流−電圧変換器12により信号電圧V1,V2,V3
及びV4に変換される。
トラツク構体の情報を正しく読取るには、レンズ系８の
フオーカシングをフオーカシング制御信号FE′により或
る方法（図示せず）にて制御する。半径方向のトラツキ
ングに対しては、レーザビームによつて形成されるスポ
ツトの半径方向の位置を半径方向制御信号RE′によつて
制御する。これは微制御系であり、粗制御は制御信号C
E′の命令下で光学系7,8,9,10,11の全体を半径方向に動
かすことにより行なうことができる。
フオーカシングをフオーカシング制御信号FE′により或
る方法（図示せず）にて制御する。半径方向のトラツキ
ングに対しては、レーザビームによつて形成されるスポ
ツトの半径方向の位置を半径方向制御信号RE′によつて
制御する。これは微制御系であり、粗制御は制御信号C
E′の命令下で光学系7,8,9,10,11の全体を半径方向に動
かすことにより行なうことができる。
上記各制御信号CE′,RE′及びFE′は信号電圧V1,V2,V3
及びV4から取出される。高周波データ信号を発生するの
に必要な和信号V1＋V2＋V3＋V4以外に、信号FE′用には
信号（V1＋V4）−（V2＋V3）が必要であり、信号CE′及
び信号RE′用には信号（V1＋V2）−（V3＋V4）が必要で
ある。これらの制御信号はいずれも信号電圧V1,V2,V3及
びV4を合成することにより得られる３つの信号Ａ′,B′
及びＣ′から取出すことができる。本例ではこれらの信
号をつぎのように関係づける。即ち、 Ａ′＝V1＋V2 Ｂ′＝V3＋V4 Ｃ′＝V1＋V4 前述した信号V1,V2,V3及びV4の組合せはマトリツクス回
路13により得られる。斯様に信号を組合せれば、４つの
信号の代わりに３つの信号だけをデイジタル化すれば良
いため、局部クロツク周波数としては４つの信号を順次
デイジタル化する場合に用いられる周波数よりも低いク
ロツク周波数を用いることができると云う利点がある。
このために、信号Ａ′,B′及びＣ′をマルチプレクサ14
によつて直列形態に変換し、これらの信号をアナログ−
デイジタル変換器15にてデイジタル化し、ついでこれら
のデイジタル化した信号をデマルチプレクサ16により並
列形態に再変換して対応するデイジタルサンプルA,B及
びＣを得る。マルチプレクサ14、アナログ−デイジタル
変換器15及びデマルチプレクサ16はクロツク信号発生回
路17からクロツク信号を受信する。クロツク信号発生回
路17は発振器18の制御下にて正しい位相関係で所要のク
ロツク信号を供給して、サンプルA,B及びＣがデータ信
号のビツト周波数と同期して供給されるようにする。
及びV4から取出される。高周波データ信号を発生するの
に必要な和信号V1＋V2＋V3＋V4以外に、信号FE′用には
信号（V1＋V4）−（V2＋V3）が必要であり、信号CE′及
び信号RE′用には信号（V1＋V2）−（V3＋V4）が必要で
ある。これらの制御信号はいずれも信号電圧V1,V2,V3及
びV4を合成することにより得られる３つの信号Ａ′,B′
及びＣ′から取出すことができる。本例ではこれらの信
号をつぎのように関係づける。即ち、 Ａ′＝V1＋V2 Ｂ′＝V3＋V4 Ｃ′＝V1＋V4 前述した信号V1,V2,V3及びV4の組合せはマトリツクス回
路13により得られる。斯様に信号を組合せれば、４つの
信号の代わりに３つの信号だけをデイジタル化すれば良
いため、局部クロツク周波数としては４つの信号を順次
デイジタル化する場合に用いられる周波数よりも低いク
ロツク周波数を用いることができると云う利点がある。
このために、信号Ａ′,B′及びＣ′をマルチプレクサ14
によつて直列形態に変換し、これらの信号をアナログ−
デイジタル変換器15にてデイジタル化し、ついでこれら
のデイジタル化した信号をデマルチプレクサ16により並
列形態に再変換して対応するデイジタルサンプルA,B及
びＣを得る。マルチプレクサ14、アナログ−デイジタル
変換器15及びデマルチプレクサ16はクロツク信号発生回
路17からクロツク信号を受信する。クロツク信号発生回
路17は発振器18の制御下にて正しい位相関係で所要のク
ロツク信号を供給して、サンプルA,B及びＣがデータ信
号のビツト周波数と同期して供給されるようにする。
種々の制御信号を発生させるためには、データ信号スペ
クトルをできるだけ抑圧するのが重要である。これはデ
ータパターン（ピツト及び中間領域）と同期するサンプ
ルを選択することにより達成されるため、瞬時サンプリ
ング周波数はデータ信号の瞬時周波数に等しくなるよう
にする。この目的のために、各ピツト（３）及び各中間
領域（４）に対する１つのサンプルを各サンプルA,B及
びＣから選択し、かつ、読出しに係わる光学伝達関数の
影響（信号振幅値はピツトに対して投射されるレーザビ
ームの位置の関数となり、その振幅値はピツトの縁部に
向つて次第に低下する）を最小にするために、或る特定
数のクロツク周期よりも長い、本例では５クロツク周期
よりも長いピツト及び中間領域に対するサンプルだけを
取出すようにする。この目的のため、検出器19（これに
ついては第２図につき後に詳述する。）を設け、１つの
ピツトで６番目のサンプルが検出される際に上記検出器
19により出力端子20にパルスを発生させ、１つの中間領
域で６番目のサンプルが検出される際に検出器19の出力
端子21にパルスを発生させる。検出器19は発振器18から
のクロツク信号を入力端子22にて受信すると共に加算器
25により得られ、回路24によつて等化される信号ＡとＢ
のデイジタル和信号を入力端子23にて受信する。
クトルをできるだけ抑圧するのが重要である。これはデ
ータパターン（ピツト及び中間領域）と同期するサンプ
ルを選択することにより達成されるため、瞬時サンプリ
ング周波数はデータ信号の瞬時周波数に等しくなるよう
にする。この目的のために、各ピツト（３）及び各中間
領域（４）に対する１つのサンプルを各サンプルA,B及
びＣから選択し、かつ、読出しに係わる光学伝達関数の
影響（信号振幅値はピツトに対して投射されるレーザビ
ームの位置の関数となり、その振幅値はピツトの縁部に
向つて次第に低下する）を最小にするために、或る特定
数のクロツク周期よりも長い、本例では５クロツク周期
よりも長いピツト及び中間領域に対するサンプルだけを
取出すようにする。この目的のため、検出器19（これに
ついては第２図につき後に詳述する。）を設け、１つの
ピツトで６番目のサンプルが検出される際に上記検出器
19により出力端子20にパルスを発生させ、１つの中間領
域で６番目のサンプルが検出される際に検出器19の出力
端子21にパルスを発生させる。検出器19は発振器18から
のクロツク信号を入力端子22にて受信すると共に加算器
25により得られ、回路24によつて等化される信号ＡとＢ
のデイジタル和信号を入力端子23にて受信する。
サンプルA,B及びＣの各々は、それぞれ遅延回路網26,27
及び28によつて発振器18の３クロツク周期（３τ）分だ
け遅延され、ついでそれぞれ等化器29,30及び31によつ
て等化され、つぎにそれぞれ保持回路32及び33,34及び3
5並びに36に供給される。保持回路32,34及び36は検出器
19の出力端子21に現われる信号によつてクロツクされ、
また、保持回路33及び35は検出器19の出力端子20に現わ
れる信号によつてクロツクされる。５クロツク周期より
も長い各中間領域を走査している期間中には、サンプル
A,B及びＣの各３番目のサンプルa,b及びｃが各保持回路
32,34及び36の出力端子38,40及び42にそれぞれ現われ、
また、５クロツク周期よりも長い各ピツトを走査してい
る期間中には、サンプルＡ及びＢの各３番目のサンプル
及びが各保持回路33及び35の出力端子39及び41に現
われる。
及び28によつて発振器18の３クロツク周期（３τ）分だ
け遅延され、ついでそれぞれ等化器29,30及び31によつ
て等化され、つぎにそれぞれ保持回路32及び33,34及び3
5並びに36に供給される。保持回路32,34及び36は検出器
19の出力端子21に現われる信号によつてクロツクされ、
また、保持回路33及び35は検出器19の出力端子20に現わ
れる信号によつてクロツクされる。５クロツク周期より
も長い各中間領域を走査している期間中には、サンプル
A,B及びＣの各３番目のサンプルa,b及びｃが各保持回路
32,34及び36の出力端子38,40及び42にそれぞれ現われ、
また、５クロツク周期よりも長い各ピツトを走査してい
る期間中には、サンプルＡ及びＢの各３番目のサンプル
及びが各保持回路33及び35の出力端子39及び41に現
われる。
信号a,,b,，及びｃは処理回路37に供給され、この
処理回路は出力端子43,44及び45に信号RE,CE及びFEをそ
れぞれ供給すると共にトラツクの消失を表わす記号TL、
信号のドロツプ−アウトを示す信号DO,高周波データ信
号をレベルが低過ぎることを示す信号HFL及びデータ信
号処理するための判定レベルである信号SLを出力端子4
6,47,48及び49にそれぞれ供給する。信号RE,CE及びFEは
デイジタル−アナログ変換器50,51及び52によつてアナ
ログ信号に変換され、ついでこれらの信号は増幅器53,5
4及び55によつて増幅されて、フオ−カシング及びトラ
ツキング制御用のアナログ制御信号RE′,CE′及びFE′
となる。
処理回路は出力端子43,44及び45に信号RE,CE及びFEをそ
れぞれ供給すると共にトラツクの消失を表わす記号TL、
信号のドロツプ−アウトを示す信号DO,高周波データ信
号をレベルが低過ぎることを示す信号HFL及びデータ信
号処理するための判定レベルである信号SLを出力端子4
6,47,48及び49にそれぞれ供給する。信号RE,CE及びFEは
デイジタル−アナログ変換器50,51及び52によつてアナ
ログ信号に変換され、ついでこれらの信号は増幅器53,5
4及び55によつて増幅されて、フオ−カシング及びトラ
ツキング制御用のアナログ制御信号RE′,CE′及びFE′
となる。
加算器25と等化器24とによつて形成される和信号Ａ＋Ｂ
は検出器19だけでなく比較器56及び位相比較回路58にも
供給する。比較器56は判定レベルSLを示す信号も受信し
てデイジタルデータ信号を再生し、このデータ信号を出
力端子57に供給する。位相比較回路58はサンプルＡ＋Ｂ
の位相を記録担体１におけるデータ信号の位相と比較し
て、その位相差の大きさを表わす信号を出力端子59に供
給すると共に判定レベルSLに対する信号Ａ＋Ｂの非対称
性の大きさを表わす信号を出力端子60に供給する。この
出力端子60に供給される信号は回路37に供給する。位相
比較回路58の出力端子59に現われる位相誤差信号は低域
通過フイルタ61を介して発振器18を制御する。
は検出器19だけでなく比較器56及び位相比較回路58にも
供給する。比較器56は判定レベルSLを示す信号も受信し
てデイジタルデータ信号を再生し、このデータ信号を出
力端子57に供給する。位相比較回路58はサンプルＡ＋Ｂ
の位相を記録担体１におけるデータ信号の位相と比較し
て、その位相差の大きさを表わす信号を出力端子59に供
給すると共に判定レベルSLに対する信号Ａ＋Ｂの非対称
性の大きさを表わす信号を出力端子60に供給する。この
出力端子60に供給される信号は回路37に供給する。位相
比較回路58の出力端子59に現われる位相誤差信号は低域
通過フイルタ61を介して発振器18を制御する。
第２図は第１図に示した装置における検出器19の一例を
示したものであり、第３図は第２図に示した回路の作動
説明用の線図である。第２図に示した回路では等化器24
（第１図）からの信号Ａ＋Ｂを入力端子26を介して高域
通過フイルタ62に供給して、低周波成分を除去すること
によりデイジタルデータ信号を簡単な比較器63により再
生し得るようにする。方形データ信号を縁部は例えば微
分器のような回路64によつて検出される。この縁部検出
器64はカウンタ65を始動させる。このカウンタ65は縁部
検出器64からのパルスによつて規定される瞬時から入力
端子22に（発振器18から）供給されるクロツクパルスを
計数する。デコーダ回路66は或る特定の計数値、本例で
は“6"を復号化する。計数値“6"に達するとAND−ゲー
ト67及び68にはパルスが供給される。ゲート67は反転入
力端子にて再生データ信号も受信し、ゲート68もその再
生データ信号を非反転入力端子にて受信する。これがた
め、正のデータ信号（3c）に期間中に計数値が“6"に達
するとゲート68の出力端子21にパルスが現われ、負のデ
ータ信号の期間中に計数値が“6"に達するとゲート67の
出力端子20にパルスが現われるようになる。
示したものであり、第３図は第２図に示した回路の作動
説明用の線図である。第２図に示した回路では等化器24
（第１図）からの信号Ａ＋Ｂを入力端子26を介して高域
通過フイルタ62に供給して、低周波成分を除去すること
によりデイジタルデータ信号を簡単な比較器63により再
生し得るようにする。方形データ信号を縁部は例えば微
分器のような回路64によつて検出される。この縁部検出
器64はカウンタ65を始動させる。このカウンタ65は縁部
検出器64からのパルスによつて規定される瞬時から入力
端子22に（発振器18から）供給されるクロツクパルスを
計数する。デコーダ回路66は或る特定の計数値、本例で
は“6"を復号化する。計数値“6"に達するとAND−ゲー
ト67及び68にはパルスが供給される。ゲート67は反転入
力端子にて再生データ信号も受信し、ゲート68もその再
生データ信号を非反転入力端子にて受信する。これがた
め、正のデータ信号（3c）に期間中に計数値が“6"に達
するとゲート68の出力端子21にパルスが現われ、負のデ
ータ信号の期間中に計数値が“6"に達するとゲート67の
出力端子20にパルスが現われるようになる。
上述したようなことを例証するために、第3a図にはピツ
ト３及びこれらのピツト間に中間領域４を具えている記
録担体におけるデータトラツクの一部分を示してある。
第3b図は第3a図に示したトラツクから生ずるサンプルＡ
＋Ｂを示す。第3c図は比較器63の出力端子に現われる再
生データ信号を示し、この信号はピツト及び中間領域の
長さに相当する周期を有しているほぼ方形状の信号であ
る。第3d図はデータ信号の縁部で形成されるカウンタ65
に対する始動パルスを示し、カウンタ65は第3e図に示し
たクロツク信号のパルスを計数する。カウンタ65はその
計数値が“6"に達する度毎に１個のパルスを供給し、デ
ータ信号が正の期間中（第3c図）、即ち中間領域の期間
中には出力端子21にパルスが現われ（第3f図）、また負
のデータ信号の期間中、即ちピツトの期間中には出力端
子20にパルスが現われる（第3g図）。斯くして３クロツ
ク周期づつ遅延された信号A,B及びＣがサンプルされ
る。第3h図は３クロツク周期分だけ遅延された信号Ａを
示し、この信号に対しては第１図のホールド回路32が５
クロツク周期よりも長い中間領域からの３番目のサンプ
ルを保持し（第3i図に示す信号）、サンプル−ホールド
回路33は５クロツク周期より長い各ピツトからの第３番
目のサンプルを保持する。
ト３及びこれらのピツト間に中間領域４を具えている記
録担体におけるデータトラツクの一部分を示してある。
第3b図は第3a図に示したトラツクから生ずるサンプルＡ
＋Ｂを示す。第3c図は比較器63の出力端子に現われる再
生データ信号を示し、この信号はピツト及び中間領域の
長さに相当する周期を有しているほぼ方形状の信号であ
る。第3d図はデータ信号の縁部で形成されるカウンタ65
に対する始動パルスを示し、カウンタ65は第3e図に示し
たクロツク信号のパルスを計数する。カウンタ65はその
計数値が“6"に達する度毎に１個のパルスを供給し、デ
ータ信号が正の期間中（第3c図）、即ち中間領域の期間
中には出力端子21にパルスが現われ（第3f図）、また負
のデータ信号の期間中、即ちピツトの期間中には出力端
子20にパルスが現われる（第3g図）。斯くして３クロツ
ク周期づつ遅延された信号A,B及びＣがサンプルされ
る。第3h図は３クロツク周期分だけ遅延された信号Ａを
示し、この信号に対しては第１図のホールド回路32が５
クロツク周期よりも長い中間領域からの３番目のサンプ
ルを保持し（第3i図に示す信号）、サンプル−ホールド
回路33は５クロツク周期より長い各ピツトからの第３番
目のサンプルを保持する。
実際上、デイスクにおけるデータ信号の縁部にロックさ
せるクロック周波数はあまり安定しておらず、約50ナノ
秒の変動（ジツター）を呈することを確めた。クロツク
発振器18（第１図）は斯かるジッターがあってもトラツ
キングを正確に維持し得るようにする必要があり、実際
には（±200ナノ秒の周期に対して）10〜15ナノ秒のト
ラツキング精度が適切であることを確めた。
せるクロック周波数はあまり安定しておらず、約50ナノ
秒の変動（ジツター）を呈することを確めた。クロツク
発振器18（第１図）は斯かるジッターがあってもトラツ
キングを正確に維持し得るようにする必要があり、実際
には（±200ナノ秒の周期に対して）10〜15ナノ秒のト
ラツキング精度が適切であることを確めた。
第４図は斯様なトラツキング精度を有する発振回路18の
一例を示したものである。低域通過フィルタ61からのデ
ィジタル位相誤差信号を受信するための入力端子98を具
えている回路100は丸め回路であり、これは上記位相誤
差信号が例えば６ビットの信号であるとすれば、下位２
ビットを打ち切ることにより前記誤差信号を簡単に丸め
ることができ、この打ち切り後に残る４ビットがｍであ
り、下位２ビットが剰余ｒである。このように低域通過
フイルタ61からの位相−誤差信号は丸め回路100によつ
てｍ個のステツプに分割され、このｍ個のステツプは10
〜15ナノ秒のトラツキング精度に相当し、この場合200
ナノ秒を１周期とするクロツク信号に対する10ナノ秒の
１ステツプは18゜の位相差に相当する。このような丸め
回路100は入力端子98にて受信される信号を（量子化信
号の最下位ビットの値に対応する）単位ステップの数に
近似させる量子化手段であり、これにより量子化した信
号と受信した信号との差が剰余記号ｒである。位相誤差
信号をｍ個のステップに割った剰余ｒは加算器101に供
給する。この加算器101は１クロツク周期τ（＝200ナノ
秒）の遅延を呈する遅延回路網102を経る帰還ループに
より累算器として配置して、剰余ｒを累算せしめる。こ
の累算器101が１ステツプを完全に蓄積する度毎に加算
器103はこのステツプを丸め回路（量子化手段）100の出
力信号ｍに加算せしめる。この加算器103の出力信号、
即ち補正した量子化位相誤差信号は固定発振器104の出
力信号を除算する可変除算器105の除数を制御する。１
周期が約200ナノ秒の所望のクロツク信号に対する10ナ
ノ秒の１ステツプは斯かるクロツク信号の周期の1/20に
相当するので、約100MHzの周波数及び数値が20のあたり
で変化する除数を用いることができる。除算器105の出
力端子99には約10ナノ秒のステップが可変の200ナノ秒
のオーダの周期（±5MHz）を有するクロック信号が得ら
れる。
一例を示したものである。低域通過フィルタ61からのデ
ィジタル位相誤差信号を受信するための入力端子98を具
えている回路100は丸め回路であり、これは上記位相誤
差信号が例えば６ビットの信号であるとすれば、下位２
ビットを打ち切ることにより前記誤差信号を簡単に丸め
ることができ、この打ち切り後に残る４ビットがｍであ
り、下位２ビットが剰余ｒである。このように低域通過
フイルタ61からの位相−誤差信号は丸め回路100によつ
てｍ個のステツプに分割され、このｍ個のステツプは10
〜15ナノ秒のトラツキング精度に相当し、この場合200
ナノ秒を１周期とするクロツク信号に対する10ナノ秒の
１ステツプは18゜の位相差に相当する。このような丸め
回路100は入力端子98にて受信される信号を（量子化信
号の最下位ビットの値に対応する）単位ステップの数に
近似させる量子化手段であり、これにより量子化した信
号と受信した信号との差が剰余記号ｒである。位相誤差
信号をｍ個のステップに割った剰余ｒは加算器101に供
給する。この加算器101は１クロツク周期τ（＝200ナノ
秒）の遅延を呈する遅延回路網102を経る帰還ループに
より累算器として配置して、剰余ｒを累算せしめる。こ
の累算器101が１ステツプを完全に蓄積する度毎に加算
器103はこのステツプを丸め回路（量子化手段）100の出
力信号ｍに加算せしめる。この加算器103の出力信号、
即ち補正した量子化位相誤差信号は固定発振器104の出
力信号を除算する可変除算器105の除数を制御する。１
周期が約200ナノ秒の所望のクロツク信号に対する10ナ
ノ秒の１ステツプは斯かるクロツク信号の周期の1/20に
相当するので、約100MHzの周波数及び数値が20のあたり
で変化する除数を用いることができる。除算器105の出
力端子99には約10ナノ秒のステップが可変の200ナノ秒
のオーダの周期（±5MHz）を有するクロック信号が得ら
れる。
第４図の回路の変形例を第５図につき説明する。この回
路では（第４図に示した回路の加算器103からの）数ス
テツプに量子化した位相誤差信号を入力端子106にて受
信する。
路では（第４図に示した回路の加算器103からの）数ス
テツプに量子化した位相誤差信号を入力端子106にて受
信する。
第５図の回路は所望周波数（通常4.31MHz）にほぼ同調
する固定発振器107を具えている。この発振器の出力信
号はｎ個の遅延回路網1081〜108nを通過し、これらの遅
延回路網の各遅延時間は所望ステツプの大きさ、即ち10
〜15ナノ秒に相当する。ｎ個の遅延回路網の全遅延時間
はクロツク信号の１周期分に等しくする必要があり、こ
れがため最終遅延回路網108nの出力信号を位相比較器10
9によつて発振器107を出力信号と比較する。位相比較器
109の出力信号が積分器110を介して遅延回路網108の遅
延時間を制御するようにして、これらの遅延回路網全体
が正確にクロツク信号の１周期分遅延するようにする。
遅延回路網108にはタツプ1111〜111nをつける。入力端
子106に供給される丸め位相誤差信号は累算器112に供給
する。この累算器はマルチプレクサ113を介して斯かる
累積器の内容に応じて出力端子99を遅延回路のタツプ11
1の１つに接続する。ｎ個の計数ステツプ毎に累算器112
は初期状態にリセツトされる。これがため、ｎ＝16を選
択するのが有利であり、従つて４ビツトカウンタを用い
ることができる。
する固定発振器107を具えている。この発振器の出力信
号はｎ個の遅延回路網1081〜108nを通過し、これらの遅
延回路網の各遅延時間は所望ステツプの大きさ、即ち10
〜15ナノ秒に相当する。ｎ個の遅延回路網の全遅延時間
はクロツク信号の１周期分に等しくする必要があり、こ
れがため最終遅延回路網108nの出力信号を位相比較器10
9によつて発振器107を出力信号と比較する。位相比較器
109の出力信号が積分器110を介して遅延回路網108の遅
延時間を制御するようにして、これらの遅延回路網全体
が正確にクロツク信号の１周期分遅延するようにする。
遅延回路網108にはタツプ1111〜111nをつける。入力端
子106に供給される丸め位相誤差信号は累算器112に供給
する。この累算器はマルチプレクサ113を介して斯かる
累積器の内容に応じて出力端子99を遅延回路のタツプ11
1の１つに接続する。ｎ個の計数ステツプ毎に累算器112
は初期状態にリセツトされる。これがため、ｎ＝16を選
択するのが有利であり、従つて４ビツトカウンタを用い
ることができる。
位相誤差の大きさに応じ、タツプの１つは累算器112を
介して選択される。位相差が大きくなる場合（即ち、出
力端子99における所望クロツク周波数と発振器107の周
波数との差違が大きくなる場合）には、出力端子99は位
相誤差、従つて周波数の差に応じてマルチプレクサ113
を介してタツプ111を走査し、かつ再度ｎ個の計数ステ
ツプ毎に累算処理を開始し、これはｎ個のステツプが出
力信号の１周期分に相当するから、不連続となることは
ない。従つて、出力端子99に現われる信号の位相及び周
波数は発振器107からの信号の位相変調によるものであ
り、この位相変調は360/n゜の個別ステツプで行われ
る。
介して選択される。位相差が大きくなる場合（即ち、出
力端子99における所望クロツク周波数と発振器107の周
波数との差違が大きくなる場合）には、出力端子99は位
相誤差、従つて周波数の差に応じてマルチプレクサ113
を介してタツプ111を走査し、かつ再度ｎ個の計数ステ
ツプ毎に累算処理を開始し、これはｎ個のステツプが出
力信号の１周期分に相当するから、不連続となることは
ない。従つて、出力端子99に現われる信号の位相及び周
波数は発振器107からの信号の位相変調によるものであ
り、この位相変調は360/n゜の個別ステツプで行われ
る。
第１図は本発明による手段を適用し得る装置の一例を示
すブロツク線図； 第２図は第１図に示した装置に用いられる検出器（19）
の一例を示すブロツク線図； 第３図は第２図に示した検出器の作動説明用線図； 第４図は本発明による発振回路（第１図の18）の一例を
示すブロツク線図； 第５図は第４図に示した発振回路の一部変形例を示すブ
ロツク線図である。 １……記録担体、２……基板 ３……ピツト、４……中間領域 ５……反射層、６……透明保護層 ７……レーザ、８……レンズ系 ９……半透明ミラー、10……ビームスプリツター 11a〜11d……光検出器 12……電流−電圧変換器 13……マトリツクス回路 14……マルチプレクサ 15……アナログ−デイジタル変換器 16……デマルチプレクサ 17……クロツク信号発生器 18……発振回路、19……検出器 24……等化器、25……加算器 26,27,28……遅延回路網 29,30,31……等化器 32,33,34,35,36……保持回路 37……処理回路 50,51,52……デイジタル−アナログ変換器 53,54,55……増幅器、56……比較器 58……位相比較回路、61……低域通過フイルタ 62……高域通過フイルタ 63……比較器 64……縁部検出器（微分器） 65……カウンタ、66……デコーダ 67,68……AND−ゲート 100……丸め回路（量子化手段）、101……加算器（累算
器） 102……遅延回路、103……加算器 104……固定発振器、105……除算器 107……固定発振器 1081〜108n……遅延回路網 109……位相比較器、110……積分器 112……累算器、113……マルチプレクサ
すブロツク線図； 第２図は第１図に示した装置に用いられる検出器（19）
の一例を示すブロツク線図； 第３図は第２図に示した検出器の作動説明用線図； 第４図は本発明による発振回路（第１図の18）の一例を
示すブロツク線図； 第５図は第４図に示した発振回路の一部変形例を示すブ
ロツク線図である。 １……記録担体、２……基板 ３……ピツト、４……中間領域 ５……反射層、６……透明保護層 ７……レーザ、８……レンズ系 ９……半透明ミラー、10……ビームスプリツター 11a〜11d……光検出器 12……電流−電圧変換器 13……マトリツクス回路 14……マルチプレクサ 15……アナログ−デイジタル変換器 16……デマルチプレクサ 17……クロツク信号発生器 18……発振回路、19……検出器 24……等化器、25……加算器 26,27,28……遅延回路網 29,30,31……等化器 32,33,34,35,36……保持回路 37……処理回路 50,51,52……デイジタル−アナログ変換器 53,54,55……増幅器、56……比較器 58……位相比較回路、61……低域通過フイルタ 62……高域通過フイルタ 63……比較器 64……縁部検出器（微分器） 65……カウンタ、66……デコーダ 67,68……AND−ゲート 100……丸め回路（量子化手段）、101……加算器（累算
器） 102……遅延回路、103……加算器 104……固定発振器、105……除算器 107……固定発振器 1081〜108n……遅延回路網 109……位相比較器、110……積分器 112……累算器、113……マルチプレクサ
Claims (6)
- 【請求項１】制御信号受信用の入力端子及びクロック信
号供給用の出力端子を有している制御発振回路であっ
て： 固定周波数の発振信号を発生する発振器（104;107）
と； 受信した制御信号を丸める、即ち量子化するための量子
化手段であって、前記制御信号を単位ステップの数に近
似させた量子化制御信号（ｍ）及びこの量子化制御信号
と前記受信した制御信号との差を表わす剰余信号（ｒ）
を発生する量子化手段（100）と； 前記剰余信号を受信するために、前記量子化手段に結合
され、前記クロック信号に対応する周波数で前記剰余信
号を累算すべく構成され、且つ斯様に累算した剰余信号
が１単位ステップに相当する予定値以上となる時に補正
信号を発生する累算手段（101,102）と； 前記量子化手段及び前記累算手段に結合され、前記補正
信号に応答して前記量子化制御信号を１単位ステップで
補正することにより、補正された量子化制御信号を発生
する補正手段（103）と； 前記発振器（104;107）に結合され、前記補正した量子
化制御信号に従って前記発振信号から取出したクロック
信号の周波数を制御する周波数制御手段（105;108,109,
110,112）； とを備えていることを特徴とする制御発振回路。 - 【請求項２】前記周波数制御手段を、可変除数が前記補
正した量子化制御信号に従って調整される除算器とした
ことを特徴とする特許請求の範囲第１項に記載の制御発
振回路。 - 【請求項３】前記周波数制御手段が可変遅延回路網を具
えていることを特徴とする特許請求の範囲第１項に記載
の制御発振回路。 - 【請求項４】前記可変遅延回路網を遅延時間がτのｎ個
の多数の遅延回路網で構成し、これらの遅延回路網を固
定周波数f0で作動する発振器の出力回路に直列に配置
し、（ｎ＋１）τを制御発振回路の出力端子を前記補正
した量子化制御信号の関数としての遅延回路網の各出力
端子に接続可能とし、（ｎ＋１）位置スイッチを設け、
このスイッチの（ｎ＋１）個の入力端子を遅延回路網の
（ｎ＋１）個の端子に循環順序で接続し、前記遅延回路
網の（ｎ＋１）個の端子をｎ個の遅延回路網の内の最新
の遅延回路の入力端子と、ｎ個の遅延回路網すべての出
力端子に循環順序で接続し、前記遅延回路網の出力端子
を前記制御発振回路の出力端子に接続し、且つ前記補正
した量子化制御信号によってｎ＋１個の係数位置を有す
るカウンタを介して前記スイッチを制御し、前記カウン
タを巡回的に作動させ、このカウンタの係数値によって
ｎ＋１個の端子の内のどの端子を前記スイッチによって
前記制御発振回路の出力端子に接続するのかを決定する
ようにしたことを特徴とする特許請求の範囲第３項に記
載の制御発振回路。 - 【請求項５】一連の遅延回路網の入力端子と出力端子と
の２点における信号の位相を比較する位相比較回路を設
け、この位相比較回路によって遅延回路網を調整し得る
ようにして、周波数f0での遅延時間τに相当する位相偏
移が360/（ｎ＋１）゜となるようにしたことを特徴とす
る特許請求の範囲第４項に記載の制御発振回路。 - 【請求項６】遅延時間がτの追加の遅延回路網を前記一
連のｎ個の遅延回路網に直列に配置し、前記位相比較回
路によってｎ＋１個の全部の遅延回路網の全位相変動分
を制御して、この変動分が360゜に等しくなるようにし
たことを特徴とする特許請求の範囲第５項に記載の制御
発振回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8303561 | 1983-10-17 | ||
| NL8303561A NL8303561A (nl) | 1983-10-17 | 1983-10-17 | Geregelde oscillatorschakeling. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60103731A JPS60103731A (ja) | 1985-06-08 |
| JPH0740667B2 true JPH0740667B2 (ja) | 1995-05-01 |
Family
ID=19842568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59216457A Expired - Lifetime JPH0740667B2 (ja) | 1983-10-17 | 1984-10-17 | 制御発振回路 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4568887A (ja) |
| EP (1) | EP0138276B1 (ja) |
| JP (1) | JPH0740667B2 (ja) |
| KR (1) | KR920010214B1 (ja) |
| DE (1) | DE3469331D1 (ja) |
| ES (1) | ES8506952A1 (ja) |
| HK (1) | HK84591A (ja) |
| NL (1) | NL8303561A (ja) |
| SG (1) | SG49490G (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3676870D1 (de) * | 1985-04-22 | 1991-02-21 | Csk Corp | Binaeres kodierverfahren fuer daten, welche von einer optischen platte gelesen werden und geraet dafuer. |
| NL8502802A (nl) * | 1985-10-14 | 1987-05-04 | Philips Nv | Inrichting voor het uitlezen en/of inschrijven van een optische spoorvormige informatiestruktuur. |
| GB2197553A (en) * | 1986-10-07 | 1988-05-18 | Western Digital Corp | Phase-locked loop delay line |
| JPH07118166B2 (ja) * | 1987-05-21 | 1995-12-18 | パイオニア株式会社 | トラッキング回路 |
| DE3810809A1 (de) * | 1988-03-30 | 1989-10-12 | Fev Motorentech Gmbh & Co Kg | Verfahren zur phasengekoppelten frequenzumsetzung |
| GB2234371A (en) * | 1989-07-07 | 1991-01-30 | Inmos Ltd | Clock generation |
| US6150855A (en) * | 1990-02-06 | 2000-11-21 | Bull, S.A. | Phase-locked loop and resulting frequency multiplier |
| US5159205A (en) * | 1990-10-24 | 1992-10-27 | Burr-Brown Corporation | Timing generator circuit including adjustable tapped delay line within phase lock loop to control timing of signals in the tapped delay line |
| JPH07142997A (ja) * | 1990-11-29 | 1995-06-02 | Internatl Business Mach Corp <Ibm> | ディレイ・ライン較正回路 |
| DE69204144T2 (de) * | 1991-11-25 | 1996-03-21 | Philips Electronics Nv | Phasenregelschleife mit Frequenzabweichungsdetektor und Decodierschaltung mit einer solchen Phasenregelschleife. |
| DE10057905A1 (de) * | 2000-11-21 | 2002-06-06 | Micronas Gmbh | Phasenregelkreis mit Verzögerungselement |
| EP1459447B1 (en) * | 2001-11-30 | 2006-03-08 | Koninklijke Philips Electronics N.V. | Bit-detection arrangement and apparatus for reproducing information |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1601909A (ja) * | 1968-12-27 | 1970-09-21 | ||
| FR2448257A1 (fr) * | 1979-02-05 | 1980-08-29 | Trt Telecom Radio Electr | Dispositif de resynchronisation rapide d'une horloge |
-
1983
- 1983-10-17 NL NL8303561A patent/NL8303561A/nl not_active Application Discontinuation
-
1984
- 1984-02-09 US US06/578,461 patent/US4568887A/en not_active Expired - Fee Related
- 1984-10-10 DE DE8484201456T patent/DE3469331D1/de not_active Expired
- 1984-10-10 EP EP84201456A patent/EP0138276B1/en not_active Expired
- 1984-10-15 ES ES536759A patent/ES8506952A1/es not_active Expired
- 1984-10-16 KR KR1019840006400A patent/KR920010214B1/ko not_active IP Right Cessation
- 1984-10-17 JP JP59216457A patent/JPH0740667B2/ja not_active Expired - Lifetime
-
1990
- 1990-07-04 SG SG494/90A patent/SG49490G/en unknown
-
1991
- 1991-10-24 HK HK845/91A patent/HK84591A/xx unknown
Also Published As
| Publication number | Publication date |
|---|---|
| US4568887A (en) | 1986-02-04 |
| EP0138276A3 (en) | 1985-06-19 |
| DE3469331D1 (en) | 1988-03-17 |
| NL8303561A (nl) | 1985-05-17 |
| EP0138276A2 (en) | 1985-04-24 |
| KR850003091A (ko) | 1985-05-28 |
| JPS60103731A (ja) | 1985-06-08 |
| SG49490G (en) | 1990-08-31 |
| ES536759A0 (es) | 1985-08-01 |
| HK84591A (en) | 1991-11-01 |
| KR920010214B1 (ko) | 1992-11-21 |
| ES8506952A1 (es) | 1985-08-01 |
| EP0138276B1 (en) | 1988-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0138273B1 (en) | Apparatus for reproducing information from an optically readable record carrier | |
| JPH0740667B2 (ja) | 制御発振回路 | |
| KR980012935A (ko) | 재생 장치 및 재생 방법 | |
| EP0138274B1 (en) | Apparatus for reproducing digital information via a transmission medium | |
| EP0249462B1 (en) | Recording disk reproducing apparatus | |
| US6876707B2 (en) | Signal processing circuit and signal processing method | |
| US6879551B2 (en) | Apparatus and method for generating RF signal and control signals in optical disc system | |
| KR20010031917A (ko) | 클럭 리커버리 장치 | |
| US5673211A (en) | Digital data reproducing apparatus | |
| JP2830776B2 (ja) | 高密度記録向けクロック抽出方式 | |
| US7263049B2 (en) | Semi-synchronous receiver and apparatus for reading information | |
| JP3724485B2 (ja) | 信号処理回路及び信号処理方法 | |
| US7158463B2 (en) | High-density disk recording medium and apparatus and method of reproducing data recorded therein | |
| JP3724411B2 (ja) | 信号処理回路及び信号処理方法 | |
| KR100694055B1 (ko) | 워블 위상 동기 루프 | |
| JP2007141330A (ja) | 位相誤差検出回路、位相同期ループ回路および情報再生装置 | |
| JPH05266588A (ja) | 再生装置 | |
| JPH04274057A (ja) | 再生装置 | |
| JP2004326871A (ja) | 位相誤差検出回路および情報再生装置 | |
| JPH04245067A (ja) | 再生装置 | |
| JPS59124013A (ja) | デ−タ再生装置 | |
| JPH07334928A (ja) | 光デイスク再生装置 | |
| JP2003317393A (ja) | 信号処理回路及び信号処理方法 | |
| JP2003318707A (ja) | 信号処理回路及び信号処理方法 | |
| JP2001229628A (ja) | データストローブ用回路及びそれを用いた光ディスク再生装置 |