DE3810809A1 - Verfahren zur phasengekoppelten frequenzumsetzung - Google Patents

Verfahren zur phasengekoppelten frequenzumsetzung

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Description

Die Erfindung bezieht sich auf ein Verfahren zur phasenge­ koppelten Frequenzvervielfachung bzw. Frequenzteilung, bei dem aus einer Eingangsfrequenz eine Ausgangsfrequenz erzeugt wird, die in einem festen rationalen Verhältnis zur Eingangs­ frequenz steht.
In der Meßtechnik, insbesondere in der Meßtechnik der Ver­ brennungskraftmaschinen, ist ebenso wie auf vielen anderen Gebieten der Technik die Aufgabe der Frequenzumsetzung ge­ stellt, und zwar der Umsetzung sowohl nach der Phase als auch der Periode. Eine in diesem Zusammenhang verwendete An­ ordnung ist bekannt unter der Bezeichnung "Phase Locked Loop" (PLL). Dieses Verfahren beruht auf dem Prinzip der ständigen Rückmeldung der Phase und der Periode des Ausgangs­ signals und ihrer Korrektur nach Art einer geschlossenen Re­ gelschleife. Hierdurch ist bedingt, daß bis zu einem mehr oder weniger stabilen Zustand der Umsetzung durchweg eine Einschwingzeit vergeht.
Der Erfindung liegt die Aufgabe zugrunde, insbesondere im Hinblick auf die Meßtechnik von Verbrennungskraftmaschinen ein Verfahren zur Frequenzumsetzung zu schaffen, das schnel­ ler als die bisherigen Verfahren ist und insbesondere keine oder nur eine sehr geringe Einschwingzeit erfordert.
Diese Aufgabe wird dadurch gelöst, daß bei einem Verfahren der eingangs bezeichneten Art die Synchronisation der Aus­ gangsphase mit der Eingangsphase durch eine Steuerung rech­ nerisch erfolgt. Eine geeignete Rechenschaltung oder -ein­ richtung, die nachfolgend auch als "Prozessor" bezeichnet wird, bestimmt die Phase und Periode des Eingangssignals, um daraus die Phase und die Periode des Ausgangssignals zu extrapolieren und den Frequenzausgang entsprechend zu steu­ ern. Durch diese Maßnahme, die sich von bekannten Verfahren der Frequenzumsetzung vor allem durch die Kopplung der Ein­ gangs- und der Ausgangsphase unterscheidet, ist erreicht, daß grundsätzlich systembedingt keinerlei Einschwingzeit be­ nötigt wird.
Die Erfindung wird nachfolgend anhand der Zeichnungen näher beschrieben.
Fig. 1 zeigt schematisch ein erstes Beispiel einer Schaltung zur Ausführung des Verfahrens gemäß der Erfindung.
Fig. 2 zeigt im Diagramm ein Beispiel einer Frequenzumset­ zung.
Fig. 3-5 zeigen weitere Prinzipschaltbilder von Frequenz­ umsetzern zur Ausführung der Erfindung.
Dem in Fig. 1 dargestellten Frequenzumsetzer 1 wird über Eingang 2 das Eingangssignal f 1 zugeführt, und das Ausgangs­ signal f 2 wird am Ausgang 3 abgenommen. Bei Bedarf kann auch über Eingang 4 ein Synchronisationssignal f s angelegt werden. Mit einer ersten Eingangsschaltung 5 ("High Speed Input 1" = HSI 1) werden die Zeitpunkte der Nulldurchgänge bzw. der Flanken des Eingangssignals f 1 registriert. Eine zweite Ein­ gangsschaltung 6 ("High Speed Input 2" = HSI 2) erfaßt das Synchronisationssignal. Die Eingangsschaltungen 5 und 6 ha­ ben die Aufgabe, die über die Eingänge 2 und 4 zugeführten Signale so umzuformen, daß sie von einer Zentraleinheit 7 (Central Processing Unit = CPU) verarbeitet werden können.
Die Ausgänge der Schaltungen 5 und 6 gelangen zu der Zentral­ einheit 7 mit einer Zählerfunktion 8, die mit jeder positi­ ven oder negativen Signalflanke bei Eingang 2 inkrementiert wird. In der Zentraleinheit 7 wird aus dem Eingangssignal das Ausgangssignal berechnet (extrapoliert) und an eine Aus­ gangsschaltung 11 ("High Speed Output" = HSO) weitergegeben. Die Ausgangsschaltung 11 setzt die von der Zentraleinheit 7 numerisch errechneten Informationen in zeitlich definierte Impulsflanken bzw. Nulldurchgänge um. Die Eingangsschaltun­ gen 5 und 6 und die Ausgangsschaltung 11 können sowohl schal­ tungstechnisch als auch programmtechnisch realisiert werden.
Ein Taktgenerator 12 (Clock) ist die gemeinsame Zeitbasis für die Eingangsschaltungen 2 und 4, für die Zentraleinheit 7 und die Ausgangsschaltung 3. Die Zentraleinheit 7 arbeitet in üblicher Weise mit einem Speicher 9 mit wahlfreiem Zugriff (RAM) als Arbeitsspeicher und einem Festwertspeicher 10 (ROM) als Programmspeicher zusammen. Das an Eingang 4 anzu­ legende Synchronisationssignal hat die Aufgabe, die gegen­ seitige Phasenlage von Eingangssignal f 1 zu Ausgangssignal f 2 zu definieren bzw. festzulegen.
Die Arbeitsweise des in Fig. 1 dargestellten Frequenzumset­ zers geht aus Fig. 2 hervor. Linienzug 20 ist das Synchroni­ sationssignal, Linienzug 21 das Eingangssignal f 1 und Li­ nienzug 22 das Ausgangssignal f 2. Das dargestellte Frequenz­ umsetzungsverhältnis ist 3:4, so daß einer Periodendauer T 1 des Eingangssignals von 360° eine Periodendauer T 2 des Aus­ gangssignals von 270° entspricht.
In der Zeit vor t=o wurde das Ausgangssignal entsprechend der aktuellsten Extrapolation vorprogrammiert. Im Zeitpunkt t=o ist der Beginn der Phasenmessung durch das Synchroni­ sationssignal 20 markiert. Im Zeitpunkt der Synchronisation ist die Phase gleich Null. Der Zähler 8 (Fig. 1) für die Eingangsphase wird mit jeder Eingangsperiode T 1 um einen festen Zahlenwert inkrementiert, der frei wählbar ist. Bei dem dargestellten Beispiel beträgt er 360°. Durch die Vor­ gabe des Frequenzumsetzungsverhältnisses ist der Sollwert der Ausgangsphase fest mit der Eingangsphase verknüpft, und damit ist auch das Inkrement der Ausgangsphase je Ausgangs­ periode festgelegt. Im dargestellten Beispiel sind es 270°.
Aus der zeitlichen Lage der Nulldurchgänge bzw. der Signal­ flanken des Eingangssignals, wie sie von den Eingangsschal­ tungen 5 und 6 festgestellt wird, ist die zeitliche Lage der Eingangsphase bekannt. Zur Berechnung der zeitlichen Lage der Ausgangsphase wird der Verlauf der Eingangsphase rech­ nerisch extrapoliert. Bei linearer Extrapolation wird mit der letzten Periode extrapoliert, während bei nichtlinearer Extrapolation (z.B. Polynomextrapolation) mehrere Perioden berücksichtigt werden, so daß auch z.B. die Änderung der Periodendauer in die Berechnung mit eingeht. Dadurch, daß die Synchronisation der Ausgangsphase mit der Eingangsphase durch eine unmittelbare Steuerung rechnerisch erfolgt, er­ gibt sich eine optimal schnelle Arbeitsweise der Umsetzung.
Das in Fig. 3 dargestellte Ausführungsbeispiel bezieht sich auf die Maßnahme, daß die Phasenlage des Ausgangssignals mit Hilfe eines Phasenschiebers bzw. setzbaren Teilers am Frequenzausgang eingestellt wird. Die Phasenlage des Aus­ gangssignals wird also durch Nachtriggerung des Frequenz­ ausgangs eingestellt.
Die Anordnung enthält einen Eingang 31, an dem das Eingangs­ signal anliegt, und einen Eingang 32 für das Synchronisations­ signal sowie einen Ausgang 33, an dem das Ausgangssignal abgegriffen wird. Die Eingänge 31 und 32 sind über Eingangs­ schaltungen 34 und 35 (HSI 1 und HSI 2) mit einer Zentral­ einheit 36 (CPU) verbunden, die mit einem Arbeitsspeicher 37 (RAM) und einem Programmspeicher 38 (ROM) zusammenar­ beitet.
Der Zentraleinheit 36 ist einerseits ein Digital-Analog-Um­ setzer 39 und ein spannungsgesteuerter Oszillator 40 (Vol­ tage Controlled Oscillator = VCO) und andererseits ein setz­ barer Teiler 41 nachgeschaltet. Mit Hilfe des spannungsge­ steuerten Oszillators 40 können viel höhere Frequenzen er­ zeugt werden, als dies mit dem Ausgang des Prozessors mög­ lich ist.
Der Prozessor mißt die Eingangsfrequenz und Phase, berechnet daraus die Ausgangsfrequenz und steuert den Oszillator 40. Die Synchronisation mit dem Eingangssignal erfolgt durch den Synchronisationszähler des setzbaren Teilers 41, der die vom Oszillator 40 gelieferte Frequenz durch N (N = konst.) teilt. Je nach dem Stand des Zählers beim Setzen kann das Ausgangs­ signal N Phasenlagen annehmen. Die Phasendifferenz zwischen Eingangs- und Ausgangsflanke wird vom Prozessor für jede Eingangsperiode neu berechnet. Durch die Flanke des Eingangs­ signals wird der Zähler geladen (getriggert). Somit wird die Phasenlage des Ausgangssignals in Bezug auf das Eingangs­ signal vom Prozessor festgelegt. Die Synchronisation erfolgt hardwaremäßig durch das Eingangssignal. Es handelt sich hier also um eine Frequenzvervielfachung mit Nachsynchronisation.
Fig. 4 zeigt die Maßnahme, daß zusätzlich zu der rechnerisch durchgeführten Synchronisation der Ausgangsphase mit der Eingangsphase durch eine Steuerung eine Phasen- und Frequenz­ rückführung erfolgt. Die Anordnung enthält einen Eingang 42 für das Eingangssignal, einen Eingang 43 für das Synchroni­ sationssignal und einen Ausgang 44, an dem das Ausgangssig­ nal abgegriffen wird. Die Eingänge 42 und 43 sind über Ein­ gangsschaltungen 45 (HSI 1) bzw. 46 (HSI 2) mit Zentralein­ heit 47 verbunden, die in der beschriebenen Weise mit einem Arbeitsspeicher und einem Programmspeicher zusammenarbeitet. Die Zentraleinheit 47 ist über Digital-Analog-Umsetzer 48 und einen spannungsgesteuerten Oszillator 49 mit dem Aus­ gang 44 verbunden. Der Ausgang 44 steht über eine Leitung 50 mit Eingang 51 in Verbindung, von dem das rückgeführte Signal über Eingangsschaltung 52 (HSI 3) in die Zentraleinheit 47 eingegeben wird. Durch diese Maßnahme ist unter Beibehaltung der Vorteile des grundlegenden Prinzips der Erfindung eine noch höhere Flexibilität erreichbar. Es wird also durch den Prozessor Phase und Periode des Ausgangssignals mit den Eingängen verglichen und ein eventuell verbleibender Fehler ausgeregelt.
Die in Fig. 4 dargestellte Variante ist vor allem für Aus­ führungsformen mit einem spannungsgesteuerten Oszillator als Frequenzausgang von Interesse. Ein eventueller Frequenz- und/oder Phasenfehler wird vom Prozessor festgestellt und in der Berechnung der Ausgabefrequenz berücksichtigt. Damit kann innerhalb einer Ausgangsperiode ein Frequenz- und/oder Phasenfehler kompensiert werden.
Fig. 5 zeigt ein weiteres Ausführungsbeispiel eines Frequenz­ umsetzers, und zwar mit variablem Frequenzumsetzungsverhält­ nis und automatischer Bereichswahl. Das Frequenzumsetzungs­ verhältnis ist dabei einstellbar, und der Prozessor trifft selbständig eine Bereichswahl, beispielsweise derart, daß er nur jede zehnte Flanke für die Rechnung berücksichtigt.
Das Eingangssignal gelangt vom Eingang 71 über einen Vor­ teiler 72 in den Frequenzumsetzer 1, der wie die in Fig. 1 dargestellte Anordnung aufgebaut sein kann. Am Eingang 73 liegt ein Synchronisationssignal, das über Vorteiler 74 zum Frequenzumsetzer 1 weitergegeben wird. Der Ausgang des Fre­ quenzumsetzers 1 kann über einen Ausgangsvervielfacher oder Ausgangsteiler 75 zum Ausgang 76 gelangen. Die Einstellung des Frequenzumsetzungsverhältnisses erfolgt durch eine Ein­ stelleinrichtung 77. Wie durch Programmsteuerungen 78 und 79 angedeutet ist, ist eine selbständige Bereichswahl durch den Prozessor derart vorgesehen, daß je nach Frequenzbereich ein Vorteiler bzw. Ausgangsvervielfacher oder Ausgangsteiler programmiert wird, der das Eingangs- bzw. Ausgangssignal her­ unterteilt bzw. vervielfacht.
Hierdurch ist erreicht, daß höhere Frequenzen verarbeitet werden können, indem beispielsweise nur jede zehnte Flanke ausgenutzt wird, um die Eingangsfrequenz zu messen, aus der die Ausgangsfrequenz extrapoliert wird.
Für den Fall, daß die Ausgangsfrequenz sehr niedrig sein soll, kann andererseits auch dem Frequenzumsetzer eine Tei­ lerstufe (Ausgangsteiler) nachgeschaltet werden. Dabei ist sicherzustellen, daß der Beginn der Teilung synchronisiert ist mit der Phasenlage des Eingangssignals.
Die in die Beschreibung, die Ansprüche, die Zusammenfas­ sung und die Zeichnung gegenwärtig oder in einem späteren Zeitpunkt eingesetzten Bezugsziffern dienen ausschließlich dem besseren Verständnis und der Erleichterung der Lesbar­ keit. Sie ollen keinesfalls in irgendeiner Weise den Schutz­ umfang einschränken.

Claims (5)

1. Verfahren zur phasengekoppelten Frequenzvervielfachung bzw. Frequenzteiiung, bei dem aus einer Eingangsfrequenz eine Ausgangsfrequenz erzeugt wird, die in einem festen rationalen Verhältnis zur Eingangsfrequenz steht, dadurch gekennzeichnet, daß die Synchronisation der Ausgangsphase mit der Eingangsphase durch eine Steuerung rechnerisch er­ folgt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Phasenlage des Ausgangssignals durch das Eingangssignal synchronisiert wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Phasenlage des Ausgangssignals mit Hilfe eines Pha­ senschiebers bzw. setzbaren Teilers am Frequenzausgang ein­ gestellt wird.
4. Verfahren nach einem der Ansprüche 1-3, dadurch gekenn­ zeichnet, daß Phase und Periode des Ausgangssignals mit Pha­ se und Periode des Eingangssignals verglichen und Fehler durch einen Prozessor korrigiert werden.
5. Verfahren nach einem der Ansprüche 1-4, dadurch gekenn­ zeichnet, daß die Synchronisation der Ausgangsphase mit der Eingangsphase durch einen Prozessor rechnerisch erfolgt und dieser selbständig eine Bereichswahl trifft.
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