DE2441576A1 - Verfahren und vorrichtung zur codierung und decodierung digitaler informationen - Google Patents

Description

PATENTANWÄLTE

MANITZ, FINSTERWALD & GRÄMKOW

■E/Sö - G 3049 München, den 30. AUG. J974

GENERAL MOTORS CORPORATION Detroit, Michigan, U.S.A.

Verfahren und Vorrichtung zur Codierung und Decodierung digitaler Informationen

Die Erfindung betrifft das Gebiet der digitalen Datenübertragung oder Datenaufzeichnung und bezieht sich speziell auf Verfahren und Vorrichtung zur Codierung und Decodierung digitaler Informationen, um innerhalb eines Kanals begrenzter Bandbreite Daten mit wesentlich höheren Geschwindigkeiten als bisher übertragen zu können oder um eine wesentlich höhere Packungsdichte auf einem Speichermedium zu erzielen.

Ein erfindungsgemäßes Codiersystem läßt sich verwenden

bei vielen verschiedenen Arten der Datenaufzeichnung und -■

Datenwiedergabe, sowie auch bei Nachrichtensystemen, in denen die behandelte Information an verschiedenen Stellen im wesentlichen gleichzeitig codiert und decodiert wird, so z.B. bei pulscodemodulierten Fernsprechsystemen und

dergleichen. _B 0 98 1 6 AO β * β '-2-

DR. G. MANITZ · DIPL.-ING. M. FINSTERWALD DIPL.-ING. W. GRAMKOW ZENTRALKASSE BAYER. VOLKSBANKEN

MÖNCHEN 22. ROBERT-KOCH-STRASSE 1 7 STUTTGART SO (BAD CANNSTATT) MÜNCHEN. KONTO-NUMMER 7370

TEL. (089) 22 42 II. TELEX OS - 29672 PATMF SEELBERGSTR. 23/25. TEL.(07Ü)S6 73 öl POSTSCHECK! MÜNCHEN 77062-80S

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Die Erfindung wird jedoch hauptsächlich im Zusammenhang mit der Datenaufzeichnung beschrieben, und zwar typischerweise Anlagen zur magnetischen Aufzeichnung.

Auf dem Gebiet der digitalen Datenaufzeichnung ist es üblich, die Daten in Binärform durch verschiedene Kombinationen und/oder zeitliche Aufeinanderfolge von Wechseln zwischen zwei stabilen Zuständen darzustellen. Das Hauptziel bei der Speicherung von Informationen ist es, die gewünschte Information genau aufzuzeichnen und wieder zu gewinnen. Es wird jedoch immer wichtiger, die Menge von Daten, die sich innerhalb einer gegebenen Längeneinheit eines Speichermediums (z.B. eines magnetischen Bandes,Platte oder Trommel) unterbringen läßt, zu vergrößern. Dieses letztgenannte Merkmal wird gewöhnlich als "Packungsdichte" der Information bezeichnet und normalerweise in Bit je cm ausgedrückt, d.h. durch die Anzahl der Bits, die sich auf einem Stück des Speichermediums von einem cm Länge speichern läßt. Das Medium zur Speicherung von Binärdaten hat eine Hysteresekennlinie mit zwei stabilen Zuständen, die zwei Richtungen der magnetischen Orientierung von Teilen des Mediums entspricht. Die Speicherung der Information auf dem Medium geschieht mittels eines Aufzeichnungskopfes, der in Übereinstimmung mit der auf das Medium zu schreibenden Information Magnetfelder in der einen oder der anderen zweier Richtungen erzeugt. Normalerweise wird das Medium in eine Vielzahl vorbestimmter gleichlanger Abschnitte unterteilt, die als "Bitzellen" bezeichnet werden und die Grenzen jeder binären Nachrichteneinheit (d.h. jedes Bits) definieren. Die auf dem Medium derart gespeicherte Information wird wiedergewonnen, indem man eine Relativbewegung zwischen dem Medium und einem Wandler schafft, der die Polaritätsänderungen der diskreten Bereiche auf der Oberfläche des Mediums fühlt. Das gefühlte Muster von Plußumkehrungen in

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Verbindung mit einem zusätzlichen Parameter, z.B. mit der Zeit oder der örtlichen Lage, ist für die jeweils gespeicherte Information charakteristisch. Das Muster der Flußumkehrungen bezeichnet man gewöhnlich als "Code".

Bei bestimmten Codierungsarten wie z.B. bei der Doppelfrequenzcodierung gibt es zur Darstellung einer binären 1 zwei Zustandswechsel innerhalb einer Bitzelle, und zwar einen am vorderen Ende und einen in der Mitte. Zur Darstellung einer binären 0 wird nur ein einziger Zustandswechsel am vorderen Ende einer Bitzeile erzeugt. Bei dieser Doppelfrequenzcodierung beträgt der Mindestabstand zwischen den Zustandswechseln eine halbe Bitzelle, wahrend der maximale Abstand zwischen Zustandswechseln eine Bitzelle ist. Da die Packungsdichte in direkter Beziehung zu dem Mindestabstand zwischen Zustandswechseln steht, sind hohe Packungsdichten mit der Doppelfrequenzmethode schwer zu erreichen. Bei einer anderen Codierungsmethode wird eine binäre 1 durch einen einzigen Wechsel in der M±fce einer Bitzelle und eine binäre 0 durch einen einzigen Wechsel an der Vorderseite einer Bitzelle dargestellt, wenn nicht die binäre 0 unmittelbar nach einer binären 1 folgt. In diesem Fall wird der Zustandswechsel, der normalerweise zur Darstellung der binären 0 vorhanden wäre, übersprungen. Diese Codierungsart ist beispielsweise in der USA-Patentschrift 3 414 894 beschrieben und führt dazu, daß der Mindestabstand zwischen aufeinanderfolgenden Zustandswechseln eine Bitzelle beträgt, während der maximale Abstand zwischen aufeinanderfolgenden Zustandswechseln zwei Bitzellen beträgt. Vorschläge zur Geringhaltung der Bit-Verschiebung oder Spitzenwertverschiebung während einer nach dieser Methode erfolgenden Datenaufzeichnung sind in den USA-Patentschriften 3 569 04-7 und 3 623 041 offenbart. Das in der·

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USA-Patentschaft 3 414- 894 beschriebene Codierungsverfahren wird gemäß der USA-Pateitschrift 3 569 04-7 dadurch modifiziert, daß ein zusätzlicher Zustandswechsel übersprungen wird, nämlich derjenige Wechsel, der normalerweise eine binäre O darstellen würde, die einer binären O unmittelbar folgt. Das heißt mit anderen Worten, der Zustandswechsel zur Darstellung einer binären 0 wird nur dann vorgesehen, wenn die binäre 0 unmittelbar einer Bitzelle folgt, in der noch kein Zustandswechsel, weder am Anfang noch in der Mitte, aufgetreten ist. Diese Codierungsart wird wiederum gemäß der USA-Patentschrift 3 623 04-1 dadurch modifiziert, daß ein normalerweise eine binäre 1 darstellender Zustandswechsel übergangen wird, falls dieser ■ binären 1 eine Bit-Kombination 01 vorangeht und eine binäre 0 folgt. Ferner erfolgt kein Zustandswechsel für diejenige binäre 0, die hinter einer binären 1 liegt, die in der Bit-Kombination 0110 übergangen worden ist. Während die USA-Patentschriften 3 569 04-7 und 3 623 04-1 auf die Lösung des Problems der Bit-Verschiebung gerichtet sind, die bei bestimnten Kombinationen von mehreren Bits auftreten kann, sind die betreffenden Codierungsverfahren nach wie vor dadurch begrenzt, daß der Minde stab stand zwischen Zustandswechseln wie im Falle der USA-Patentschrift 3 4-14· 894· ein Bit beträgt und immer dann auftritt, wenn mehrere aufeinanderfolgende Bitzellen alle eine binäre 1 enthalten.

Andere Versuche zur Erhöhung der Packungsdichte bestehen darin, durch jedes aufgezeichnete Symbol ein Bitpaar darzustellen. Beispiele entsprechender Codierungsverfahren befinden sich in den USA-Patentschriften 3 374- 4-75, 3 281 und 3 573 766· Bei einer solchen "Bitpaarcodierung" werden die zu codierenden Daten in Bitpaaren gruppiert, d.h. eine Bitgruppe besteht aus zwei aufeinanderfolgenden Bits in der Datenfolge. Es gibt insgesamt 4- mögliche 2-Bit-Kombinationen,

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und entsprechend v/erden vier verschiedene Symbole dazu verwendet, alle diese Kombinationen auszudrücken, wobei jedes Symbol eine ganz bestimmte Kombination von zwei Bits bedeutet. Im Falle der USA-Patentschrift 3 374- 475 wird Jede der vier möglichen Zweierkombinationen durch das Vorhandensein oder Fehlen eines Flußwechsels an drei aufeinanderfolgenden oder benachbarten Stellen der Magnetspur dargestellt. Gemäß der USA-Patentschrift 3 281 806wird jeder der vier möglichen Zweierkombinationen eine bestimmte Impulsbreite zugeordnet, und gemäß der USA-^Pat ent schrift 3 573 766 werden vier besondere Amplituden, Phasen oder Frequenzen dazu ausersehen, die jeweiligen Bitpaare darzustellen. >

Die vorliegende Erfindung ist eine Verbesserung oder eine Abwandlung des Gegenstands der älteren Deutschen Patentanmeldung P 21 59 367.9-53 der Anmelderin. Sowohl der Gegenstand der älteren Anmeldung als auch die vorliegende Erfindung stellen Verbesserungen gegenüber dem Stand der '.Technik dar, indem sie Verfahren und Vorrichtungen betreffen, mit denen Daten in einer solchen Weise codiert werden, daß der Mindestabstand zwischen aufeinanderfolgenden Zustandswechseln eineinhalb Bitzellen beträgt. Sowohl der Gegenstand der älteren Anmeldung als auch die vorliegende Erfindung beruhen auf der Prämisee, daß wenn-zwei der vier möglichen 2-Bit-Kombinationen eindeutig identifiziert sind, die übrigen Daten aus den somit eindeutig identifizierten Paaren herleitbar sind. Durch Vergrößerung, des MindoBtabstands zwischen aufeinanderfolgenden Zustandswechseln von einer Bitzelle auf eineinhalb Bitzellen kann man eine wesentlich höhere Packungsdichte erreichen. Außerdem lassen sich die Daten mit höheren Geschwindigkeiten über ^achrich-

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tenverbindungen begrenzter Bandbreite wie z.B. über herkömmliche Telefonleitungen übertragen. Gemäß bevorzugten Ausführungsformen sowohl des Gegenstands der älteren Anmeldung als auch der vorliegenden Erfindung werden die digitalen Daten Bit für Bit ausgewertet, und wenn eines der beiden ausgewählten Bitpaare gefühlt wird, erfolgt ein Wechsel vom gerade vorhandenen Wert eines zweier Werte fähigen Signals auf den anderen Wert dieses Signals. Die Auswahl der beiden Bitpaare aus den vier verfügbaren Bitpaaren geschieht mit dem Kriterium, daß die zweiten Bits jedes Paars komplementär sind, d.h. die beiden Bitpaare können die Kombinationen 00, 11; 01, 10; 00, 01; und 11, 10 sein. Dieser Zustandswechsel codiert beide Bits, und weder das eine noch das andere Bit wird im Codiervorgang wieder verwendet. Beispiel: Ein Zustandswechsel am Beginn einer von zwei Bitzellen, die die Zv/eierkombination 11 enthalten, ■ codiert beide Bits mit dem Binärwert 1, und ein Zustandswechsel in der M&te einer zweier Bitzellen, die die Zweierkombination 00 enthalten, codiert beide Bits mit dem Binärwert 0. Andererseits können auch die Bitpaare 10, 01 oder 11, 10 oder 00, 01 ausgewählt werden, um die Zustandswechsel am Beginn und in der M±be einer Bitzelle zu bewirken. Das eine der Bitpaare in den vorgenannten vier Gruppen von Bitpaaren kann dazu ausgewählt werden, um den Wechsel am Beginn einer Bitzelle zu erzeugen, während das andere Bitpaar einen Wechsel in der Mitte einer Bitzelle erzeugt. Der Wechsel kann während der ersten oder während der zweiten Bitzelle jedes Paars erfolgen, solange über den gesamten Codiervorgang hinweg dieselbe Übereinkunft eingehalten wird. In jedem Falle liegen die Wechsel in der codierten Wellenform mindestens um eineinhalb Bitzellen auseinander. Außerdem sind zwei durch eineinhalb Bitzellen voneinander getrennte Wechsel insofern einzigartig, daß der jeweils erste Wechsel immer in der Mitte einer Bitzelle und der jeweils

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zweite Wechsel immer am Beginn einer Bitzelle liegt, d.h. die beiden Wechsel liegen niemals in benachbarten Bit ζ eilen. .-....--

Gemäß einer weiteren Ausführungsform der Erfindung wird diese Einzigartigkeit dazu herangezogen,.den maximalen Abstand zwischen zwei Zustandswechseln auf viereinhalb Bitzellen zu reduzieren, wodurch die im codierten Datensignal vorkommende niedrigste Frequenz angehoben wird.

Bezüglich wesentlicher Merkmale der Erfindung sei auch auf .die Patentansprüche, verwiesen. Einzelheiten· der Erfindung werden nachstehend anhand, von .Zeichnungen erläutert : .."'.-

Figur 1 zeigt Wellenformen, wie sie mit einem Codierer gemäß der oben erwähnten älteren Patentanmeldung und mit einem Codierer gemäß der vorliegenden Erfindung erzeugt werden; .

Figur 2 zeigt ein Logikschaltbild einer Ausführungsform des Codierers gemäß der älteren Patentanmeldung;

Figur 2a zeigt eine Abwandlung des in Fig. 2 dargestellten Schaltbildes; · -

Figur 3 zeigt mit Hilfe etwas idealisierter Wellenformen Takt- und Datensignale, die beim Betrieb der in Figur 2 dargestellten Schaltung auftreten;

Figur 4- ist ein Logikschaltbild' des erfindungsgemäßen Codierers;

Figur 5 zeigt mit etwas idealisierten Wellenformen Steuer- und Datensignale, die bdm Betrieb der Schaltung nach Figur 4 auftreten;

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Figur 6 ist ein Logikschaltbild eines Decodierers zur Decodierung der mit der Anordnung nach Fig. 4- codierten Daten;

Figur 7 zeigt mit etwas idealisierten Wellenformen Steuer- und Datensignale, die beim Betrieb der Anordnung nach Figur 6 auftreten;

Figur 7a ist das Blockschaltbild einer Aufzeichungs- und übertragungsanordnung, welche mit dem erfindungsgemäßen Codierer und Decodierer ausgestattet ist;

Figur 8 ist an Logikschaltbild einer anderen Ausführungsform des erfindungsgemaßen Codierers;

Figur 9 zeigt mittels etwas idealisierter Wellenformen Steuer- und Datensignale, die beim Betrieb der Anordnung nach Figur 8 auftreten;

Figur io ist ein Logikschaltbild eines Decodierers zur .Decodierung der mit der Anordnung nach Fig. 9 codierten Daten; ..

Figur 11 zeigt mittels etwas idealisierter Wellenformen Steuer- und Datensignale, die bam Betrieb der Anordnung nach Figur 10 auftreten.

Es sei zunächst auf die Fig. 1 eingegangen, wo die codierten Wellenformen dargestellt sind, die von einem Codierer gemäß der älteren Patentanmeldung P 21 59 367.9 nid von einem Codierer gemäß der vorliegenden Erfindung geliefert werden, wenn ein Datensignal codiert wird, welches aus der 25-teiligen Bitfolge HoHiiololoHiooliolooli (von links nach rechts gelesen) besteht. Im ersten Fall, d.h. bei dem Codierer der älteren Anmeldung, erfolgt ein Zustandswechsel am Beginn einer Bitzelle, wenn die entsprechende Bitzelle des uncodierten Signals den Binärwert

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hat und von einer .Bitzelle mit ebenfalls dem Binärwert 1 gefolgt wird. Ein Zustandswechsel in der Mitte einer Bitzelle erfolgt dann, wenn die entsprechende Bitzelle des uncodierten Signals den Binärwert"0" hat und von einer Bitzelle mit ebenfalls dem Binärwert 0 gefolgt wird. Da ein. Wechsel am Beginn oder in der Mitte einer Bitzelle sowohl das Bit in dieser Zelle als auch-das Bit in der folgenden Zelle codiert, ist ein "uncodierter" Binärwert 1 oder 0 ein Bit in einer Bitzelle, der eine-Bitzelle vorangeht, die keinen Zustandswechsel enthält.

Wenn man das Datensignal Bit für Bit ,untersucht, dann erkennt man, daß am Beginn der Bitzellen 1, 4·, 6, 13, 18 und 24 jeweils ein Zustandswechsel erfolgen muß, um Paare benachbarter Bits des Binärwerts 1 darzustellen. Das in den Bitzellen 5 und 6 liegende Bitpaar des Binärwerts 1 führt nicht zu einem Zustandswechsel, da der Binärwert 1 in der Bit zelle 5 bereits durch den //echsel am Beginn der Bitzelle 4 codiert wurde. Dasselbe gilt für das jeweils den Binärwert 1 darstellende.Bitpaar in den Zellen 14 und

15. Die Untersuchung zeigt ferner, daß in der Mitte der Bitzellen 16 und 22 jeweils ein Zustandswechsel erfolgen muß, um die Bitpaare des Binärwerts 0 in den Bitzellen

16, 17, und 22, 23 darzustellen. Das codierte Signal hat also eine Form, wie sie im oberen Teil der Figur 1 dargestellt ist. Aus dem in der codierten Wellenform vorhandenen Zustandswechseln lassen sich die Bitpaare mit dem Binärwert 1 und die Bitpaare mit dem Binärwert 0 direkt ableiten bzw. decodieren. Diese Daten sind in den Zeilen (a) und (b) des oberen Teils der Figur 1 wiedergegeben. Da Zustandswechsel nur bei Bitpaaren des Binärwerts oder bei Bitpaaren des Binärwerts 0 erfolgen, weiß man von

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den restlichen Daten, daß sie keine Paare gleichwertiger Bits enthalten, und diese restlichen Daten sind daher aus den direkt decodierten Daten herleitbar. Somit muß in der Bitzelle 3 der Binärwert 0 vorhanden sein, denn wenn diese Bitzelle den Binärwert 1 haben würde, dann wäre in den Bitzellen 3 und 4 ein Bitpaar mit dem Binärwert 1 vorhanden, so daß ein Zustandswechsel am Beginn der Bitzelle 3 hätte erfolgen müssen. Aus dem gleichen Grund muß in der Bitzelle 12 ein Binärwert 0 vorhanden sein. Die Dsben in den Zellen 8-11 müssen daher die Bitfolge o1o1 wiedergeben, denn nur so wird sichergestellt, daß in den Bitzellen 8-12 keine Paare benach- barter Bits mit jeweils dem Binärwert 1 oder jeweils dem Binärwert 0 vorkommen. In ähnlicher Weise muß die Bitzelle 15 den Binärwert 1 enthalten, denn wenn sie den Binärwert 0 enthielte, hätte in der Mitte der Bitzelle ein Zustandswechsel' erfolgen müssen. Aufgrund der gleichen Überlegungen ist daraus zu schließen, daß die Bitzelle 21 den Binärwert 1 enthält und daß somit die Bitzelle 20 den Binärwert 0 enthalten muß. Diese restlichen Daten sind in der Zeile (c) des oberen Teils der Fig. 1 identifiaiert. Durch Zusammenfassung der Daten in den Zeilen (a), (b) und (c) erhält man das ursprüngliche Datensignal.

Das in diesem ersten Fall angewendete Codierverfahren läßt sich wie folgt zusammenfassen: Ein Zustandswechsel am Beginn einer Bitzelle erfolgt dann, wenn diese Zelle den Binärwert 1 hat und von einer Zelle mit dem Binärwert gefolgt wird. Ein Zustandswechsel in der Mitte einer Bitzelle erfolgt dann, wenn diese Zelle den Binärwert 0 hat und von einer Bitzelle mit dem Binärwert 0 gefolgt wird. Ein uncodierter Binärwert 1, der von einem Binärwert 1 gefolgt wird,

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und ein uncodierter Binärwert 0, der von einem Binärwert 0 gefolgt wird, werden in der nachfolgenden Beschreibung und in den Patentansprüchen als "diskrete 1-Paare" bzw. "diskrete O-Paare" bezeichnet.

Die Decodierung der codierten Daten läßt sich wie folgt zusammenfassen: Falls am Beginn einer Bitzelle ein Zustande· wechsel erfolgt, dann sollte in diese Bitzelle eine 1 und in die folgende Bitzelle ebenfalls eine 1 eingeschrieben werden. Falls ein Zustandswechsel in der Mibbe einer Bitzelle erfolgt, dann sollte in diese Bitzelle eine 0 und in die folgende Bitzelle ebenfalls eine 0 eingeschrieben werden. In die übrigen Bitzellen sollten Binärwerte 1 und 0 so eingeschrieben werden, daß in diesen Bitzellen keine Paare benachbarter gleichwertiger.Bits vorkommen, wobei in diejenige Zelle der übrigen Bitzellen, die einer einen Zustandswechsel aufweisenden Bitzelle vorangeht, ein Bi-. närwert einzuschreiben ist, der das Komplement des Binärwerts der den Zustandswechsel enthaltenden Bitzelle ist.

Im zweiten Fall, d.h. bei dem Codierer gemäß der vorliegenden Erfindung, wird dasselbe Datensignal in folgender V/eise codiert: Am Beginn einer einen uncodierten Binärwert 1 enthaltenden Bitzelle erfolgt ein Zustandswechsel dann, wenn diese Bitzelle von einer Zelle mit dem Binärwert 1 gefolgt wird. In der Mitte einer einen uncodierten Binärwert 1 enthaltenden Bitzelle erfolgt ein Zustandswechsel dann, wenn diese Zelle von einem Binärwert 0 gefolgt wird. Es treten also jeweils Zustandswechsel am Beginn der Bitzellen 1, 4, 6, 13, 18 und 24- und in der Mitte der Bitzellen 9» 11» 15» und 21 auf, so daß das codierte Signal die im unteren Teil der Fig. 1 dargestellte Form bekommt. Obwohl die Bitzellen 2 und 3 das Bit-Paar 10 enthalten, erfolgt an dieser Stelle kein Zustande- .

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wechsel, weil das Bit in der Zelle 2 bereits durch, den Zustandswechsel am Beginn der Zelle 1 codiert wurde. Έχη weiterer gleichartiger Fall liegt bei den Bitzellen 7 und 8 vor. In diesem Beispiel haben alle übrigen Bits, die nicht durch einen Zustandswechsel codiert sind, den Binärwert 0. Wie in der Zeile (c) im unteren Teil der Fig. 1 gezeigt ist, muß das Datensignal in den Bitzellen 3, 8, 17, 2o und 23 dementsprechend den Binärwert 0 haben, denn sonst wäre am Beginn jeder dieser Bitzellen ein Zustandswechsel erfolgt, weil die jeweils nachfolgende Bitzelle den Binärwert 1 enthält.

Das in diesem letztgenannten Fall verwendete Codierungsverfahren läßt sich wie folgt zusammenfassen: Am Beginn einer einen uncodierten Binärwert 1 enthaltenden Bitzelle erfolgt ein Zustandswechsel dann, wenn diese Bitzelle von einer Bitzelle mit dem Binärwert 1 gefolgt wird. In der Mitte einer einen uncodierten Binärwert 1 enthaltenden Bitzelle erfolgt ein Zustandswechsel dann, wenn diese Bitzelle von einer Bitzelle mit dem Binärwert 0 gefolgt wird. Mit anderen Worten: bei jeder Bitzelle mit einem uncodierten Binärwert 1 erfolgt ein Zustandswechsel am Beginn oder in der Mitte dieser Bitzelle, ,je nach dem, ob die nachfolgende Bitzelle den Binärwert 1 oder den Binärwert 0 enthält. Die Decodierung des codierten Datensignals läßt sich zusammenfassend so beschreiben: In jede Bitzelle, die einen Zustandswechsel enthält, ist der Binärwert 1 einzuschreiben, und in die folgende Bitzelle ist ein Binärwert 1 oder 0 einzuschreiben, je nach dem, ob der Zustandewechsel in der vorangegangenen Bitzelle am Anfang oder in der Mitte gelegen ist. In die übrigen Bitzellen sind Binärwerte 0 einzuschreiben.

In beiden vorstehend beschriebenen Fällen beträgt der Mindestabstand zwischen aufeinanderfolgenden Zustandswechseln

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des codierten Signals eineinhalb Bitzellen. Im ersten Pail tritt dieser Mindestabstand an den Bitzellen 16, 18 und 22, 24 auf, wo ein Bitpaar mit dem Binärwert 0 von einem "ßitpaar mit dem Binärwert 1 gefolgt wird. Im zweiten Fall tritt der Mindestabstand bei den Bitzellen 11, 15 auf, wo ein Bitpaar 10 von einem Bitpaar 11 gefolgt wird. Man erkennt ferner, daß zwei durch den Mindestabstand von eineinhalb Bitzellen getrennte Zustandswechsel nicht in benachbarten Bitzellen liegen. Beim angegebenen Beispiel liegt außerdem der erste zweier solcher Zustandswechsel immer in der Mitte einer Bitzelle und der zweite immer am Beginn einer Bitzelle.

Gemäß Fig. 2 enthält eine logische Schaltung zur Realisierung des ersten in Fig. 1 dargestellten Beispiels ein Eingangsdatenregister 12. Als Beispiel hierfür ist ein Register gezeigt, welches acht Flipflops F/F-1 bis F/F-8 enthält. Diese Flipflops sind Verzögerungsflipflop oder sogenannte "D-Flipflops", die dem an ihrem jeweiligen D-Eingang liegenden Binärwert an ihren jeweiligen Q-Ausgang übertragen, wenn sie durch einen von 0 auf 1 gehenden Wechsel eines Taktimpulses getriggert werden. Das binäre NRZ-Eingangssignal am Flipflop F/F-1 wird durch Taktimpulse, die von einem allgemein mit 14 bezeichneten Impulsgenerator kommen, taktmässig an die nachfolgenden Flipflops F/F-2 bis F/F-8 weitergegeben. Der Generator oder Taktgeber 14 enthält einen Taktoszillator 16, der mit dem NRZ-Eingangssignal synchronisiert ist und mit einer Frequenz schwingt, die gleich dem Doppelten der Bitfrequenz ist. Das Ausgangssignal des Oszillators 16 wird durch ein D-Flipflop 18 untersetzt (d.h. in seiner Frequenz heruntergeteilt), welches an seinen Ausgängen Q und Q

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Taktimpulse CLK und CLK liefert. Das Ausgangssignal des '^aktoszillators 16 wird außerdem über einen Inverter 20 auf UND-Glieder 22 und 24 gegeben, die außerdem mit den Ausgängen Q und Q des Flipfips 18 verbunden sind. Der Ausgang des UND-Gliedes 22 liefert einen ersten Taktimpulszug A0 , der'zwischen den Binärwerten 0 und 1 wechselt, wobei die Wechsel von 0 nach 1 den·Anfang einer Bitzellenzeit (BCT) der codierten Ausgangsbitfolge definiert, wie es in Fig. 3 gezeigt ist. Der Ausgang des UND- · Gliedes 24 liefert einen zweiten Taktimpulszug B0 , dessen Zustandswechsel von 0 auf 1 jeweils im wesentlichen in der Mitte der Bitzellen des codierten Ausgangssignals liegen, wie es in Fig. 3 zu sehen ist. Wie ebenfalls in der Fig. zu erkennen ist, erscheinen die Vorderflanken der Taktimpulszüge A0 und B0 , nachdem das NRZ-Signal durch die CLK-Impulse verschoben worden ist, so daß das Register12 vor der Abfrage einen Ruhezustand erreichen kann.

Wie bereits erwähnt, erfolgt die Codierung des NRZ-Signals durch Abfühlen diskreter Bitpaare in der Bitfolge dieses Eingangssignals. Als Beispiel sei der Codierer nach Fig. so ausgelegt, daß er diskrete Bitpaare des Binärwerts 1 und 0 erfaßt. Diese Erfassung erfdgt durch eine logische Schaltung, welche die UND-Glieder 26 und 28 enthält.

Das UND-Glied 26 ist mit den Q-Ausgängen der Flipflops F/F-7 und F/F-8 verbunden und wird mit den Zeitimpulsen A0 angesteuert. Das UND-Glied 28 ist mit den ,(^-Ausgängen der Flipflops F/F-7 und F/F-8 verbunden und wird durch die Taktimpulse B0 angesteuert. Somit wechselt der Ausgang des UND-Gliedes 26 vom Binärwert 0 auf einen Binärwert 1, wenn ein A0 - Impuls vorhanden ist und de Q-Ausgänge der Flipflops F/F-7 und F/F-8 beide den Binärwert

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führen. In ähnlicher Weise wechselt' der Ausgang des UND-Gliedes 28 vom Binärwert O auf den Binärwert" 1, wenn ein Taktimpuls B 0 vorhanden ist und die Q-Ausgänge der Flipflops F/F-7 und F/F-8 beide den Binärwert 0 führen, da in diesem Fall die Q -Ausgänge der'Flipflops F/F-7 und F/F-8 den Binärwert 1 haben. Somit erfaßt das Glied 26 Bitpaare mit jeweils dem Binärwert 1, während das Glied 28 das Komplement der mit dem Glied 26 erfaßten Bitpaare, d.h. Bitpaare mit jeweils den Binärwert 0 erfaßt. '

Die Ausgänge der UND-Glieder 26 und 28 werden an ein ODER-Glied 30 gelegt, dessen Ausgang zum Takteing'ang eines Flipflops F/F-9 führt. Zur Veranschaulichung sei angenommen, daß das Flipflop F/F-9 so gesetzt ist, -daß an seinem Q-Ausgang der Binärwert 0 liegt. Am Q-Ausgang sowie auch am D-Anschluß dieses Flipflops Liegt dann-der Binärwert 1, weil diese beiden Anschlüsse aufeinander rückgekoppelt sind. Ein dem Flipflop F/F-9 angelegter Taktimpuls führt somit zu einem Wechsel von 0 auf 1, und' irgendwelche nachfolgenden Taktimpulse ändern den Zustand am Q-Ausgang abwechselnd von einem auf den anderen Biriärwert.

Die UND-Glieder 26 uid 28 empfangen außerdem ein. Eingangssignal, welches normalerweise den Binärwert 1 hat und von den Flipflops F/F-10 und F/F-11 kommt. Zur Erläuterung sei angenommen, daß die Flipflops· F/F-10 und F/F-11 so gesetzt sind, daß an ihren Q-Ausgängen der Binärwert 1 erscheint. Dem D-Eingang des Flipflops F/F-10 wird ständig der Binärwert 1 angelegt, und die Flipflops F/F-10 und F/F-11 werden vom Q-Ausgang des Flipflops 18taktgesteuert. Der Ausgang des ODER-Gliedes 30 ist mit dem Löscheingang C des Flipflops F/F-10 verbunden und bewirkt, daß immer dann eine 0 anden Q-Ausgang des Flipflops F/F-10 und den D-Eingang des Flipflops F/F-11 gelegt, wenn dem O-Eingang eine 1 vom

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ODER-Glied 30 angelegt wird. Ein übergang von 0 auf 1 am Ausgang des ODER-Gliedes 30 bewirkt somit, daß am Q-Ausgang des IFlipflops F/F-11 für die Dauer einer Bitzellenzeit ein Binärwert 0 erscheint. Dies führt dazu, daß die UND-Glieder 26 und 28 für die Dauer einer Bitzellenzeit nach der· Erfassung eines Bitpaars mit dem Binärwert 0 oder eines Bitpaars mit dem Binärwert 1 gesperrt werden.

Es sei angenommen, daß das in das Register 12 angegebene Datensignal die in Fig. 3 dargestellte Bitfolge hat. Zur Bitzelleizeit BCT 1, die der Eingabe der Daten folgt, liegt am Q-Ausgang des Flipflops F/F-8 der Binärwert 0 und am Q-Ausgang des Flipflops F/lf-7 der Binärwert 1. An den Q-Ausgängen der Flipflops F/F-8 und F/F-7 erscheinen die jweils entgegengesetzten Binärwerte. An den Q-Ausgängen der Flipflops F/F-7 und F/F-8 liegt weder ein Bitpaar mit dem Binärwert 1 noch ein Bitpaar mit dem Binärwert 0, der Ausgang OP des UND-Gliedes 26 und der Ausgang ZP des UND-Gliedes 28 sowie der Ausgang EDT des ODER-Gliedes 30 (Triggerausgang des Codierers) sind alle auf dem Binärwert 0, wie in Fig. 3 gezeigt ist. Man ersieht aus der Fig. 3» daß im NRZ-Signal aufeinanderfolgende Bits desselben Binärwerts bis zur Bitzellenzeit BCT-3 nicht vorkommen und zu diesem Zeitpunkt sind die Q-Ausgänge der Flipflops F/F-7 und F/F-8 beide auf dem Binärwert 0, während an den. φ-Ausgängen dieser Flipflops dementsprechend die Binärwerte 1 erscheinen. Die baden Binärwerte 0 während BCT-3 werden vom UND-Glied 28 gefühlt, wie es in der Wellenform ZP zu erkennen ist. Diese Wellenform gelangt durch das ODER-Glied 30, um das Flipflop F/F-9 zu triggern, so daß an dessen Q-Ausgang ein Wechsel von 0 auf 1 erfolgt. Dieser Wechsel geschieht in der Mitte der Bitzellenzeit, entsprechend der Aktivierung des UND-Gliedes 28 durch den Takt-

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impulszug B0. Der aus der Erfassung zweier Bits mit dem Binärwert O resultierende Taktimpuls löscht das Flipflop F/T-10, womit eine 0 an den D-Eingang des Flipflops F/F-11 gelegt wird, die beim nächsten Taktimpuls GLK! zum Q-Ausgang des Flipflops F/F-11 übertragen wird, um die UND-Glieder 26 und 28 für die Dauer einer Bitzellenzeit zu sperren, wie es mit der Wellenform INH gezeigt ist.. Am Beginn der Bitzellenzeit BCT5 wird vom UND-Glied 26 ein- Bitpaar des Binärwerts 1 gefühlt, wodurch ein weiterer Taktimpuls zum Flipflop F/F-9 gelangt, der zu einem Z_ustandswechsel am Q-Ausgang des Flipflops F/F-9 führt. Dieser Zustandswechsel erfolgt am Beginn der Bitzellenzeit BCT5, entsprechend der Aktivierung des UND-Gliedes 26 mit den A0-Taktimpulsen. Der Ausgang des ODER-Gliedes 30 löscht außerdem das Flipflop F/F-10, so daß der nächste CLK-Taktimpuls die UND-Glieder 26 und 28 für die Dauer einer Bitzelle sperrt. Während also am Beginn der Bitzellenzeit BCT6 zwei Binärwerte 1 an den Q-Ausgängen der Flipflops F/F-7 und F/F-8 erscheinen, ist das UND-Glied 26 gesperrt, wodurch das Anlegen eines Taktimpulses an das Flipflop F/F-9 verhindert wird. Durch Sperrung der UND-Glieder 26 und 28 für die Dauer einer Bitzellenzeit nach der Erfassung, eines Bitpaars 00 oder eines Bitpaars 11 wird im Codierer sichergestellt, daß diskrete Bitpaare des Binärwerts 0 oder 1 und nicht nur aufeinanderfolgende Bits mit dem Binärwert 1 oder 0 erfaßt werden. Beispielsweise enthält die Bitfolge 111 nur ein diskretes Bitpaar des Binärwerts 1, während die Bitfolge 1111 zwei diskrete Bitpaare des Binärwerts .1 enthält.

Der Zustand der Bitpaare, welche den Wechsel am Q-Ausgang des Flipflops F/F-9 hervorgerufen haben·, läßt sich erkennen, wenn man den Zeitpunkt betrachtet, zu dem dieser Wechsel innerhalb der Bitzellenzeit stattgefunden hat. Somit sind die Bits mit den Mnärwerten 0 und 1 im NRz-Eingangssignal

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unmittelbar identifizierbar. Gemäß Fig. 3 müssen die dem Wechsel in BCT3 vorangegangenen Bits logischerweise 01 sein und können nicht 10 sein, weil dann ein Wechsel in der Mitte der Bitzellenzeit B0T2 stattgefunden hätte. Eine Vorrichtung zur Decodierung der am Q-Ausgang des Flipflops F/F-9 gelieferten Bitfolge ist in der USA-Patentschrift 3 691 553 beschrieben, auf die hiermit ausdrücklich verwiesen wird.

Die in Fig. 3 gezeigte codierte Bitfolge am Ausgang des Flipflops F/F-9 eignet sich besonders gut dazu, mit hoher Packungsdichte auf ein magnetisches Medium aufgezeichnet zu werden. Die Bitfolge enthält relativ wenige Zustandswechsel im Verhältnis zu ihrem Informationsgehalt. Es liegt niemals mehr als ein Zustandswechsel innerhalb einer Zeitspanne, die eineinhalb Bitzellenzeiten entspricht. Der Mindestabstand von eineinhalb Bitzellenzeiten erscheint nur bei der Codierung der Kombination 0011.

Wie bereits erwähnt, ist der Gegenstand der in Rede stehenden älteren Patentanmeldung nicht darauf begrenzt, 00-Bitpaare, oder 11-Bitpaare zu fühlen, sondern kann euch lacht so ausgelegt werden, daß er die 2-Bit-Kombinationen 01 und 10 fühlt. Um beispielsweise für die Zweierkombination 01 einen Wechsel am Beginn einer Bitzellenzeit und für die Zweierkombination 10 einen v/echsel in der Mitte einer Bitzellenzeit herbeizuführen, braucht man nur die Verbindungen zwischen den Ausgängen Q und Q des Flipflops F/F-8 einerseits und den UND-Gliedern 26 und 28 andererseits zu vertauschen, so daß der Q-Ausgang des Flipflops F/F-8 mit dem UND-Glied 28 und der Q-Ausgang des Flipflops F/F-8 mit dem MD-Glied 26 verbunden ist.

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In der Pig. 2a ist ein anderer Weg zum Abfühlen diskreter Bitpaare veranschaulicht. Bei Verwendung der in Fig. 2a dargestellten Anordnung sind die Flipflops F/F-1O und F/F-11 zur Sperrung der UND-Glieder 26 und 28 in Fig. 2 fortgelassen. Im Falle der Fig. 2a sind zwei NAND-Glieder 32 und 34- vorgesehen, die mit ihr:en Ausgängen am Löscheingang C bzw. am Setzeingang S des Flipflops F/F-7 liegen. Den Eingängen des NAND-Gliedes 32 werden Signale EDT, B6 und B7 zugeführt, und die Eingänge des NAND-Gliedes 34-erhalten Signale EDT, B5" und B"7. Wenn also in den Flipflops F/F-7 und F/F-8 das diskerete Wertepaar 11 gespeichert ist und im Flipflop F/F-6 der Wert 1 gespeichert ist, dann löscht der resultierende EDT-Impuls das Flipflop F/F-7 , so daß das Signal B7 "niedrig" wird und beim nächsten Taktimpuls ein Binärwert 0 in das Flipflop F/F-8 und ein Binärwert 1 in das Flipflopf F/F-7 geschoben wird. Wenn andererseits in den Flipflops F/F-7 und F/F-8 das diskrete Wertepaar 00 gespeichert ist und sich im Flipflop F/F-6 ein Binärwert 0 befindet, dann setzt der resultierende EDT-Impuls das Flipflop F/F-7 über das Glied 34-, s© daß das Signal B7 auf den Binärwert 1 geht und beim nächsten Taktimpuls ein Binärwert 1 in das Flipflop F/F-8 und ein Binärwert 0 in das Flipflop F/F-7 geschoben wird. Die Anordnung nach Figur 2a erfüllt den gleichen Zweck wie die Anordnung nach Fig. 2, d.h. sie verhindert, daß irgendein Bit zweimal codiert wird. Im Falle der Fig. 2 werden die UND-Glieder 26 und 28 für die Dauer einer Bitzeit nach einem Wechsel gesperrt, unabhängig davon, welchen Binärwert das dem diskreten gleichwertigenBitpaar folgend°e Bit hat. Hiermit wird sichergestellt, daß das zweite Bit in einem Paar gleichwertiger Bits, welches bereits codiert worden ist, nicht in Verbindung mit dem folgenden Bit als weiteres Paar gleichwertiger Bits betrachtet wird. Im Falle der Fig. 2a werden

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die Glieder 26 und 28 im wesentlichen dadurch gesperrt, daß das Flipflop F/F-7 beim Erfassen eines diskreten Paars gleichwertiger Bits entweder gelöscht oder gesetzt wird, jedoch nur falls das folgende Bit ebenfäls den gleichen Wert wie das Paar gleichwertiger Bits hat. Nur wenn das einem diskreten Paar gleichwertiger Bits folgende Bit den gleichen Binärwert wie die Bits dieses Paars haben, ist eine Sperrung der Glieder 26 und 28 notwendig.

In Fig. 4 ist eine Ausführungsform der vorliegenden Erfindung dargestellt. Bei dieser Ausführungsform führt eine 2-Bit-Kombination 11 zu einem Wechsel am Beginn einer Bitzelle, und die 2-Bit-Kombination 10 führt zu einem Wechsel in der Mitte einer Bitzelle. Die Schaltungsanordnungen nach den Figuren 2 und 4 können dazu verwendet werden, die Erregung der Spule eines magnetischen Aufzeichnungskopfes (nicht dargestellt) zu steuern, wenn ein herkömmliches Magnetband als Aufzeichnungsmedium mit gleichmässiger Geschwindigkeit am Aufzeichnungskopf vorbeigeführt wird, indem es von einer geeigneten Vorratsrolle abläuft und auf eine motorgetriebene Aufnahmerolle aufgewickelt wird. In der Anordnung nach Fig. 4 liefert eine Taktquelle 36 ein mit OLKA bezeichnetes Ausgangssignal, welches eine Reihe kurzer Impulse ist, die in regelmässigen Intervallen auftreten, um jeweils den Beginn einer Reihe gleichmässiger Bitzellen zu definieren. Die Anstiegsflanken der CLKA-Impulse definieren den Beginn einer jeden Bitzelle. Das Ausgangssignal des Taktgebers 36 wird über einen Inverter 38 an die Kippeingänge eines Eingangsdatenregisters 40 gelegt, welches aus den Flipflops IDR3, IDR2 und IDR1 besteht. Die aufzuzeichnenden Daten kommen aus einer (nicht dargestellten) Datenquelle. Die zu codierenden Daten seien die gleichen wie im Falle der Fig. 1 und sind in Fig» 5 als NRZ-Signal dargestellt. Die Daten erscheinen

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am D-Eingang des Flipflops IDR3 und werden mit den Anstiegsflanken des Signals CLKA zum Q-Ausgang dieses Flipflops geschoben. Der Q-Ausgang von IDR3 ist mit dem D-Eingang von IDR2 verbunden. Der Q-Ausgang von IDR2 ist mit dem D-Eingang von IDR1 über ein UND-Glied 42 verbunden. Mit dem Eingangsdatenregister ist eine 'Verknüpfungsschaltung verbunden, die allgemein mit 4-3 bezeichnet ist und UND-Glieder 44 und 46 enthält. Der Q-Ausgang von IDR1 und der Q-Ausgang von IDR2 werden den beiden Eingängen des UND-Gliedes 44 zugeführt, dessen Ausgang mit "11 gefühlt" bezeichnet ist.Dies.er Ausgang wird über einen Inverter 48 dem anderen Eingang des UND-Gliedes 42 zugeführt. Der Q-Ausgang von IDR1 und der Q-Ausgang von IDR2 werden gemeinsam mit dem Signal CLKA aus dem Taktgeber 36 den Eingängen des UND-Gliedes 46 zugeführt. Der Ausgang dieses Gliedes ist mit "10 gefühlt" bezeichnet. Der Ausgang des Gliedes 44 wird "hoch", wenn IDR1 und IDR2 beide an ihren Q-Ausgängen den Binärwert 1 liefern. Unter dieser Bedingung wird das UND-Glied 42 gesperrt, so daß das nächste Schaltsignal zum Kippeingang T des Flipflops IDRI am Q-Ausgang dieses Flipflops den Binärwert 0 erzeugt. Der Ausgang des Gliedes 46 wird "hoch", wenn eine 1 am Q-Ausgang von IDR1 und eine 0 am Q-Ausgang von IDR2 erscheint. Die Ausgänge der Glieder 44 und 46 werden in einem Steuerglied zur Steuerung der Zustandswechsel des Datenausgangssignals zusammengefaßt. Das Steuerglied 50 ist mit dem Kippeingang T eines Flipflops 52 verbunden, welches einen Generator für die codierten Ausgangsdaten darstellt. Der D-Eingang des Flipflops 52 ist mit dem Q-Ausgang dieses Flipflops verbunden, und der Q-Ausgang des Flipflops 52 liefert das binär codierte Ausgangssignal, welches mit COD- bezeichnet ist.

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Die Fig. 5 zeigt in etwas idealisierter Form die im Codierer nach Pig. 4 auftretenden Signale. Wenn die ersten beiden Bits in die Flipflops"IDR2 und IDR1 geschoben werden, sind beide Ausgänge "hoch", so daß das Signal "11 gefühlt" hoch wird. Hierdurch wrd das Flipflop 5² gekippt, so daß am Beginn der ersten Bitzelle (BGO1) des codierten Ausgangssignals (ÖOD) ein Zustandswechsel erfolgt und das Glied für die Dauer der zweiten Ausgangs-Bitzelle BC02 gesperrt wird. Daher hat, wenn das dritbe Bit mit dem Binärwert 0 in das Flipflop IDR2 geschoben wird, der Q-Ausgang von IDR1 den Binärwert 0 und nicht den Binärwert 1, wodurch verhindert wird, daß das zweite Bit, welches bereits durch den am Beginn der ersten Bitzelle erfolgten Zustandswechsel codiert worden ist, ein zweites Mal codiert wird. Der Betrieb des Gliedes 4-2 bewirkt somit eine Sperrung der Glieder 44- und 46 für die Dauer derjenigen Bitzelle, die einer Bitzelle folgt, in der ein Zustandswechsel stattgefunden hat. Das Glied 42 verhindert beispielsweise, daß das Glied 46 die 10-Bitfolge erkennt, die in den Bitzellen 2 und 3 räch dem Fühlen der beiden Binärwerte 1 in den Bitzellen 1 und 2 folgt. In ähnlicher Weise verhindert das Glied 42, daß das Glied 44 die beiden Bits des Binärwerts 1 erkennt, die in den Zellen 5 und 6 nach dem diskreten Bitpaar des Binärwerts 1 in den Zellen 4 und 5 folgen. Der Ausgang des Gliedes 44 wird am Beginn der Bitzellen 1, 4, 6, 13, 18 und 24 "hoch" gesteuert, und das Glied 46 wird jeweils in der Mitte der Bitzellen 9, 11, 15 und 21 "hoch" gesteuert, woiit das Flipflop 52 jeweils so gekippt wird, daß das in ?ig. 5 gezeigte binäre Ausgangssignal COD erzeugt wird.

Die Fig. 6 zeigt eine bevorzugte Ausführungsform eines Oecodierers zur Decodierung der mit der Schaltung nach Fig. codierten Daten. Die Fig. 7 zeigt in etwas idealisierter

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Form die im Codierer nach Fig. 6 auftretenden Signale, wenn dieser die zuvor codierten, mit den Wellenformen nach Fig. 5 darge,äbellten Daten decodiert. Der Decodierer enthält einen phasenverriegelten spannungsgesteuerten Oszillator 54-, der die codierten Daten empfängt und ein Taktsignal mit Bitfrequenz erzeugt, welches einer synchronisierenden Steuerschaltung 56 zugeführt wird. Die Schaltungen 54- und 56 können eine herkömmliche Anordnung darstellen, um in bekannter Weise eine Bitgeschwindigkeit-, Wort- und Phasensynchronisierung herzustellen. Die Schaltung 56 reproduziert das CLKA-Signal nach Fig. 5 und stellt sicher, daß dieses Signal am Beginn jeder Bitzelle· eine ansteigende Flanke hat« Die ansteigende und' die fallende Flanke des CLKA-Signals triggern einen auf beide Flanken ansprechenden monostabilen Multivibrator 58, um das Signal OLKB zu erzeugen, welches die Flipflops HR1 und HR2 am Beginn und in der Mitte jeder Bitzelle taktsteuert. Das codierte Datensignal wird dem D-Eingang des Flipflops HR1 zugeführt, dessen Q-Ausgang mit dem D~Eingang des Flipflops HR2 verbunden ist.

D_as am Q-Ausgang des Flipflops HR2 erscheinende codierte Datensignal ist somit um eine halbe Bitzelle gegenüber dem am Q-Ausgang des Flipflops HR1 erscheinenden Datensignal ; verzögert, wie es in Fig. 7 zu erkennen ist. Der Q-Ausgang von HR1 und der Q-Ausgang von HR2 führen zu den Eingängen eines UND-Gliedes 7O₉ während der Q^-Ausgang von HR1 und der Q-Ausgang von HR2 zu den Eingängen eines UND-Gliedes 72 führen. Die Ausgänge der Glieder 70 und ?2 sind an die Eingänge eines ODER-Gliedes 74- gelegt, dessen Ausgang zu jeweils einem Eingang zweier UND-Glieder 76 und 78 führt. Die anderen Eingänge dieser Glieder erhaltender einen Inverter 79 das Signal OLKÄ bzw. das Signal OLKA. Jedesmal wenn im codierten Signal ein Zustandswechsel erfolgt, befin-

den sich die Q-Ausgänge von HR1 und HR2 in einander entgegengesetztem Zustand, so daß eines der Glieder 7o und 72 aktiviert ist und dadurch über das ODER-Glied 74 die beiden Glieder 76 und 78 aktiviert. D.e Vorderflanke des CLKA-Signals legt den Beginn der Bitzellenzeit fest, während die Vorderflanke des CLKA-Signals die Mirfce der Bitzellenzeit des decodierten Ausgangssignals festlegt. Wenn also ein Zustandsweehsel am Beginn einer Bitzelle erfolgt, der anzeigt, daß die 2-Bit-Kombination 11 codiert worden ist, dann gelangt ein CLKA-Impuls durch das Glied 76* wie es durch die mit "11 gefühlt" bezeichnete Wellenform in Figi 7 gezeigt ist. Wenn andererseits das codierte Datensignal in der Mibte einer Bitzelle einen Zustandsweehsel erfährt, der anzeigt, daß die 2—Bit-Kombination 10 codiert worden ist, dann gelangt ein CLKA-Impuls durch das Glied 78 wie es in der mit "10 gefühlt" bezeichneten Wellenform in I¹Ig. 7 zu erkennen ist. Der Ausgang des Gliedes 78 triggert einen monostabilen Multivibrator 80, dessen Ausgangssignal mit 10 DS bezeichnet ist und einen Nadelimpuls an der Vorderflanke des Signals "10 gefühlt" liefert. Der Ausgang des Gliedes 76 ist über einen Inverter 84 an einen monostabilen Multivibrator 82 gelegt, um das Ausgangssignal 11DS zu liefern, welches einen Nadelimpuls an der Rückflanke des Impulses "11 gefühlt" enthält. Die Ausgänge der beiden monostabilen Multivibratoren 80 und 82 führen zu den Eingängen eines ODER-Gliedes 86, dessen Ausgang mit DR2S bezeichnet ist.

Ein Ausgangsdatenregister 88 besteht aus den ]?lipflopsODR3, 0IR2und 0DR1, die durch das Signal CLKA gesteuert werden. D_er D-Eingang von O33ER3 ist auf den Binärwert 0 festgelegt. Der Setzeingang S von 0BR3 ist mit dem monostabilen Multivibrator 82 verbunden, während der Setz eingang von 0&R2 mit dem Ausgang des O^ER-Gliedes 86 verbunden ist. Mit jedem Zustandsweehsel im codierten Datensignal wird ein Nadelimpuls

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11DS oder CIODS erzeugt, Je nach dem, zu welcher Zeit der Wechsel erfolgt. Wenn der Zustandswechsel am Beginn einer Bitzelle liegt, dann wird der Nadelimpuls 11DS erzeugt, der das Flipflopd ODRJ setzt. D_er Nadelimpuls 11DS führt ferner zur Erzeugung eines Nadelimpulses DR2S, der das Flipflop 0DR2 setzt. Wenn andererseits ein Nadelimpuis 1ODS erzeugt wird, dann wird durch den resultierenden Nadelimpuls DR2S nur das Flipflop 0DR2 gesetzt, und mit der folgenden Anstiegsflanke des Signals CLKA wird ein Binärwert 1 in das Flipflop 0DR1 und ein Binärwert 0 in das Flipflop 0DR2 geschoben. Das decodierte Datensignal erscheint somit am Q-Ausgang von 0DR1. Man erkennt, daß dieses in Fig. 7 dargestellte Signal die gleiche Form wie das in Fig. 5 dargestellte Signal aus der Datenquelle hat.

Der phasensynchronisierende Teil der Synchronisierschaltung 56 enthält normalerweise 2 UND-Glieder 90 und 92. Das CLK-Ausgangssignal des spannungsgesteuerten Oszillators 5-4- gelangt zu einem Eingang des UND-Gliedes 90, und, nach Umkehrung durch den Inverter 9^₅ zu einem Eingang des UND-Gliedes 92. Die Ausgänge der Glieder 90 und 92 führen zu den Eingängen eines ODER-Gliedes 96, welches das CLKA-Signal liefert. Je nach dem Zustand eines Flipflops 98 ist das eine oder das andere der UND-Glieder 90 und 92 aktiviert. Normalerweise wird mit dem codierten Datensignal ein Codewort geliefert, um das decodierte Datensignal auf das Vorhandensein dieses Codewort überprüfen zu können. Falls das Codewort nicht vorhanden ist, so ist dies eine Anzeige dafür, daß das CLKA-Signal außer Phase war. In diesem Fall wird das Flipflop 98 so angesteuert, daß es das Jeweils andere der UND-Glieder 90 und 92 aktiviert, um. das CLKA-wignal in die richtige Phase zu versetzen. Die vorliegende Erfindung gestattet es jedoch, die Phase .des CLKA-Signals automatisch mit dem codierten Datensignal zu synchronisieren,

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indem die Zeit des Auftretens zweier durch eineinhalb Bitzellen getrennter Zustandswechsel beobachtet wird. Falls das CLKA-Signal die richtige Phase hat, erscheint der erste dieser Zustandswechsel in der Mitte einer Bitzelle und der zweite am Beginn einer Bitzelle, und zwar um eineinhalb Bij:zellen gegenüber dem ersten Zustandswechsel versetzt. W^nn jedoch das CLKA-Signal außer Phase ist, dann erscheint der erste zweier um eineinhalb Bitzellen auseinanderliegender Signalwechsel am Beginn einer Bitzelle und der zweite in der Mitte der nächstfolgenden Bitzelle. Wenn also das CLKA-Signal außer Phase ist, liefert der erste der baden Zustandswechsel einen Nadelimpuls 11DS, womit die Flipflops ODR3 und 0DR2 gesetzt werden. In der Mitte der nächsten Bitzelle wird von dem zweiten der beiden Zustandswechsel ein Nadelimpuls 1ODS erzeugt, während der Q-Ausgang des Flipflops 0DR2 "hoch" ist. Durch Kombination dieser beiden Signale in einem UND-Glied 1oo und durch Steuerung des Flipflops 98 mit dem Ausgang dieses Gliedes 1oo kann die richtige Phase für das CLKA-Signal schnell hergestellt v/erden.

Die Fig. 8 zeigt eine Abwandlung der in Fig. M- dargestellten Schaltung, mit welcher eine einzigartige Folge von Zustandswechsel eingeführt werden kann, um die im codierten Datensignal vorkommende niedrigste Frequenzkomponente höher zu machen. Die Folge von Zustandswechseln wird im codierten Signal dort eingeführt, wo im Signal aus der Datenquelle eine Reihe von 3 oder mehr aufeinanderfolgenden Nullen dem Bit-rPaar 11 oder 10 folgt. Entsprechend der Fig. 4 erzeugen diese Bits mit dem Binärwert normalerweise keinen Zustandswechsel. Die Folge der Zustandswechsel ist einzigartig, da sie einen ersten Wechsel am Beginn einer Bitzelle und einen zweiten Wechsel in der Mitte der folgenden !dtzelle enthält. Mit diesem Huster

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wird der Mindestabstand von eineinhalb Bitzellen zwischen den Zustandswechseln eingehalten, es ist jedoch unterscheidbar von den eineinhalb Bitzellen großen Abständen, die dann auftreten, wenn die reale Bitfolge von 1011 codiert wird« In diesem letztgenannten Fall liegt nämlich der erste Zustandswechsel in der Mitte der den ersten Binärwert 1 enthaltenden Bitzelle, während der zweite Zustandswechsel am Beginn der den zweiten Binärwert 1 enthaltenden Bitzelle liegt. Die einzigartige Folge von Zustandswechseln ist also anhand des zeitlichen Auftretens der beiden Wechsel unterscheidbar sowie dadurch, daß die beiden Wechsel in benachbarten Bitzellen liegen«

Diejenigen Elemente der in Fig. 8 gezeigten Anordnung, die bestimnben Elementen der in Pig· 4 dargestellten Schaltung entsprechen, haben die gleichen Bezugszahlen wie dort, jedoch mit einem nachgesetzten a. Die Verknüpfungsschaltung 43a des Eingangsdatenregisters enthält zusätzlich zu den Gliedern 44a und 46a ein UND-Glied 106, dessen Eingänge mit den (£-Ausgängen der Flipflops IDR1, IDR2 und IDR3 verbunden sind, so daß der mit "000 gefühlt" bezeichnete Ausgang des Gliedes 1o6 ^rthoch" gesteuert wird, wenn im Dateneingangsregister 40a drei Binärwerte 0 gespeichert sind. Das Steuerglied 50a für das Ausgangs-Datensignal enthält zusätzliche Eingänge, die mit MTR>-und ETR bezeichnet sind. Eine Aktivierung des Eingang MTR soll bedeuten, daß ein Zustandswechsel in der Mitte einer Bitzelle erforderlich ist, und eine Aktivierung des Eingang ETR soll bedeuten, daß ein Zustandswechsel am Rand einer Bitzelle gefordert wird» Die Signale für MTR und ETR kommen von einem Zustandswechsel-Intervallzähler 1o8, der aus Flipflops TIC1, TIC2 und TIC3 besteht, die mit dem GLKA-Signal gesteuert werden. Der Zähler 1o8 zählt die Bitzeitintervalle, die jedem

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Zustandswechsel im Ausgangs-Datensignal folgen. Zu diesem Zweck ist der D-Eingang von TIC1 über ein ODER-Glied 11ο mit den Signaleitungen für "11 gefühlt" und "10 gefühlt" verbunden. Der Q-Ausgang von TIC1 ist mit dem D-Eingang von TIC2 verbunden, und der Q-Ausgang von TIC2 ist über ein MD-Glied 112 mit dem D-Eingang von TIC3 verbunden. Das Glied 112 verknüpft den Q-Ausgang von TI02 mit dem Signal "000 gefühlt" um das ETR-Signal zu liefern. Der Q-Ausgang von TI03 wird mit dem OLKA-Signal im IMD-Glied 114 verknüpft, um das MTR-Signal zu erzeugen. Der Q-Ausgang von TIC3 wird außerdem auf den D-Eingang von TIC1 über ein UND-Glied 116 und das ODER-Glied 110 rückgekoppelt. Das ETR-Signal wird am Beginn einer Bitzelle durch das OLKA-Signal immer dann "hoch" gesteuert, wenn drei Bitzellen mit jeweils einer Null zwei Bitzellen folgen, die das Bitpaar 11 oder 10 enthalten. Hiermit wird das Flipflop 52a über das Glied 50a am Beginn der ersten der drei Bitzellen gekippt. Eine Bitzelle später wird der Q-Ausgang von TIOJ "hoch" gesteuert, und in der Mitte dieser Bitzelle wird das MTR-Signal durch das OLKA-Signal "hoch" gesteuert, um das Flipflop 52a über das Glied 50a- in der Mitte der zweiten der drei Bitzellen zu kippen. Wenn zum Zeitpunkt der Ansteuerung von TI03 ein Binärwert 0 in das Plipflop IDR3 eingegeben wird, so daß das Signal "000 gefühlt" hoch bleibt, dann wird der D-Eingang von TI01 über die Glieder 114 und 11o hoch gesteuert, so daß der Zähler 1o8 damit fortfährt, im Ausgangssignal Paare von Zustandswechseln zu erzeugen, die eineinhalb Bitzellen auseinanderliegen und bei denen der jeweils erste Zustandswechsel des Paars am Rand einer Bitzelle und der zweite in der Mitte der nächsten Bitzelle liegt. Dies geschieht so lange, wie drd Bits mit dem Binärwert 0 im Register 40a enthalten sind. Es sei darauf hingewiesen, daß ein Zustandswechsel am Beginn einer Bitzelle

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rieht erzeugt wird, wenn nicht ein 3 Bitzellen langes Intervall mit Binärwerten O vorhanden ist. Wenn jedoch einmal ein Zustandswechsel am Beginn einer Bitzelle erzeugt worden ist, dann folgt stets ein Zustandswechsel in der Mitte einer Bitzelle. Die einzigartige Folge von Zustandswechseln enthält somit Wechsel, die um eineinhalb Bitzellen voneinander getrennt sind, und sie beginnt stets mit einem Zustandswechsel am Anfang einer Bitzelle und endet mit einem Zustandswechsel in der Mitte einer Bitzelle.

Die im Codierer nach Fig. 8 auftretenden W_ellenformen sind etwas idealisiert in Fig. 9 dargestellt, und zwar für eine Folge von 37 Bits aus der Datenquelle. Impulse :^!11 gefühlt" erscheinen in Phase mit dem CLKA-Signal, wenn die Q-Ausgänge von IDR1 und IDR2 beide hoch sind, und Impulse "10 gefühlt" erscheinen in Phase mit dem CLKA-Signal, wenn der Q-Ausgang von IDR1 hoch und der Q-Ausgang von IDR2 niedrig ist, in der gleichen Weise wie bei der Ausführungsform nach Fig. 4. Zum Vergleich ist in der letzten Zeile der Fig. 9 das Datenausgangssignal COD dargestellt, welches man erhalten würde, wenn man die gezeigten Daten mit der Anordnung nach Fig. 4 codieren würde. Die Ausführungsform nach Fig. 4 würde Zustandswechsel jeweils am Beginn der Bitzellen 1, 12 und 22 und jeweils in der nute der Bitzellen 10, 16, 18, 29 und 36 erzeugen. Der Mindestabstand zwischen aufeinanderfolgenden Zustandswechseln beträgt eineinhalb Bitzellen, im dargestellten Fall herrscht dieser Mindestabstand zwischen dem Wechsel in der Mitte der "^;3itzelle 10 und dem Wechsel am Beginn der Bitzelle 12. Der maximale Abstand zwischen den Zustandswechseln hängt natürlich von der Länge der Bitreihe mit den üinärwerten 0 ab (falls die Codierung im J'TRZ-Format erfolrrb). Bei den dargestellten Daten beträgt der maximale

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Abstand zehneinhalb Bitzellen. Die in Fig. 8 dargestellte Ausführungsform hat den Zweck, diesen maximalen Abstand auf viereinhalb Bitzellen zu begrenzen, um die Frequenz dei? niedrigsten Frequenz komponente des codierten Datensignals anzuheben.

Es seien nun wieder die Wellenformen betrachtet, die mit der Ausführungsform nach Fig. 8 erzeugt werden. Das codierte Ausgangssignal COD (in der drittletztenZeile der Fig. 9) enthält einmal solche Zustandswechsel, die auch mit der Anordnung nach Fig. 4· erzeugt worden wären, und zum anderen zusätzlich das einzigartige Muster von Zustandswechseln, welches dann erzeugt wird, wenn mindestens drei Bits mit Jeweils dem Binärwert 0 nach einer Bitzelle ohne Zustandswechsel gefühlt werden. Am Beginn der Bitzelle 1 (BC01) der codierten Ausgangsdaten erscheint ein Impul "11 gefühlt¹', der einen Zustandswechsel herruft. Am Beginn der Bitzelle BC02 wird der Q-Ausgang von TIC1 (d.h. das Signal TIC1Q) hoch gesteuert. Am Beginn der Bitzelle BC03 wird TIC2Q hoch, und da das Signal "000 gefühlt" hoch ist, wird das Signal STR hoch und erzeugt einen Zustandswechsel am Beginn der Pltzelle BCOJ. Am Beginn der Bitzelle BC04 wird TIC3Q hoch,und in der Mitte der Bitzelle BC04 steuert CLKA das Signal MTR hoch, um einen Zustandswechsel in der Mitte der Bitzelle BC04- zu erzeugen. Da am Beginn der Bitzelle BC05 das Signal "000 gefühlt" immer noch hoch ist, wird TIC1Q hoch gesteuert.

Am beginn der Bitzelle BC06 wird TIC2 hoch gesteuert, und weil das Signal "000 gefühlt" immer noch hoch ist, wird auch ETR hoch, wodurch ein Zustandswechsel am Beginn der

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Bitzelle BC06 erzeugt wird. Am Beginn der Bitzelle B007 wird TIC3Q hoch, so daß in der Mitte dieser Bitzelle CLKA das Signal MTR hoch steuert, um einen Znstandswechsel in der Mitte dieser Zelle zu erzeugen. Da das Signal "000 gefühlt" am Beginn der Bitzelle BC07 koch ist, wird TIC1Q am Beginn der Bitzelle BG08 hoch und TIC2Q am Beginn der Bitzelle BC09 hoch. Am Beginn der Bitzelle BC09 ist das Signal "000 gefühlt" gedoch niedrig, und ETE bleibt somit niedrig. Die am Beginn der Bitzellen BC012 und BC022 liegenden Zustandswechsel des Ausgangssignals COD sind die Folge von Impulsen "11 gefühlt". Die Zustandswechsel in der Mitte der Bitzeilen BC010,.Β0Ό16, BC018, BC029 und BC036 sind die Folge von Impulsen "10 gefühlt".

Das einzigartige Muster von Ziistandswechseln ist am Beginn der Bitzelle BCO24- und in der Mitte der Bitzelle BCO25 eingefügt, da die Eingangs-Bitzellen BCI24, BCI25 und BCI26 alle den Binärwert 0 enthalten und die Ausgangs-Bitzelle BCO23 keinen Zustandwechsel enthält. In ähnlicher Wgise sind wiederum solche Zustandswechselam Beginn der Bitzelle BC031 und in der Mitte der Bitzelle BC032 eingefügt. Man erkennt, daß das Signal "000 gefühlt" in der Mitte der Bitzelle 4- der Eingangsdaten aus der Quelle (BCI^) hoch gesteuert wird. Dies kommt daher, daß die Erfassung der beiden Bits mit dem Binärwert 1 in der Mitte von B0I3 dazu führt, daß ein Binärwert 0 in der Mitte'der Bitzelle BCI4 in das Flipflop IDR1 eingeschoben wird. Man erkennt ferner, daß das Signal "000 gefühlt" in der Mitte der Bitzelle BCI21 hoch gesteuert wird, was die Folge der Binärwerte 0 in BCH9, BCI20 und BCI21 ist. In der Mitte der Bitzelle BC018 hat jedoch ein Zustandswechsel stattgefunden, und somit führen diese drei Nullen nichtvzur Erzeugung der einzigartigen Zustandswechsel-Folge.

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In Fig. 10 ist eine Schaltungsanordnung zur Decodierung der mit der Schaltung nach Fig. 8 codierten Daten dargestellt. Die Anordnung nach Fig. 10 ist dem Decodierer nach Fig. 6 in vieler Hinsicht ähnlich, und entsprechende Teile sind mit denselben Bezugszahlen wie dort, jedoch mit-einem nachgesetzten a bezeichnet. Im Falle der Fig. enthält das Ausgangsdatenregister ein zusätzliches Flipflop ODRO, dessen D-Eingang mit dem Q-Ausgang des Flipflops 0DR1 verbunden ist. Die decodierten Ausgangsdaten (DOD) werden vom Q-Ausgang des Flipflops ODRO erhalten. Die Löscheingänge der Flipflops 0DR1 und 0DR2 sind mit dem Q-Ausgang eibes Flipflops 122 verbunden, dessen D-Eingang am Q-Ausgang 0DR2Q liegt und dessen Trigger- oder Kippeingang das Signal 1ODS empfängt. In der Fig. 10 ist der Ausgang des ODER-Gliedes 86a nicht wie im Falle der Fig. 6 direkt mit dem Setzeingang des Flipflops 0DR2 verbunden sondern führt ..über' ein UND-Glied 124_; zu diesem Setzeingang, wobei der andere Eingang dieses UND-Gliedes der §-Ausgang des Flipflops 0DR2 ist.

Wie bereits erwähnt, besteht das besondere in die Wellenform eingefügte einzigartige Kennzeichen (d.h. die einzigartige Zustandswechselfolge) aus einem Wechsel am Beginn einer Bitzelle und einem Wechsel in der Mitte der nächsten Bitzelle. Diese Folge kann während des normalen Codier-

nicnt

Vorgangs der DatenVauftreten. Wenn daher am Beginn einer Bitzelle ein ZyStandswechsel auftritt und von einem Z_ustandswechsel in der Mitte der nächsten Bitzelle gefolgt wird, dann stellen diese Wechsel offenächtlich keine Bitpaare dar. Das Glied 24 wird somit während derjenigen Bitzelle gesperrtν die einer Bitzelle mit einem an ihr*m Anfang liegenden Zustandswechsel folgt, und zwar weil das Signal ■ ÖDR2Q (d.h. der Q-Ausgang von 0DR2) hoch ist. Daher verhin-

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dert das UND-Glied 124-, daß die in der Mitte einer Bitzelle liegenden Wechsel der einzigartigen Zustandswechselfolge so interpretiert werden, als ob sie ein Bitpaar darstellten. Da außerdem der Zustandswechsel am Beginn«einer Bitzelle, der einem Wechsel in der Mitte der folgenden Bitzelle vorangeht, ebenfalls ein erzwungener Wechsel ist und nicht ein Bitpaar darstellt, müssen die. beiden Binärwerte 1 gelöscht v/erden, die als Folge des dadurch erzeugten Impulses "11 gefühlt" in den Flipflops 0DR3 und 0DR2' eingestellt worden sind. Diese beiden Binärwerte 1 werden durch das Flipflop 122 gelöscht, und zwar infolge, des nächsten in der Mitte der Zelle liegenden Wechsels, der das Flipflop 122 triggert, während die beiden Binärwerte 1 in 0DR2 und ODR1 enthalten sind.

Wie in Fig. 11 zu erkennen ist, erzeugt daher der Wechsel am Beginn der Bitzelle BCI3 einen Impuls "11 gefühlt" und einen Nadelimpuls 11DS, womit die Plipflops 0DR3 und 0DR2 gesetzt werden. Der vom Signalwechsel in der Mitte der Bitzelle BC14- herrührende Nadelimpuls 1ODS wird gedoch durch das Glied 124· daran gehindert, das Flipflop 0DR2zu setzen, statt dessen triggert er das Flipflop 122,welches 0DR2 und 0DR1 löscht. In ähnlicher Weise bewirken der durch den Wechsel am Beginn der Bitzelle BC16 erfolgte Nadeümpuls 11DS und der durch den in der Mifcbe der 'Bitzelle DCI7 erfolgenden Wechsel erzeugte Nadelimpuls 1ODS, dsß jeweils ein Binärwert 0 in das Flipflop ODRO eingegeben wird. Der gleiche Vorgang findet auch statt bei den Zustandswechseln am Beginn von BC124- und in der Mitte von BCI25 und bei den Zustandswechseln am Beginn von 3CI31 und in der Mitte von BCI32.

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SAD ORIGINAL

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D_er Decodierer nach Fig. 10 "übersieht" also tatsächlich solche Zustandswechsel in der codierten Wellenform, die nicht bestimmte Bitpaare identifizieren. Er liefert die wahre Datenfolge in Übereinstimmung mit der in der 1Ätzten Zeile der Fig. 9 gezeigten Wellenform COD (Pig· 4-), d.h. die Zustandswechsel des codierten Signals am Beginn der Bitzellen 1, 12 und 22 erzeugen in diesen Bitzellen und der jeweils folgenden Bitzelle eine binäre 1, und die Wechsel des codierten Signals in der Mitte der Bitzellen 10, 16, 18, 29 und 26 erzeugen eine binäre 1 in diesen Bitzellen und eine binäre 0 in der Jeweils folgenden Bitzelle. In den übrigen Bitzellen werden binäre Nullen erzeugt. Da die einzigartige Folge aus einem Wechsel am Beginn einer Bitzelle und einem Wechsel in der Mitte der folgenden Bitzelle dazu herangezogen wird, die niedrigste im codierten Datensignal enthaltene Frequenz anzuheben, kann diese einzigartige Folge nicht zur Phasensynchronisierung wie im Falle des Decodierers nach Fig. 6 verwendet werden. Somit wird nötigenfalls das Flipflop 98a der Steuerschaltung 56a zur Erreichung der richtigen Phasensynchronisierung in der herkömmlichen Weise gekippt, d.h. indem man das decodierte Datensignal daraufhin beobachtet, ob ein Codewort, welches normalerweise zu Synchronisationszwecken vorgesehen ist, vorhanden ist oder nicht.

Wie bereits ausgeführt wurde, lassen sich der erfindungsgemäße Codierer und Decodierer in vielen verschiedenen iJachrichtensystemen einsetzen, z.B. in pulscodemodulierten Femmeßsystemen, in Modulator/Demodulator-Einheiten bei drahtgebundenen Nachrichtensystemen und in verschiedenen Aufzeichnungssystemen. Wie in Fig. 7& dargestellt, wird der Ausgang des Codierers auf einen Nachrichtensender gegeben, um das codierte Signal über ein geeignetes Über-

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tragungsmedium 130 zu einem Nachrichtenempfänger 132 zu senden, wo es durch den erf inelungsgemäß ausgebildeten Decodierer 134- decodiert wird· Das codierte Ausgangsdatensignal kann auch einer herkömmlichen Aufzeichnungsanlage zugeführt werden, die einen Aufzeichnungskopf 136-und einen Widergabekopf 138 enthält. Die Daten können auf verschiedene Aufzeichnungsmedien aufgezeichnet werden, z.B. ein Band, eine Trommel oder eine Platte, wie es bei 140 angedeutet ist.

Mit der Erfindung werden Verfahren und Vorrichtungen zur Codierung und Decodierung digitaler Informationen geschaffen, welche die verfügbare Bandbreite eines Nachrichten-oder Aufzeichnungsmediums vorteilhafter ausnützen, so daß eine genaue Übermittlung und Speicherung von Binärdaten mit einer hohen Packungsdichte erfolgt.

Eine Hochgeschwindigkeitsübertragung binärer Daten ist mit Hilfe der vorliegenden Erfindung möglich, die ein verbessertes Codiersystem zur Erzeugung binärer Signale liefert, worin die Zustandswechsel zwischen den beiden Signalwerten einen Mindestabstand von eineinhalb Bitzellen zueinander haben.

Eine bevorzugte Ausführungsform der vorliegenden Erfindung liefert ein verbessertes Codiersystem zur Erzeugung binärer Signale, worin die Zustandswechsel zwischen den beiden Signalpegeln einen Mindestabstand-von eineinhalb Bitzellen und einen Höchstabstand von viereinhalb Bitzellen haben.

Pat ent ansprüchel

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Claims (9)

1. P/Sö - G 3>O4-9

   Patentansprüche

   Vorrichtung zur Codierung binärer Daten, bestehend aus einer Takteinrichtung zur Eildung einer Vielzahl von Bitzellen mit im wesentlichen gleicher zeitlicher Länge, und aus einer logischen Einrichtung, die abhängig vom Zustand benachbarter Bits im binären Datensignal und von der Takteinrichtung ein bistabiles Ausgangssignal liefert, welches am Anfang oder in der Mitte einer ausgewählten der beiden die benachbarten Bits enthaltenden Bitzellen einen Wechsel zwischen zwei getrennt identifizierbaren Zuständen erfährt, um den Binärwert der beiden benachbarten Bits des Datenägnals zu identifizieren, nach Patentanmeldung P 21 59 367.9-53, dadurch gekennzeichnet, daß die logische Einrichtung (38, 40, 42, 46, 50, 52) einen Zustandswechsel am Beginn der ausgewählten der beiden Bitzellen erzeugt, wenn ein erstes Paar benachbarter Bits mit demselben Binärwert erscheint, außer wenn der ausgewählten Bitzelle eine einen Zustandswechsel enthaltende Bitzelle vorangeht, und daß die logische Einrichtung einen Zustandswechsel in der Mitte der ausgewählten Bitzelle erzeugt, wenn in einem zweiten Paar benachbarter Bits das erste Bit denselben Binärwert wie das besagte erste Bitpaar hat und das zweite Bit das Komplement des Binärwerts des zweiten Bits des ersten Bitpaars darstellt, außer wenn der ausgewählten Bitzelle eine einen Zustandswechsel enthaltende Bitzelle vorangeht, so daß jeder Zustandswechsel zwei Bits des Datensignals codiert und

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   benachbarte Zustandswechsel um mindestens eineinhalb Bitzellen auseinanderliegen. . ·
2. 2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die ausgewählte der benachbarte Bits enthaltenden Bitzellen jeweils diejenige Bitzelle ist,- die das erste der beiden benachbarten Bits enthält.
3. 3. Vorrichtung nach -.nspruch 2, dadurch gekennzeichnet, · daß das erste Paar benachbarter Bits die Bit-Iiombination 11 ist und daß das zweite Paar benachbarter Bits die 'Bit-Kombination 10 ist.
4. 4. Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die logische Einrichtung folgendes enthält: ein Eingangsdatenregister. (4-0) mit mindestens einem ersten und einem zweiten bistabilen Speicherelement, durch welches die Daten unter Steuerung durch die Takteinrichtung (36) mit einer vorgegebenen Bitgeschwindigkeit hindurchschiebbar sind; ein erstes, MD-Glied (42), dessen Ausgang mit einem Eingang des zweiten Speicherelements verbunden ist und dessen ein Eingang mit einem Ausgang des ersten Speieheräsments verbunden ist; einen Generator (5o, 52). für ein binäres Ausgangssignal; ein zweites UND-Glied·(44), welches beim Eintritt von Bits des besagten selben Binärwerts in die beiden Speicherelemente anspricht, um den Ausgangssignalgenerator zur Erzeugung eines Zustandswechsels am Beginn der ausgewählten Bitzelle zu aktivieren, und das erste UND-Glied zu sperren; ein drittes UND-Glied (46), welches beim Eintritt eines Bits des besagten selben Binärwerts in das zweite Speicherelement und eines Bis des dazu komplementären Binärwerts in das erste

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   Speicherelement anspricht, um den Ausgangssignalgenerator zur Erzeugung eines Zustandswech.seIs in der Mitte der ausgewählten Bitzelle zu aktivieren.
5. 5. Vorrichtung zur Decodierung eines Ausgangssignals, welches mit einer Vorrichtung nach einem der vorhergehenden Ansprüche erzeugt worden ist, dadurch gekennzeichnet, daß eine Decodierlogik (Fig. 6) auf die Zustandswechsel anspricht, um in Jede einen Zustandswechsel enthaltende Bitzelle ein Bit des besagen selben Binärwerts einzuschreiben und in die folgende Bitzelle ein Bit mit diesem selben Binärwert oder dem dazu komplementären Binärwert einzuschreiben, je nach dem, ob der Zustandswechsel in der vorangehenden Bitzelle am Beginn oder in der Mitte dieser Bitzelle liegt,und daß die Decodierlogik in alle übrigen Bitzellen das Komplement des besagten selben Binärwerts einschreibt.
6. 6. Vorrichtung nach Anspruch 5> dadurch gekennzeichnet, daß die Decodierlogik folgendes enthält: eine erste Logikschaltung mit einem Ausgangsdatenregister (88), welches mindestens eine erste, eine zweite und eine dirfcte Stufe enthält,und mit einer Einrichtung (54, 56, 79) zur Eingabe von gegenüber dem besagten selben Binärwert komplementären Bits in die erste Stufe (ODR3) und zum Schieben des Registers bei jedem Bitzellenirfcervall; eine zweite Logikschaltung (76, 84, 82, 86), welche beim Auftreten eines Zustandswechsels am Beginn eines Bitzellenintervalls die erste Stufe (ODR3) und die zweite SJufe (0DR2) des Registers auf den besagten selben Binärwert einstellt; eine dritte Logikschaltung (78,80,86), welche beim Auftreten eines Zustandswechsels in der Mitte

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   anes Bitzellenintervalls die zweite R_egisterstufe (0DR2) auf den besagten selben Binärwert einstellt.
7. 7. Verfahren zur Codierung eines binären Datensignals, welches aus einer Folge diskreter Bits mit dem Binärwert 1 oder 0 besteht, auf einem magnetischen Medium und zur anschließenden Wiedergewinnung dieser Folge diskreter Bits von dem codierten Medium, welches zwei gesondert identifizierbare Zustände annehmen kann und willkürlich in eine Vielzahl nahezu gleichlanger Bitzellen unterteilbar ist, wobei eine Folge·von Flußwechseln zwischen zwei gesondert identifizierbaren Zuständen erzeugt wird, so daß jeder Zustandswechsel zwei Datenbits codiert und aufeinanderfolgende Zustandswechsel mindestens eineinhalb Bitzellen auseinanderliegen, nach Patentanmeldung P 21 59 367.9-53, dadurch gekennzeichnet, daß ein Flußwechsel am Beginn der ersten zweier aufeinanderfolgender Bitzellen bedeutet, daß jede dieser beiden Bitzellen den Binärwert 1 enthält; daß ein Flußwechsel in der Mitte der ersten zweier aufeinanderfolgender Bitzellen bedeutet, daß die erste dieser Bitzellen den Binärwert 1 und die zweite dieser Bitzellen den Binärwert 0 enthält; daß einen Flußwechsel enthaltende: Bitzellen als Bits mit dem Binärwert 1 identifiziert werden; daß jede Bitzelle, die einer einen Flußwechsel enthaltenden Bitzelle folgt, als Bit mit dem Binärwert 1 oder 0 identifiziert wird, abhängig davon,ob der Wechsel in der vorangehenden Bitzelle an deren Anfang oder in deren Mitte liegt; daß alle übrigen Bitzellen als Bits mit dem Binärwert 0 identifiziert werden.
8. 8. Vorrichtung nach einem der Ansprüche 1-4, dadurch gekennzeichnet, daß die auf die binären Daten und die Takt-

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   einrichtung (36a) ansprechende logische Einrichtung zur Erzeugung eines codierten bistabilen Ausgangssignals (COD) eine zusätzliche Logikschaltung (1o6, 1o8) enthält, die beim Erscheinen dreier aufeinanderfolgender Bits mit jeweils dem Komplement des besagten selben Binärwerts im uncodierten Datensignal anspricht, um einen Z₁₁ Standswechsel am Beginn derjenigen Bitzelle zu erzeugen, die das erste der besagten drei aufeinanderfolgenden Bits enthält, und einen Zustandswechsel in der Mitte derjenigen Bitzelle zu erzeugen, die das zweite der besagten drei aufeinanderfolgenden Bits enthält, so daß die besagten drei aufeinanderfolgenden Bits in Form einer einzigartigen Folge von Zustandswechseln codiert werden, wodurch der maximale Abstand zwischen den Zustandswechseln im Ausgangssignal viereinhalb Bitzellen beträgt.
9. 9. Vorrichtung zur Decodierung eines Ausgangssignals, welches mit der Vorrichtung nach Anspruch 8 erzeugt worden ist, dadurch gekennzeichnet, daß eine auf die Zustandswechsel ansprechende Decodierlogik (Fig. 10) vorgesehen ist, die folgendes enthält: ein Ausgangsdatenregister mit mindestens einer ersten (0DR3), einer zweiten (0DR2), einer dritten (ODRI) und einer vierten (ODRO) Stufe; eine Einrichtung (54a, 56a, 79a) zur Eingabe von Bits mit dem Komplement des besagten selben Binärwerts in die erste Stufe (0DR3) und zum Schieben des Registers am Beginn jeder Bitzelle; eine erste Logikschaltung (76a, 84a, 82a, 86a, 124), welche im Falle eines am Beginn äner Bitzelle erscheinenden Zustandswechsels die erste und die zweite Registerstufe auf den besagten selben Binärwert einstellt; eine zweite Logikschaltung (78$,

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   80a, 86a, 124), welche im Falle eines in der Mitte einer Bitzelle erscheinenden Zustandswechsels die zweite Registerstufe auf den besagten selben Binärwert einstellt, außer wenn dem Zustandswechsel in der Mitte einer Bitzelle ein Zustandswechsel am Beginn der vorhergehenden Bitzelle vorangeht; eine dritte Logikschaltung (122), welche im Falle eines Zustandswechsels in 'der M±be einer Bitzelle, dem ein Zustandswechsel am Beginn der vorhergehenden Bitzelle vorangeht, die zweite und die dritte Registerstufe löscht, so daß am Ausging der vierten Registerstufe (ODRO) ein decodiertes Ausgangssignal (DOD) erscheint, welches identisch mit dem binären Datensignal ist, das mit der Vorrichtung nach einem der Ansprüche 1 bis 4- codiert worden ist.

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