DE2203408B2 - Verfahren und Vorrichtung zur Übertragung von relativ langsam einlaufenden digitalen Datenbits auf einen relativ schnell übertragenden, impulskodierten Signalübertragungskanal - Google Patents
Verfahren und Vorrichtung zur Übertragung von relativ langsam einlaufenden digitalen Datenbits auf einen relativ schnell übertragenden, impulskodierten SignalübertragungskanalInfo
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Description
sam einlaufenden digitalen Datenbits auf einen relativ schnell übertragenden, imi;ulskodierten Signalübertragungskanal
mit zeitlich gegeneinander versetzter Mehrfachübertragung, wobei zwischen dem relativ langsamen Datenkanal und dem relativ
schnellen übertragenden, impulskodier;en Signal unmittelbare Synchronisation vorhanden ist.
Aizustreben ist bei dieser Übertragungsart, daß der Bittakt des am Empfängerterminal regenerierten
Datenflusses genau gleich dem Bittakt des Datenflusses am Seiiderterminal ist. Dies läßt sich dadurch
erreichen, daß der PCM-Fluß außer Datenbits auch Steuerinformationsbits in dichter Folge zur Erzeugung
der Bittaktimpulse am Empfängerterminal übermittelt. Die bekannten Verfahren konnten jedoch
eine wirkungsvolle Ausnutzung der Kapazität des zur Übertragung der Dateninformation gewählten
Zeitschlitzes nicht mit einer dichten Folge der Steuerinformationsbits vereinen.
Eine ausführliche Beschreibung der bekannten Verfahren findet sich beispielsweise in CCITT, COM,
Sp. A.-No. 72-E und COM, Sp. A-No. 60. E.
Weitere Einzelheiten zu den eingangs genannten bekannten Verfahren und Vorrichtungen ergeben sich
auch beispielsweise aus der Zeitschrift Preceedings IEE 113, 1966, 9, S. 1420 bis 1428, 1427; der
DT-AS 10 93 598; der DT-AS 10 58 093 und der DT-AS 12 06 466.
Aufgabe der Erfindung ist es, ein Verfahren und eine Vorrichtung zu schaffen, mit welchen der PCM-Fluß
außer Datenbits auch Steuerinformationsbits in dichter Folge zur Erzeugung der Bittaktimpulse
am Empfängerterminal übermittelt.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß bei einem Mehrfachübertragungskanal mit
einer Übertragbarkeit von η (ζ. B. 8) Bits je Zeitschlitz und bei einer Einlaufgeschwindigkeit von etwa
η 2 (ζ. B. 6) Bits je Übertragungsperiode des Mehrfachübertragungskanals
von der Senderseite aus je nach momentaner Verfügbarkeit wahlweise jeweils η · ■ 3 oder η 1 Datenbits innerhalb der der Datenübertragung
zugeordneten Zeitschlitze übertragen werden, und daß mit Hilfe des freien /i-ten Bits
innerhalb der betreffenden Zeitschlitze der Empfangsseite
mitgeteilt wird, ob jeweils η — 3 oder η — 1 Datenbits übertragen worden sind.
Weiterbildungen der Erfindung bzw. Merkmale der erfindungsgemäßen Vorrichtung ergeben sich aus
den weiteren Ansprüchen.
Die Erfindung wird im folgenden an Hand der Zeichnung näher erläutert. In der Zeichnung zeigt
F i g. 1 ein Blockschaltbild des prinzipiellen Aufbaus einer PCM-Anlage gemäß der Erfindung zur
Übertragung von Daten mittels eines PCM-Flusses,
F i g. 2 bzw. F i g. 3 Zeitdiagramme zur Erläuterung des Prinzips der Kodierung und Dekodierung
des Datenflusses,
F i g. 4 ein Logikschaltbild einer Kodiereinrichtung
am Senderterminal der PCM-Anlage,
F i g. 5 ein Logikschaltbild einer Dekodiereinrichtung am Empfängerterminal der PCM-Anlage und
F i g. 6 eine Tabelle und ein Zeitdiagramm mit einem Beispiel für die Regeneration der Bittaktimpulse
des Datenflusses in der Decodiereinrichtung.
Das Prinzip der erfindungsgemäßen PCM-Anlage ist in F i g. 1 dargestellt. Ein Senderterminal 1 umfaßt
neben einem PCM-Sender 10 üblicher Bauart einen Kodierer 11, der an einem Eingang α einen
Datenfluß aufnimmt und so speichert, daß der PCM-Sender 10 den Datenfluß in einem dafür aasgewählten
PCM-Zeitschlitz auslesen und in Form von PCM-Signalen einem PCM-Empfänger 20 an einem Empfängerterminal
2 zuführen kann. Über einen Dekodierer 21, in dem die PCM-Signale registriert und gespeichert
werden, werden sie dann wieder in einen Datenfluß an einem Ausgang w umgeformt.
Nach dem Prinzip der Erfindung wird angenommen, daß das Verhältnis zwischen der Bitfrequenz
des Datenflusses am Eingang α des Kodierers 11 und der für die PCM-Übertragung gewählten Abtastfrequenz
oder einer Subharmonischen dieser Frequenz nominell ganzzahlig ist. Im vorliegenden Fall
wird angenommen, daß genau sechs Datenbits zwischen zwei aufeinanderfolgenden und zur Datenübertragung
verwendeten Zeitschlitzen vorhanden sind. Bei einer Ausführungsform wird der Datenfluß
dann in Gruppen von fünf oder sieben Bits gesendet, die jeweils in einem individuellen PCM-Wort mit
acht PCM-Bits enthalten sind, die sämtlich zur Übertragung verfügbar sein sollen. Die Regel, nach der
diese Cruppen von fünf oder sieben Datenbits gebildet werden, wird nun dahingehend definiert, daß
eine Gruppe von fünf Datenbits gebildet wird, wenn in einem Abtastintervall die Zeit zum Registrieren
von sechs Datenbits im Kodierer 11 nicht ausreichte, während dann, wenn die Zeit zum Registrieren von
sechs Datenbits ausreichte, auch das siebente Datenbit zur Bildung einer Gruppe von sieben Datenbits
noch abgewartet wird.
Bei normalerweise sechs Datenbits pro Abtastintervall treffen diese Zustände abwechselnd zu, und
die Gruppen werden abwechselnd gebildet. Wenn jedoch weniger Datenimpulse als angenommen pro
Abtastintervall ankommen, so ergibt sich früher oder später, daß in zwei aufeinanderfolgenden Abtastintervallen
die Zeit zum Registrieren von sechs Datenimpulsen im Kodierer 11 nicht ausreicht. Entsprechend
der oben gegebenen Regel ergibt sich, daß eine Fünfergruppe auf eine vorhergehende Fünfergruppe
folgt, wodurch die Anzahl der übertragenen Datenimpulse um die erforderliche Anzahl reduziert
wird. Wenn dagegen mehr Datenimpulse als angenommen pro Abtastintervall ankommen, so ergibt
sich mehr oder weniger bald, daß die Zeit zum Registrieren von sechs Datenimpulsen in zwei aufeinanderfolgenden
Abtastintervallen ausreicht. Das Resultat ist dann, daß gemäß obiger Regel auf eine
Siebenergruppe eine weitere Siebenergruppe folgt, so daß die Anzahl der übertragenen Datenimpulse um
die erforderliche Anzahl erhöht wird.
Es zeigt sich somit, daß durch zwei aufeinanderfolgende kurze bzw. lange Bitgruppen die Anzahl
der übertragenen Datenbits verringert oder vergrößert werden kann, um auf diese Weise am Empfängerterminal
die Anzahl der pro Zeiteinheit empfangener Datenbits gleich der Anzahl Datenbits zu halten
die pro Zeiteinheit dem Senderterminal zugeführt wurden.
Im Zeitdiagramm nach F i g. 2 zeigt die Linie c einen Datenfluß, der dem Eingang α des Kodierers
11 im Senderterminal 1 zugeführt wird. Die Linie I stellt Impulse dar, deren Periodendauer mit derr
obenerwähnten Abtastintervall übereinstimmt. Die Linien c und d in F i g. 2 zeigen Gruppen von fünl
bzw. sieben Datenbits, gebildet vom Datenfluß aul der Linie bzw. Leitung α und in entsprechender
PCM-Wörtern mit acht Bitelementen enthalten, wobei ein letztes Bit R Information darüber enthält, ob
die Anzahl der Datenbits fünf oder sieben beträgt. Irs
den PCM-Wörtern, die lediglich fünf Datenbits enthalten, sind weitere Bits P und Q vorhanden. Diese
Bits P und Q dienen zur Übermittlung von Steuerinformationsbits zum Empfängerterminal 2 und
geben an. ob der Datenfluß gegenüber der Abtastung nacheilt, mit dieser synchron ist oder ihr gegenüber
vorauseilt. Die Bits P und Q dienen im Empfängertrnriinal
2 zum Synchronisieren eines lokalen BiI-taktgenerators mit dem Datenfluß am Senderterminal 1.
Die PCM-Wörter werden während eines bestimmten Zeitschlitzes zur Datenübertragung, dessen
Periodizität auf der Linie e dargestellt ist, gesendet. Man erkennt, daß die auf der Linie b gezeigten
Impulse gegenüber den Zeitschlitzen auf der Linie e um ein halbes Abtastintervall phasenverschoben
sind. Dies beruht auf der Tatsache, daß die Impulse auf der Linie b zur Entscheidung darüber dienen,
ob eine Gruppe fünf oder sieben Datenbits enthalten soll. Diese Entscheidung muß jedoch zeitlich genügend
weit vor dem Zeitschlitz eingeleitet werden, in dem die Datenbits gesendet werden sollen. Die
Datenbits 11 bis 15 sind beispielsweise vor einem Impuls auf der Linie b angekommen. Nach der oben
angegebenen Regel wird dann eine Gruppe von fünf Datenbits gebildet. Die Gruppe wird um die Bits
für P, Q und R komplettiert, und sämtliche acht Bits
werden während des nachfolgenden Zeitschützes als PCM-Wort vom Senderteminal 1 zum Empfängerterminal
2 übermittelt, wo das PCM-Wort gespeichert wird. Das Auslesen des übertragenen und gespeicherten
PCM-Wortes beginnt etwa ein halbes Abtastintervall nach dem Empfang, wie es die Linien /
und g in F i g. 2 andeuten.
F i g. 3 zeigt den Verlauf, wenn die normale Foige
Fünfer-Siebener-Fünfer-Siebenergruppen usw. geändert wird, bedingt durch die Tatsache, daß der
Datenfluß entweder langsamer oder schneller ist, als angenommen wurde. Auf der Linie α in F i g. 3 erkennt
man die gleichen Impulse wie auf Linie b in F i g. 2. Es sei angenommen, daß während eines bestimmten
Abtastintervalls eine Gruppe von sieben Datenbits gebildet wurde, wie für den Zeitpunkt rl
auf der Linie b gezeigt. Während des nächsten Abtastintervalls wird gemäß Linie C eine Gruppe
von fünf Datenbits gebildet. Wenn man nun annimmt,
daß der Datenfluß langsamer ist als angenommen wurde und daß in diesem Abtastintervall
die Zeit zum Registrieren des fünften Datenbits, bevor das Abtastintervall zu Ende ist, gerade ausreichte,
so wird eine Gruppe mit fünf Datenbits gebildet. Infolge der Nacheilung des Datenflusses gegenüber
der angenommenen Geschwindigkeit, reicht die Zeit des nächsten Abtastintervalls nicht zum
Registrieren des sechsten Bits aus, aus welchem Grunde nochmals eine Gruppe mit fünf Dateninformationsbits
gebildet wird. Es wird nochmals an die Grundregel erinnert, die besagt, daß entweder eine
Gruppe von fünf Datenbits gebildet wird, wenn fünf Bits, nicht aber das sechste Bit in einem Abtastfntcrvall
registriert wurden, oder daß, wenn das sechste Bit registriert wurde, auch die Registrierung
des siebten Bits abgewartet wird, um eine Gruppe von sieben Datenbits bü'den zu können. Der Vorgang
verläuft hiernach wieder normal, bis während eines Abtastintervalls die Zeit zum Registrieren von fün!
Datenbits wiederum genau ausreicht, während irr folgenden Abtastintervall infolgedessen die Zeit zun
Registrieren des sechsten Datenbits nicht ausreicht Wenn dagegen der Datenfluß schneller ist als angenommen
wurde, so ergibt sich in einem bestimmter Abtastintervall, daß die Zeit gerade zum P.egistrierer
von sieben Datenbits ausreicht, bevor das Intervall zu Ende ist. Die Zeit reicht dann im nächsten Abtastintervall
zum Registrieren von sechs Datenbits voi dem Intervallende aus, was bedingt, daß gemäß dei
Grundregel eine weitere Gruppe mit sieben Datenbits gebildet wird. Dies ist auf den Linien d und e
in F i g. 3 dargestellt. Die Bildung der Gruppen verläuft nun normal mit abwechselnd fünf und sieber
Bits, bis nach einer Anzahl Abtastintervallen das siebte Bit wieder gerade am Ende eines Intervalls
registriert wird. Während des nächsten Intervalls reicht die Zeit dann zum Registrieren von sechs
ganzen Bits aus, bevor das Intervall zu Ende ist, so daß wieder eine Gruppe von sieben Datenbits gebildet
wird.
Im Logikschaltbild nach Fig. 4 ist der nach Fig.] mit dem PCM-Sender 10 im Senderterminal 1
verbundene Kodierer 11 gezeigt, der zwei Eingänge a und b für den ankommenden Datenfluß bzw. die
Datenbit-Taktimpulse besitzt. Der Datenfluß wird in Gruppen bestimmter Anzahl von Bitelementen abwechselnd
in zwei Pufferregistern HA und 11B registriert, deren Wechsel über Und-Gatter /1111
bis A 114 erreicht wird, gesteuert von einem Flipflop KIl, das wiederum von einer Logikschaltung Ll
gesteuert wird. Der Kodierer 11 besitzt außerdem einen Ausgang c, an dem der Inhalt der entspre-
chenden Pufferregister 11A und 11B in Form von
PCM-Bits im PCM-Wort während des für die Datenübertragung gewählten Zeitschlitzes des PCM-Senders
10 ausgelesen werden kann. Der Kodierer 11 ist zu diesem Zweck mit zwei Eingängen für den PCM-Sender
10 versehen, einem Eingang d, dem die PCM-Bittaktimpulse
zugeführt werden, und einem Eingang c, dem synchron und phasengleich mit dem genannten Zeitschlitz Impulse zugeführt werden. Das
Auslesen aus den Pufferregistern 11Λ und 11B erfolgt
abwechselnd mittels der Und-Gatter A 115 bis /1118. gesteuert von dem erwähnten Flipflop VW.
Gemäß dem Ausführungsbeispiel sollen genau sechs Datenbits aus dem Datenfluß in dem Zeitintervall
zwischen zwei aufeinanderfolgenden Abtastimpulsen nominell vorhanden sein. Im Kodierer 11
wird das Registrieren in den Pufferregistern 11/4 und 11B entsprechend gesteuert, um zu erreichen,
daß abwechselnde Gruppen von fünf und sieben Datenbits registriert werden. Man erreicht dies dadurch,
daß man die Abtastimpulse vom Eingang e über eine Zeitverzögerungsstufe T, deren Aufgabe
noch erläutert wird, der Logikschaltung Ll zuführt, wo sie Steuersignale für das Flipflop VW erzeugen,
so daß die Registrierung zwischen den Pufferregistern
HA und 11B beim Auftreten eines Abtastimpulses
wechselt, wenn in dem in diesem Augenblick angeschlossenen Pufferregister fünf und nicht sechs
Datenbits registriert sind. Wenn dagegen die Zeit zum Registrieren von sechs Datenbits ausreicht bis
zum Abtastimpuls, so liefert die Logikschaltung Ll erst dann ein Steuersignal zum Flipflop VW, wenn
auch das siebte Datenbit registriert ist.
Die Und-Gatter Λ119 bis /4122 der I noi
tung ΙΛ dienen zur Feststellung, wieviele Datenbits
in dem augenblicklich zum Registrieren angeschlossenen Pufferregister registriert sind. Die Und-Gatter
A119 bzw. A 120 liefern ein Ausgangssignal, wenn fünf und nicht sechs Datenbits im entsprechenden
Pufferregister registriert sind, und die Und-Gatter 121 bzw. 122 liefern ein Ausgangssignal, wenn sieben
Datenbits registriert sind. Die Ausgänge der Und-Gatter A 119 bzw. A 120 sind mit ein und demselben
Eingang eines Und-Gatters A123 verbunden, an dessen anderen Eingang die Verzögerungsstufe T angeschlossen
ist. Das Und-Galter/1123 liefert infolgedessen
ein Ausgangssignal beim Auftreten eines Abtastimpulses von der Verzögerungsstufe T nur
dann, wenn gleichzeitig entweder das Und-Gatter A 119 oder das Und-Gatter A 120 ein Ausgangssignal
abgibt, wobei das Ausgangssignal des Und-Gatters /1123 über ein Oder-Gatter £11 als Steuersignal
zum Flipflop KIl gegeben wird und die Registrierung zwischen den Pufferregistern 11/1 und 11B
gewechselt wird. Wird dagegen kein Steuersignal vom Und-Gatter A 123 geliefert, so erfolgt die Registrierung
weiter in dem zu diesem Zeitpunkt angeschlossenen Pufferregister so lange, bis das Und-Gatter
-4 121 oder das Und-Gatter A 122 ein Ausgangssignal
liefert, das über das Oder-Gatter ZiIl als Steuersignal auf das Flipfiop KIl gegeben wird, so
daß die Registrierung auf das andere Pufferregister umgeschaltet wird.
Da die Registrierung einer Gruppe von fünf oder sieben Datenbits mit einem gewissen Spielraum abgeschlossen
sein muß, bevor durch einen Impuls am Eingang e das Auslesen der gleichen Gruppe am
Ausgang c eingeleitet werden kann, müssen die am Eingang e ankommenden Impulse eine gewisse Zeitverzögerung
erhalten, bevor sie zur Logikschaltung L1 gelangen. Da dieser Spielraum die Registrierungsdauer der kürzeren Gruppe mit fünf Datenbits jedoch
nicht überschreiten darf, um zu verhindern, daß der Impuls am Eingang e das Auslesen eines Registers
einleitet, während noch die Registrierung irn gleichen Register erfolgt, wird die Zeitverzögerung beim
gleichen Beispiel gemäß drei Datenbits gewählt, entsprechend einer halben Periode der Abtastimpulse.
Aufgabe der Verzögerungsstufe T ist es gerade, diese Zeitverzögerung von einer halben Periode der Abtastimpulse
zu bewirken.
Infolge der Tatsache, daß die Bittaktfrequenz des Datenflusses und die Bittaktfrequenz des PCM-Flusses
als nicht unbedingt synchron angenommen wurden, müssen durch die Logikschaltung Ll ab
und zu Unregelmäßigkeiten der in Verbindung mit F i g. 3 erwähnten Art bewältigt werden, die gegenüber
der normalen Registrierung der PuffeiTegister UA und 11B, bestehend aus alternativen Gruppen
von fünf und sieben Datenbits, auftreten, um zu erreichen, daß die am Ausgang c des Kodierers 11
erzeugten PCM-Wörter eine Anzahl Datenbits übermitteln, gleich der Anzahl der dem Eingan? α zugeführten
Datenbits. Infolge dieser Unregelmiißigkeit ist es jedoch erforderlich, daß die Gruppen mit fünf
oder sieben Datenbits bei der Regenerierung des Datenfiusses wechselseitig identifiziert werden können.
Man erreicht dies dadurch, daß, wenn das Und-Gatter Λ123 einen Impuls zum Flipflop KIl gegeben
hat und somit eine Gruppe von fünf Datenbits gebildet wurde, der gleiche Impuls über ein
Oder-Gatter £12 in einem FlipflopregistCT V12
registriert wird, das nach dem Schalten des Flipflops KU über ein Oder-Gatter /1124 oder A 125 eine
binäre »1« in der achten Zelle des zum Auslesen angeschlossenen Pufferregisters registriert. Dadurch
zeigt in dem PCM-Wort von acht Bitpositionen eine binäre 1 an der letzten Stelle an, daß die Bitposkionen
1 bis 5 Datenbits enthalten. Wenn eine Gruppe von sieben Datenbits gebildet wurde, da
eines der Und-Gatter A 121 oder A122 ein Ausgangssignal
liefert, so gelangt dieses nicht nur zum Ode;r-Gatter £11, sondern über eine Umkehrschaltung
N auch zum Oder-Gatter £12 und von da zum Flipfiopregister K12, das dadurch auf Null gestellt
wird. Nach dem Schalten des Flipflops KH registriert das Flipflopregister K12 nun über das Und-Gatter
A 124 oder A 125 eine binäre 0 in der achten Zelle des zuvor angeschlossenen Pufferregisters. Eine
binäre 0 in der letzten Bitposition des PCM-Wortes gibt somit an, daß die Bitpositionen 1 bis 7 Datenbits
enthalten.
Es sei nun angenommen, daß der Bittakt des Datenflusses bei der Wiedergewinnung des ursprünglichen
Datenflusses aus dem übermittelten PCM-Fluß mit sehr hoher Präzision regeneriert werden soll.
Diese Anforderung läßt sich dadurch erfüllen, daß der übermittelte PCM-Fluß neben den Datenbits in
dichter Folge auch Steuerinformationsbits zum Regenerieren des Bittaktes enthält, wobei die Genauigkeit
der Regenerierung dem Zeitabstand zwischen zwei aufeinanderfolgenden Übermittlungen von Steuerinformation
umgekehrt proportional ist. Infolge des Prinzips des Kodierers 11, die Datenbits in Gruppen
von fünf oder sieben zu registrieren und auszulesen, kann man gemäß der Erfindung diesen zeitlichen
Abstand auf lediglich zwei Abtastintervalle verringern, indem man nämlich jeder Gruppe von fünf
Datenbits zwei Steuerinformationsbits hinzufügt. Man kann dadurch gemäß der Erfindung die Kapazität
des PCM-Zeitschlitzes zur Übermittlung des Datenflusses mit einer sehr hohen Präzision bei der
Regenerierung des Bittakts des Datenflusses kombinieren.
Die besagten Steuerinformationsbits werden von zwei Ausgängen k und / einer Vergleichsschaltung
HC im Kodierer 11 abgeleitet, deren Prinzip an sich bekannt ist. Die Vergleichsschaltung HC enthält
einen Phasenkomparator K, der eine gewählte Subharmonische der Bitfrequenz des Datenflusses mit
einer variablen Subharmonischen der Bitfrequenz des PCM-Flusses vergleicht. Der eine Eingang des
Phasienkomparators K ist mit dem Eingang b des
Kod:ierers 11 verbunden, und sein zweiter Eingang steht in Verbindung mit dem Ausgang eines variablen
Frequenzteilers VFD, der vom Eingang d des Kodierers 11 gespeist wird. Der Phasenkomparator K
besitzt zwei Ausgänge m und n, die anzeigen, ob der Daienfluß gegenüber dem PCM-Fluß vor- oder nacheilt
oder mit ihm synchron ist. Synchronisation wird durch eine binäre 0 an den beiden Ausgängen m
und η angezeigt, während Nacheilung bzw. Voreilung durch eine binäre 1 am Ausgang η bzw. am
Ausgang m angezeigt werden.
Wenn der Phasenkomparator K Synchronisation festgestellt hat, erzeugt der variable Frequenzteiler
VFD eine bestimmte Subharmonische der Bitfrequenz des KTM-Flusses, die bei nomineller Bitfrequenz
des PCM-Flusses gleich der gewählten Subharmonischen der nominellen Bitfrequenz des Daten-
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flusscs ist. Wenn dagegen der Phasenkomparator K
ein Nacheilen oder Voreilen anzeigt, erzeugt der variable Frequenzteiler VFD während einer vorgegebenen
Zählperiode eine kleinere bzw. eine höhere Subharmonische der Bitfrequenz im PCM-Fluß. Um
dies zu erreichen, wird die Frequenzteilung des variablen Frequenzteilers VFD periodisch von den
Ausgängen m und η des Phasenkomparator gesteuert,
indem zwei Und-Gatter /1126 und Λ127
mittels eines Und-Gatters A 128 bei einer definierten
Position sowohl des variablen Frequenzteilers VFD als auch eines mit diesem in Kaskade geschalteten
binären Zählers Bl geöffnet werden. Außerdem wird die Steuerinformation des Phasenkomparator K in
zwei Flipflopregistern V13 und VlA registriert. Die
registrierte Steuerinformation erhält man über die bereits erwähnten Ausgänge k und /. Der Komparator
K wird durch ein von Und-Gatter A 128 auf einen Riickstelleingang je gegebenes Signal auf Null
zurückgestellt.
Die Steuerinformationsbits von den Ausgängen k und / der Vergleichsschaltung HC können über
zwei Und-Galter A 129 und A 130 in der sechsten
und der siebten Zelle des Pufferregisters IlA
registriert werden oder über ein anderes Paar von Und-Gattern A 131 und A 132 in der sechsten und
siebten Zelle des Pufferregisters 11B. Zum Öffnen
eines der beiden Und-Gatter zum Registrieren in seinem zugeordneten PuflTerregister muß die Bedingung
erfüllt sein, daß das Pufferregister zum Auslesen angeschlossen ist und daß das Und-Gatter
A 123 zuvor das Flipflop V12 auf 1 gestellt hat, was
bedingt, daß eine Gruppe von fünf Datenbits im Pufferregister gebildet wurde. Nach Registrierung in
einem der Pufferregister werden die Flipflops V13
und V14 auf 0 gestellt, und zwar über Rückstelleingänge,
die über Oder-Gatter £Ί3 und E14 an die entsprechenden Zellen in den Pufferregistern 11A
und 11 B angeschlossen sind.
F i g. 5 zeigt ein Schaltungsprinzip des Kodierers 2.1. der nach Fig. 1 mit dem PCM-Empfänger 20
am Empffineerterminal 2 verbunden ist. Der Dekodierer 21 besitzt drei Eingänge /, g bzw. h zur
Aufnahme des übermittelten PCM-FIusses, der Bittaktimpulse
entsprechend der PCM-Bitfrequenz bzw. Impulse, die phasengleich und synchron mit dem für
die Datenübertragung gewählten Zeitschlitz auftreten. Die PCM-Wörter in aufeinanderfolgenden Zeitschlitzen
für die Datenübertragung werden abwechselnd in zwei Pufferregistern 21A und 21B
registriert. Das Schalten der Register wird erreicht mittels Und-Gattern AIII bis A 214, gesteuert von
einer bistabilen Schaltung F21, die wiederum von einer Logikschaltung L 2 gesteuert wird. Der Dekoder
besitzt ferner zwei Ausgänge w bzw. ζ zum Liefern eines Datenfiiisses entsprechend dem Datenfluß am
Senderterminal bzw. Bittaktimpulsen für den gelieferten Datenfluß. Das Auslesen erfolgt abwechselnd
aus den Pufferregistern 21A und 21B, mittels der
Und-Gatter A 215 bis /1218, die von der bistabilen
schaltung V 21 gesteuert werden.
Wie bereits erwähnt, enthalten die PCM-Wörter, iie fünf Datenbits übermitteln, auch zwei Steuernformationsbits
zum Regenerieren des Bittakts im 3atenfluß. Diese Steuerinformationsbits werden über
wei Paar Und-Gatter A 229 und A 230 bzw. A 231
md .4 232 aus den Pufferregktern 21A und 21B
;elesen und daduich identifiziert, daß die achte Bit-
position des PCM-Wortes eine binäre 1 enthält, die die Und-Gatter A 229 bis A 232 aktiviert. Die Steuerinformationsbits
gelangen zu den Eingängen s und t in einer Generatorschaltung 21C mit zwei Flipfloprcgistern
V22 und V23, in denen die entsprechenden
Steuerinformationsbits registriert werden. Die Generatorschaltung 21C, deren Aufbau noch erläutert
wird, erhält an einem Eingang u Bittaktimpulse entsprechend
der PCM-Bitfrequcnz und liefert an einem
ίο Ausgang ν Bittaktimpulse entsprechend der Datenbitlrcquenz
am Senderterminal.
Die Logikschaltung L2 enthält vier Und-Gatter A 219 bis A 222 zur Feststellung, wieviele Datenbits
in den augenblicklich zum Auslesen angeschlossenen
Pufferregister ausgelesen werden. Die Und-Gatter -19 bis 220 liefern ein Ausgangssignal, wenn fünf
Datenbus aus dem zugehörigen Pufferregister gelesen werden. Die Und-Gatter /1221 bis A222 liefern ein
Ausgangssignal, wenn sieben Datenbits gelesen sind.
Die Ausgänge der Und-Gatter A 219 und A 220 sind
mit dem einen Eingang eines Und-Gatters A 223 verbunden, dessen anderer Eingang über ein Und-Gatter
A 224 bzw. A 225 an die achte Zelle im zugehörigen ,„/"[Sistcr angeschlossen ist. Das Und-Gatter
11 , V- rt somit ein A"sgana .signal, wenn das
Und-Gatter A 219 oder A 220 ein Ausgangssignal abgibt und wenn gleichzeitig in der achten Bitposition
ui Oltes in dem zur Zcit zum Auslesen angeschlossenen
Pufferregister eine binäre 1 enthalten ist so daß eine Gruppe von fünf Datenbits ausgelesen
wird. Das Ausgangssigna] gelangt als Steuersignal zum zuvor erwähnten Flipflop VIl, und das
Auslesen wird zwischen den Pufferregistern 21A
und 21B umgeschaltet. Wenn dagegen die achte Bitposition
im PCM-Wort eine binäre 0 enthält, geht üas Auslesen so lange weiter, bis das Flipflop K21
vom Und-Gatter A 221 oder /1222 ein Steuersignal
erhalt das das Auslesen einer Gruppe von sieben Datenbus anzeigt.
Wie schon früher erwähnt, wird beim Prinzip der
Lriindung angenommen, daß das Verhältnis der
Uatenbitfrequenz und der Frequenz des Zeitschlitzes,
i"r die Datenübertragung gewählt wurde, oder
eine Subharmonische derselben nominell eine ganze &ΛΛ bildet. Das Prinzip der Erfindung setzt jedoch
weiter voraus, daß das Verhältnis zwischen der PCM-tsiürequenz
und der Datenbitfrequenz oder einer ^harmonischen derselben ebenfalls nominell eine
ganze Zahl darstellt. Es wird beispielsweise angenommen. daß die PCM-Bitfrequenz 2.048· 10« Bits/s
und die Datenbitfrequenz 48· 10' Bits/s ist, so daß aas Verhältnis zwischen ihnen 128/3 beträgt. Am
Senderterminal 1 erfolgt dann ein Phasenvergleich « λ ?;nt*Precnenden Frequenzen derart, daß die Phase
m! ^harmonischen 3 der Datenbitfrequenz mit der
rnase der Subharmonischen 128 der PCM-Bittjequenz verglichen wird, vorausgesetzt, daß die vom
Komparator K erzeugten und an der sechsten und siebten Position des PCM-Wortes übermittelten
Meuennformationsbits aus binären Nullen bestehen, was Synchronisation anzeigt. Wenn dagegen die
ateucnnformationsbits an der sechsten bzw. siebten
Bitposition des übermittelten PCM-Wortes aus einer
Dinaren 1 bestehen, verwendet der Phasenvergleich T f^erterminal 1 die Subharmonische 127 bzw.
die Subharmonische 129 der PCM-Bitfrequenz entsprechend den Zuständen für Voreilen bzw. Nacheilen.
Bittaktimpulse entsprechend der Datenbitfrequenz am Senderterminal 1 werden in der Generatorschaltung
21C am Empfängerterminal 2 erzeugt. Der Eingang
u wird mit den PCM-Bittaktimpulsen gespeist, um damit zu erzeugen die Subharmonischen 128/3
(421Va), wenn die Steuerinformationsbits in den
Flipflopregistern V22 und V23 beide binäre Nullen
sind, der Subharmonischen 129/3 (43), wenn das Steuerinformationsbit im Flipflopregister V23 eine
binäre 1 ist, und der Subharmonischen 127 (42 V3),
wenn statt dessen das Steuerinformationsbit im Flipflüpregister V22 eine binäre 1 ist. Am Ausgang ν
werden Impulse geliefert, deren Bittaktfrequenz mit den entsprechenden Subharmonischen übereinstimmt.
Gemäß der Ausführungsform der Erfindung nach F i g. 5 werden diese Subharmonischen als Mittelwerte
der Subharmonischen 42 und 43 in einem Zyklus mit drei aufeinanderfolgenden Bittakt-Impulsperioden
bestimmt.
Die Generatorschaltung 21C umfaßt einen Frequenzteiler
FD zur Erzeugung der Subharmonischen 42 und ein Und-Gatter A 224 zur Erzeugung der
Subharmonischen 43, durch Sperren des 43. Impulses für den Frequenzteiler FD. Ferner ist in Kaskade
mit dem Frequenzteiler FD ein Binärzähler Bl vorhanden, um in Abhängigkeit von den Steuerinformationsbits
in den Flipflopregistern V22 und V23 den
genannten drei aufeinanderfolgenden Bittimingimpulse
umfassenden Zyklus zu erzeugen, wobei die jeweiligen Bittaktimpulse entweder durch die Subharmonischen
42 oder die Subharmonische 43 gebildet werden. Der Frequenzteiler Bl ist mit drei
Ausgängen τΐ, τ2 und τ3 versehen, die nacheinander
aktiviert werden und von denen jeder eine entsprechende Bittaktimpulsperiode im Zyklus bestimmt.
F i g. 6 enthält eine Tabelle und ein Zeitdiagramm „.._ r-.,^,.„„na ^6J. opwünschten Subharmonischen
als Mittelwert der Subharmonischen 42 und 43 in einem Zyklus von drei aufeinanderfolgenden Bittaktlii.puocn.
wenn beide Flipflopregister K22 und F23
binäre Nullen enthaUen, was nach der erwähnten Bedingung Synchronisation zwischen dem Datenfluß
und dem PCM-FIuß anzeigt, wird der erste Bittaktiinpuls
im Zyklus von der Subharmonischen 43, der zweite Bittaktimpuls ebenfalls von der Subharmonischen
43 und der dritte und letzte Bittaktimpuls von der Subharmonischen 42 gebildet, woraus man
den Mittelwert 128/3 (42%) erhält. Man erkennt weiter, daß durch das Und-Gatter A 224 der Mittelwert
auf 129/3 (43) oder 127/3 (421/3) verändert verändert werden kann.
Die Funktion der Generatorschaltung 21C wird
nun an Hand der F i g. 5 und 6 erläutert. Es sei angenommen, daß beide Flipflopregister V 11 und V 23
binäre Nullen enthalten und daß der Ausgang Z des Frequenzteilers FD und der Ausgang τ 1 des binären
Zählers B1 gerade aktiviert wurden. Aus dem Ausgang
ζ liegt ein Umkehreingang eines Und-Gatters A 225. dessen Ausgang in Verbindung steht mit
einem Eingang eines Und-Gatters A 116, das über
einen Umkehrausgang das erwähnte Und-Gatter A 224 steuert. Das Und-GatteT A 224 kann dadurch
den Eingang zum Frequenzteiler FD so lange nicht sperren, wie der Ausgang ι des letzteren aktiviert
ist, was der Fall ist, während einer Folge von 21 PCM-BittaktimpuJsen vom Eingang u.
Ein Flipflopregister VlA steht mit dem Und-Gatter
A 225 in Verbindung und ist mit einem Takteingang versehen, dem die PCM-Bittaktimpulse vom Eingang
u zugeführt werden zum Registrieren des binären Wertes am Ausgang des Und-Gatters A 225
im Flipflopregister V 24 mittels der hinteren Kanten der Impulse. Das Und-Gatter A 225 besitzt zwei Eingänge.
Der Umkehreingang ist mit dem Ausgang ζ des Frequenzteilers FD und ein zweiter Eingang mit
dem Ausgang einer Oder-Schaltung £21 verbunden,
von der ein erster Eingang verbunden ist mit dem Ausgang rl des binären Zählers Bl. Solange der
Ausgang ζ aktiviert ist, ist im Flipflopregister V 24 der binäre Wert 0 vom Ausgang des Und-Gatters
A 225 registriert.
Wenn nach dem Auftreten von 21 PCM-Impulsen der Ausgang ζ des Frequenzteilers FD auf 0 gestellt
ist und das Und-Gatter A 225 aktiviert ist, das bewirkt, daß der nächste PCM-Impuls nicht im Frequenzteiler
FD registriert wird, infolge der Tatsache, daß der zuletzt registrierte Wert im Flipflopregister
^24 gleich Null ist, und daß der Ausgang des Und-Gatters
A 225 nun den binären Wert »eins« besitzt, wobei der Umkehrausgang des Und-Gatters Λ 226
das Und-Gatter A 224 sperrt. Durch die Hinterkante des nicht registrierten PCM-I mpulses wird jedoch
Γ5 im Flipflopregister V24 der binäre Wert »eins« am
Ausgang des Und-Gatters A 225 registriert, was bedeutet, daß das Und-Gatter /1224 für die PCM-Impulse
während einer Folge von 21 ankommenden Impulsen wieder öffnet. Der Ausgang ζ wird dann
wieder auf 1 gestellt und der Ausgang τ 1 des binären Zählers aktiviert. Die Periode des ersten Bittaktimpulses
im Zyklus mit drei Bittaktimpulsperioden im dadurch nach insgesamt 43 PCM-Impulsen bestimmt.
Der Vorgang beim zweiten Bittaktimpuls stimmt mit obigen Ausführungen überein. Der Ausgang eines
Und-Gatters A117 ist mit einem zweiten Eingang
O^ OHf-r-G^tters F. IA verbanden und wird pVtJiMprt
abhängig davon, daß der Ausgang τ 2 des binären Zähleis Bl aktiviert ist und uaa, wie hier angenommen
wurde, die Flipflopregister V 23 und V 24 binäre Nullen enthalten. Dadurch wird der zweite
Bittaktimpuls nach insgesamt 43 PCM-Impulsen abgeschlossen, der Ausgang ζ wird auf 1 gestellt und
der Ausgang τ 3 des binären Zählers Bl aktiviert.
Der Vorgang während der Periode des dritten Bittaktimpulses weicht etwas ab. Das Oder-Gatter £21
kann während dieser Periode über einen dritten Eingang desselben nur dann aktiviert werden, wenn das
Flipflopregister V23 eine binäre 1 enthält, was
nicht angenommen wurde. Das Und-Gatter A 225 wird aus diesem Grund nicht aktiviert, wenn der
Ausgang ζ des Frequenzteilers FD nach 21 PCM-Impulsen auf Null gestellt ist, was bedeutet, daß das
Sperren des Und-Gatters A 224 nicht erfolgt, so daß die Periode des dritten Taktimpulses nach insgesamt
42 PCM-Impulsen beendet wird. Der Ausgang ζ des Frequenzteilers FD wird wieder auf 1 gestellt, und
der Ausgang rl des binären Zählers Bl wird aktiviert,
die Flipflopregister V 23 und VIA werden vom
Ausgang τ 3 des binären Zählers Bl auf Null gestellt, mittels der entsprechenden Rückstelleingänge
und mit Hilfe der Hinterkante eines Impulses, der während der Aktiviemng des Ausganges τ 3 auftritt.
Die Funktion der Generatorschaltung 21C, wenn
das Flipflopregister V 22 bzw. V 23 eine binäre 1 enthält und daun Zyklen aus drei Bittaktimpulsen
mit insgesamt 127 bzw. 129 PCM-Impulsen bildet,
803
kann auf die gleiche Weise wie oben an Hand der F i g. 5 und 6 erläut *rt werden. Es ist besonders zu
beachten, daß nach jedem Zyklus die Flipflopregister V 22 und V 23, wie oben erwähnt, zurückgestellt
werden, was bedeutet, daß, wenn beide binären Steuerinformationsbits binäre Nullen darstellen, ein
und derselbe Zyklus der 128 PCM-Impulse so lange
wiederholt wird, bis eine andere Steuerinformation aufgenommen wird, während, wenn jedes Steuerinfonnationsbk
eine binäre 1 darstellt, der Zyklus der dadurch bestimmten 127 oder 129 PCM-Impulse
lediglich einmal passiert, worauf der Zyklus von 128 PCM-Impulsen erreicht ist, nachdem ein
Steuerinformationsbit mit dem binären Wert 1 wieder in einem der Flipflopregister V 22 und V 23 registriert
ist. Die Steuerung der Frequenzteilung erfolgt hierbei am Empfängerterminal 2 mit den gleichen Zeitintervallen
wie am Senderterminal 1.
Im Rahmen der Erfindung können die einander abwechselnden kurzen und langen Datenbitgruppen,
die gemäß dem Ausfuhrungsbeispiel individuell in einem PCM-Wort von acht Bits enthalten sind, stat
dessen auch in zwei aufeinanderfolgenden PCM Wörtern enthalten sein. Dies kann dann motivier
werden, wenn die achte Bitposition im PCM-Wor zur Synchronisation dient und nicht verfügbar ist
Wenn immer noch durchschnittlich sechs Datenbit pro PCM-Wort zu senden sind, erreicht man die
durch Bildung von Datenbitgruppen aus elf bzw dreizehn Bits, die einander abwechseln. Die PCM
Wörter enthalten insgesamt sechzehn Bits, von denei nach der Annahme vierzehn verfügbar sind. Ein Bi
muß reserviert werden zur wechselseitigen Identifi zierung der Datenbitgruppen, so daß man, wie aucl
oben der Fall war, zwei Bits in einer kurzen Bit gruppe zur Übertragung der Steueiinformation er
hält. Infolge der Erhöhung der Anzahl der Bits ir den Datenbitgruppen wird jedoch eine größen
Kapazität der Pufferregister benötigt, während dit
Präzision der Regenerierung abnimmt, da der zeitliche
Abstand zwischen zwei aufeinanderfolgender Übertragungen der Steuerinformation größer ist.
Hierzu 4 Blatt Zeichnungen
Claims (4)
1. Verfahren zur Übertragung von relativ langsam einlaufenden digitalen Datenbits auf einen
relativ schnell übertragenden, impulskodierten Signalübertragungskanal mit zeitlich gegeneinander
versetzter Mehrfachübertragung, wobei zwischen dem relativ langsamen Datenkanal und
dein relativ schnellen übertragenden, impulskodierten
Signal keine unmittelbare Synchronisation vorhanden ist, dadurch gekennzeichnet,
daß bei einem Mehrfachübertragungskanal mit einer Ubertragbarkeit von
η (z. B. 8) Bits je Zeitschütz und bei einer Einlaufgeschwindigkeit
von etwa n —2 (z. B. 6) Bits je Übertragungsperiode des Mehrfachübertragungskanals
von dar Senderseite aus je nach momentaner Verfügbarkeit wahlweise jeweils
/j 3 oder /2 1 Datenbits innerhalb der der Datenübertragung
zugeordneten Zeitschlitze übertragen werden, und daß mit Hilfe des freien n-ten Bits innerhalb der betreffenden Zeitschlitze der
Empfangsseite mitgeteilt wird, ob jeweils η - 3
oder η 1 Datenbits übertragen worden sind.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das (n 2)-te und (n l)-te Bit
bei der Übertragung von nur η - 3 Datenbits zur Synchronisation des Datenkanals auf der Empfangsscite
gegenüber dem Datenkanal auf der Senderseite herangezogen werden, indem mittels dieser beiden Bits angezeigt wird, ob die Übertragungsfrequenz
des Datenkanals auf der Senderseite im Vergleich zu einer von dem Signal auf dem Signalübertragungskanal abgeleiteten
Signalfrequcnz zu schnell, richtig oder zu langsam ist.
3. Vorrichtung zur Durchführung des Verfahrens nach Anspruch 1, gekennzeichnet durch mindestens
zwei Pufferspeicher (11 A, 113) am Senderterminal. die abwechselnd mit einem Dateneingang
(a) zum Registrieren des Datenflusses und mit einem PCM-Ausgang (r) zum Auslesen des Inhalts
der Pufferspeicher mittels mindestens eines PCM-VVortes während des gewählten Zeitschiitzes
verbindbar sind, durch eine Logikschaltung (/-1), die die Verbindung der Pufferspeicher mit
dem Dateneingang steuert, damit der Datenfluß nach Registrierung in kurze und lange Bitgruppen
geteilt wird, wobei die Logikschaltung einerseits ein Steuersignal erhält, das zeitlich dem
Zeitschlitz zugeordnet ist und andererseits in den entsprechenden Pufferspeichern verbunden ist mit
einem Anzeigeausgang einer unteren Begrenzungszelle (w5), deren Stellung im Pufferspeicher über-
einstimmt mit einer definierten Anzahl registrierter Bits, die vom Dateneingang erhalten wurden,
gleich η 3 Bits, verbunden ist mit einem Anzeigeausgang
einer oberen Begrenzungszelle (nrl), deren Stellung im Pufferspeicher übereinstimmt 6c
mit der definierten Anzahl registrierter Bits, die vom Dateneingang erhalten wurden, vermehrt
um 2, und verbunden ist mit einem Anzeigeausgang in einer Zelle (/ir6), die zwischen unterer
und oberer Begrenzungszelle liegt, wobei die Stellung dieser Zelle im Pufferspeicher übereinstimmt
mit der definierten Anzahl registrierter Bits, die vom Dateneingang erhalten wurden, vermehrt
um 1, während die Anzeigeausgänge Informatioi darüber liefern, ob die Registrierung in den ent
sprechenden Begrenzungszellen stattgefunden ha oder nicht, durch eine derartige Ausführung de
LogikschaJtung, daß beim Auftreten eines Steuer signals die Anzeigeausgänge des Pufferregisters
das in diesem Augenblick an den Dateneinganj angeschlossen ist, anzeigen, daß die Registrierung
in der unteren Begrenzungszelle erfolgt ist, abei nicht in der Zelle zwischen der unteren und der oberen
Begrenzungszelle, durch die Erzeugung eines ersten binären Signals, das die Verbindung des
Pufferregisters mit dem Dateneingang unterbricht und das im gleichen Pufferregister in einer letzten
Zelle (nr8) mh der Logikschaltung verbunden ist, wobei die Stellung der Zelle der definierten
Anzahl registrierter Bits entspricht, die vom Dateneingang erhallen werden, vermehrt um 3,
das Identifikalionsbit registriert, mit einem Wert, der anzeigt, daß eine Bitgruppe des kurzen Typs
im Pufferregister registriert wurde, während beim Auftreten des Steuersignals der Anzeigeausgänge
des Pufferregisters, das in diesem Augenblick an den Dateneingang angeschlossen ist, anzeigen,
daß die Registrierung in dieser Zelle erfolgt ist, die zwischen der unteren und der oberen Begrenzungszelle
liegt, durch die Erzeugung eines zweiten binären Signals, die die Unterbrechung der
Verbindung des Pufferregisters zum Dateneingang so lange verzögert, bis die Registrierung auch in
der oberen Begrenzungszelle stattgefunden hat. und das im gleichen Pufferregister das Identifikationsbit
mit einem Wert registriert, der anzeigt, daß eine Bitgruppe des langen Typs im Pufferregister
registriert wurde.
4. Vorrichtung nach Anspruch 3. gekennzeichnet durch einen variablen Frequenzteiler (VFD),
der einen der Bitfrequenz des PCM-Flusses zeitlich zugeordneten Impulszug erhält und durch
Frequenzteilung die variable PCM-Subharmonische bildet, mit mindestens einem Steucreingang
zur Beibehaltung, Erhöhung oder Verringerung der wirklichen Penodenlänge der PCM-Subharmonischen
abhängig von einem Steuersignal, durch einen Phasenkomparator (K), der an einem
Eingang einen zweiten Impulszug erhält, der der Bitfrequenz des Datenflusses zugeordnet ist, und
der am zweiten Eingang die variable PCM-Subharmonische erhält, und der in Abhängigkeit
vom Phasenvergleich zwischen der Subharmonischen der Bitfrequenz des Datenflusses und der
PCM-Subharmonischen an seinem Ausgang das (n 2)-te und (n l)-te Bit zur Synchronisation
das Datenkanals erzeugt, die einerseits dem Steuereingang des Frequenzteilers und andererseits
in Abhängigkeit von dem ersten binären Signal demjenigen Pufferregister zugeführt werden,
in dem soeben eine kurze Bitgruppe gespeichert wurde und die in der mittleren Zelle
bzw. der oberen Zelle des gleichen Pufferregisters gespeichert ist.
Die Erfindung bezieht sich auf ein Verfahren und eine Vorrichtung zur Übertragung von relativ lane-
Applications Claiming Priority (1)
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DE3316470A1 (de) * | 1983-05-05 | 1984-11-08 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung fuer ein teilnehmeranschluss in einem diensteintegrierenden digitalnetz (isdn) |
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