JP4484629B2 - クロックデータリカバリ回路及び電圧制御発振回路 - Google Patents

Description

本発明は、シリアル伝送された受信データを抽出するクロックデータリカバリ回路に関し、特にシリアルＡＴＡ等の規格に準拠したシリアルデータ伝送システムに使用するクロックデータリカバリ回路に関する。

近年、製品のインタフェース速度が高速化してきており、高速シリアル通信を使ったシステムの開発が進んできている。このようなシステムの場合、伝送信号はデータのみであり、受信側でデータに同期したクロックを再生し、データを抽出する必要がある。外部データと内部クロックの位相は同期していないので、データを抽出するためにクロックデータリカバリ（ＣＤＲ）回路が用いられるが、システムの転送レートが高速化し、位相同期させるのが困難になってきている。

なお、温度や電源電圧の変動に対して、ＣＤＲ回路のバンド幅の変化量を削減することができ、規格温度や電源電圧範囲で、ジッタトランスファ特性とジッタトレランス特性との双方を満足する回路を、高い設計製造マージンで供給することができるＣＤＲ回路があった（例えば、特許文献１参照。）。また、入力データとＶＣＯの出力との位相差のエッジを検出して、位相比較回路のエッジ直前の出力信号を保持して出力するクロックデータリカバリ回路があった（例えば、特許文献２参照。）。

図８は、クロックデータリカバリ回路の従来例を示したブロック図である。図８では、位相比較手段として周波数比較器と位相比較器を用いている。
クロックデータリカバリ回路が動作し始めたときは、所定の周波数を出力するために周波数比較器１０１の出力信号が選択される。周波数が所定の範囲に入った後、位相比較器１０２の出力信号が選択され、位相同期が行われる。位相比較器１０２にはＥＯＲ型のものを使用しており、位相比較器１０２は、データ信号ＤＡＴＡと出力信号であるクロック信号Ｆｏとの位相差に応じて、アップ信号ＵＰａ又はダウン信号ＤＮａを出力する。

クロック信号Ｆｏの位相が遅れている場合は、アップ信号ＵＰａのパルス幅がダウン信号ＤＮａのパルス幅よりも長くなり、クロック信号Ｆｏの位相が進んでいる場合は、ダウン信号ＤＮａのパルス幅がアップ信号ＵＰａのパルス幅よりも長くなる。位相差がゼロの場合には、アップ信号ＵＰａとダウン信号ＤＮａのパルス幅が等しくなる。チャージポンプＣＰａは、位相比較回路１０２からアップ信号ＵＰａ又はダウン信号ＤＮａがそれぞれ入力され、入力されたアップ信号ＵＰａ及びダウン信号ＤＮａから振幅が変化する３値レベルの信号ＣＰａｏをセレクタ１０３に出力する。

また、チャージポンプＣＰｂは、周波数比較器１０１からアップ信号ＵＰｂ又はダウン信号ＤＮｂがそれぞれ入力され、該それぞれ入力されたアップ信号ＵＰｂ及びダウン信号ＤＮｂから振幅が変化する３値レベルの信号ＣＰｂｏをセレクタ１０３に出力する。
セレクタ１０３で選択された入力信号は、出力信号ＣＰｏとしてループフィルタ１０４に出力され、該ループフィルタ１０４で平滑化されて、電圧制御発振器１０５の周波数を制御する制御電圧として電圧制御発振器１０５に出力される。電圧制御発振器１０５は、入力された制御電圧に応じた周波数のクロック信号Ｆｏを生成して出力する。

周波数引き込み時にはセレクト信号ＳＥＬがローレベルになって周波数比較器１０１からの経路がアクティブとなり、ループフィルタ１０４を介して電圧制御発振器１０５から出力されるクロック信号Ｆｏの周波数が制御される。まず最初に、周波数比較器１０１が、外部からの基準クロック信号Ｆｒと電圧制御発振器１０５から出力されたクロック信号Ｆｏの周波数を比較し、該周波数差に応じて周波数比較器１０１からアップ信号ＵＰｂ又はダウン信号ＤＮｂが出力され、ループフィルタ１０４で平滑化した電圧で電圧制御発振器１０５の制御を行う。

基準クロック信号Ｆｒとクロック信号Ｆｏとの周波数差がある所定の範囲内に入ると、セレクト信号ＳＥＬがハイレベルからローレベルに切り替わり、位相比較器１０２からの経路に切り替わる。その後は、外部からのランダムなシリアルデータをディジタル化したデータ信号ＤＡＴＡと電圧制御発振器１０５から出力されたクロック信号Ｆｏの位相を比較し、該位相差に応じて位相比較器１０２からアップ信号ＵＰａ又はダウン信号ＤＮａを生成し、ループフィルタ１０４で平滑化した電圧で電圧制御発振器１０５の制御を行う。図９は、このような位相比較を行っているときのタイミングチャートを示しており、図９から分かるように、クロック信号Ｆｏの立ち上がりエッジがデータ信号ＤＡＴＡの中央にくるように位相が調整される。
特開２００２−３５９５５５号公報 特開２００３−２４４１１５号公報

図１０は、図８の電圧制御発振器１０５の内部構成例を示した図である。
図１０において、電圧制御発振器１０５の入力端にはループフィルタ１０４から入力された制御電圧ＶＣＯＩＮが入力され、バイアス回路１１１は、入力された制御電圧ＶＣＯＩＮから、リングオシレータ１１２を形成する各バッファを構成するそれぞれのＰチャネル型トランジスタ及びＮチャネル型トランジスタに対して、Ｐチャネル型トランジスタ制御用の電圧ＰＣ及びＮチャネル型トランジスタ制御用の電圧ＮＣをそれぞれ生成して、リングオシレータ１１２の電流を制御する。したがって、制御電圧ＶＣＯＩＮがバイアス回路１１１に入力されてリングオシレータ１１２の電流を制御することにより、リングオシレータ１１２の発振周波数ｆａを制御することができる。図１１にバイアス回路１１１の内部回路例を示す。

図１２は、制御電圧ＶＣＯＩＮとリングオシレータ１１２の発振周波数ｆａとの関係例を示した図である。
通常、電圧制御発振器１０５は、プロセスパラメータ、電源電圧、温度等が変動した場合においても、所望の周波数で発振できるように設計される必要がある。したがって、図１２において、制御電圧ＶＣＯＩＮの変動に対して発振周波数ｆａの変化が大きいＦａｓｔと、制御電圧ＶＣＯＩＮの変動に対して発振周波数ｆａの変化が小さいＳｌｏｗで示したようなワーストケースにおいても、リングオシレータ１１２が所望の周波数で発振するようにしなければならない。このため、制御電圧ＶＣＯＩＮの変化量に対するリングオシレータ１１２の発振周波数ｆａの変化量を大きくして電圧制御発振器１０５のゲインを大きくする必要があり、その結果、図１２のような特性となる。

従来回路の場合、周波数引き込み時と位相比較時で同じ制御電圧ＶＣＯＩＮを使用しているため、いずれの場合においてもワーストケースを考慮した電圧制御発振器１０５の設計を行う必要があり、電圧制御発振器１０５のゲインが大きくなる。しかし、電圧制御発振器１０５のゲインを大きくすると、外部からのノイズに弱くなるという問題が生じる。また、外部からのデータ信号ＤＡＴＡに対する位相同期を行う場合は、データ信号ＤＡＴＡの周波数変動にクロック信号Ｆｏの位相を追従させる必要があり、ＰＬＬとしての応答性を早くしなければならなかった。このため、ループフィルタＬＰＦのカットオフ周波数が高くなり、制御電圧ＶＣＯＩＮに対する雑音成分が除去しにくくなるという問題があった。

また、電圧制御発振器１０５自体のゲインが大きいので、制御電圧ＶＣＯＩＮの微小な変化に対してもクロック信号Ｆｏの周波数が変動し、ジッタ発生の要因になることで受信精度の品質の劣化につながる可能性があった。
また、近年のシリアルインタフェースの転送レートはシリアルＡＴＡ規格の第1世代で１.５Ｇｂｐｓ、第２世代では３.０Ｇｂｐｓ、ＰＣＩ−Ｅｘｐｒｅｓｓでは２.５Ｇｂｐｓと高速化している。このような高速アプリケーションでは、ジッタ成分のある外部からのデータ信号ＤＡＴＡに対して同期化するために、クロックデータリカバリ回路の読み出し精度が非常に重要になっている。

本発明は、上記のような問題を解決するためになされたものであり、周波数調整と位相調整を常時並行して行い、位相比較時の電圧制御発振器のゲインを小さく設計することができると共に、位相同期のためのＰＬＬの応答性も速く設計することができ、外部の温度変動や電源電圧変動が起こった場合でも周波数比較側の電圧調整で対応することができるクロックデータリカバリ回路を得ることを目的とする。

この発明に係るクロックデータリカバリ回路は、シリアル伝送されたデータ信号ＤＡＴＡからデータを抽出するためのクロック信号ＣＬＫを生成して出力するクロックデータリカバリ回路において、
入力された第１制御電圧及び第２制御電圧によって発振動作が制御され、前記クロック信号ＣＬＫを生成して出力する電圧制御発振回路部と、
入力された信号を平滑して前記第１制御電圧を生成し該電圧制御発振回路部に出力する平滑回路部と、
所定の基準クロック信号Ｆｒと前記クロック信号ＣＬＫとの周波数比較を行い、該比較結果に応じた電圧を生成して前記平滑回路部に出力する周波数比較回路部と、
前記データ信号ＤＡＴＡと前記クロック信号ＣＬＫとの位相比較を行い、該比較結果に応じた電圧を生成して前記平滑回路部に出力する位相比較回路部と、
前記平滑回路部からの第１制御電圧が所定の電圧になるように生成した前記第２制御電圧を前記電圧制御発振回路部に出力する第２制御電圧生成回路部と、
を備え、
前記周波数比較回路部及び位相比較回路部は、前記クロック信号ＣＬＫが所定の周波数になったか否かを示す外部からの制御信号ＦＬＯＣＫに応じて排他的に作動し、
前記電圧制御発振回路部は、
複数のバッファがリング状に接続されて形成されたリングオシレータを有し、前記クロック信号ＣＬＫを生成して出力するリングオシレータ部と、
前記第１制御電圧を電流に変換して、該リングオシレータの少なくとも１つのバッファに対してのみ前記第１制御電圧に応じた第１バイアス電流が流れるように制御する第１バイアス回路部と、
前記第２制御電圧を電流に変換して、該リングオシレータの他のバッファに対してのみ前記第２制御電圧に応じた第２バイアス電流が流れるように制御する第２バイアス回路部と、
を備えるものである。

また、前記第２制御電圧生成回路部は、クロック信号ＣＬＫの変動に対する第２制御電圧の応答性が、第１制御電圧の応答性よりも遅くなるように形成されるようにした。

また、前記電圧制御発振回路部は、第１制御電圧の変動に対するクロック信号ＣＬＫの周波数の変動率が、第２制御電圧の変動に対するクロック信号ＣＬＫの周波数の変動率よりも小さくなるように形成されるようにした。

具体的には、前記第２制御電圧生成回路部は、一方の入力端に入力された第１制御電圧が他方の入力端に入力された所定の電圧になるように負帰還をかけて第２制御電圧を生成し前記電圧制御発振回路部に出力する演算増幅器からなるようにした。

一方、前記電圧制御発振回路部は、第１制御電圧の変動に対するクロック信号ＣＬＫの周波数変動率が、前記データ信号ＤＡＴＡの周波数変動に対して追従するように設定されると共に、第２制御電圧の変動に対するクロック信号ＣＬＫの周波数変動率が、外部の温度変動、電源電圧変動又はプロセスパラメータに対して補償するように設定されるようにした。
また、本発明の電圧制御発振回路は、入力された第１制御電圧及び第２制御電圧によって発振動作が制御され、クロック信号ＣＬＫを生成して出力する電圧制御発振回路において、
複数のバッファがリング状に接続されて形成されたリングオシレータを有し、前記クロック信号ＣＬＫを生成して出力するリングオシレータ部と、
前記第１制御電圧を電流に変換して、該リングオシレータ部の少なくとも１つのバッファに対してのみ前記第１制御電圧に応じた第１バイアス電流が流れるように制御する第１バイアス回路部と、
前記第２制御電圧を電流に変換して、該リングオシレータの他のバッファに対してのみ前記第２制御電圧に応じた第２バイアス電流が流れるように制御する第２バイアス回路部と、
を備えるものである。

本発明のクロックデータリカバリ回路によれば、第１制御電圧と第２制御電圧を用いて電圧制御発振回路部で生成されるクロック信号ＣＬＫの周波数を制御することにより、温度や電源電圧の外部変動が生じても電圧制御発振回路部の動作点を最適化することができるため、周波数調整と位相調整を常時並行して行い、位相比較時の電圧制御発振器のゲインを小さく設計することができると共に、位相同期のためのＰＬＬの応答性も速く設計することができ、外部の温度変動や電圧変動が起こった場合でも周波数比較側の電圧調整で対応することができ、動作の安定化を図ることができる。

また、第１制御電圧側のループ帯域を早く設定すると共に、第２制御電圧側のループ帯域を遅く設定することによって、周波数変動やジッタ成分を持った外部からのデータ信号に対して、電圧制御発振回路部から出力されるクロック信号ＣＬＫの位相を追従させることができる。

また、第１制御電圧の変動に対する電圧制御発振回路部からのクロック信号ＣＬＫの周波数の変動率は、第２制御電圧の変動に対する電圧制御発振回路部からのクロック信号の周波数の変動率よりも十分に小さくなるようにすることにより、ジッタ成分の低減を図ることができる。

また、第１制御電圧の変動に対するクロック信号ＣＬＫの周波数変動率を、前記データ信号ＤＡＴＡの周波数変動に対して追従するように設定すると共に、第２制御電圧の変動に対するクロック信号ＣＬＫの周波数変動率を、外部の温度変動、電源電圧変動又はプロセスパラメータに対して補償するように設定するようにした。このことから、更に一層、動作の安定化を図ることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるクロックデータリカバリ回路を使用したシステムの構成例を示した図である。
差動レシーバ１は、高速な差動シリアルデータ信号Ｒ＋，Ｒ−が外部から入力され、該差動シリアルデータ信号Ｒ＋，Ｒ−をディジタルデータ信号に変換する。低・中速のインタフェースでは、入力されるデータ信号と同期したクロック信号も外部から並行して入力されてくるため、ＬＳＩ内部でそれらの信号を用いて処理すればよかった。しかし、高速になるとデータ信号とクロック信号との間のスキューによって誤動作を起こしてしまうため、図１に示すような、ＬＳＩ内部でデータ信号から該データ信号に同期したクロック信号を再生するクロックデータリカバリ方式が用いられている。

図１において、外部から入力された微小振幅の差動シリアルデータ信号Ｒ＋，Ｒ−を差動レシーバ１で受信し、クロックデータリカバリ回路２は、差動レシーバ１から出力されたディジタルのデータ信号ＤＡＴＡに同期したクロック信号ＣＬＫを生成して出力する。制御回路３は、クロックデータリカバリ回路２から出力されたクロック信号ＣＬＫをモニタしてクロックデータリカバリ回路２の動作制御を行う。また、クロックデータリカバリ回路２には、クロックデータリカバリ回路２が動作し始めたときに使用する所定の周波数の基準クロック信号Ｆｒが入力されている。

図２は、図１のクロックデータリカバリ回路２の内部構成例を示した図である。
図２において、クロックデータリカバリ回路２は、位相周波数比較器ＰＦＤ、位相比較器ＰＤ、チャージポンプ回路ＣＰ１，ＣＰ２、ループフィルタＬＰＦ、電圧制御発振器ＶＣＯ、演算増幅器ＡＭＰ及び分周器１１を備えている。なお、位相周波数比較器ＰＦＤ、チャージポンプ回路ＣＰ１及び分周器１１は周波数比較回路部を、位相比較器ＰＤ及びチャージポンプ回路ＣＰ２は位相比較回路部を、ループフィルタＬＰＦは平滑回路部をそれぞれなす。また、電圧制御発振器ＶＣＯは電圧制御発振回路部を、演算増幅器ＡＭＰは第２制御電圧生成回路部をそれぞれなす。
分周器１１は、電圧制御発振器ＶＣＯからの出力クロック信号ＣＬＫを１／Ｎ（Ｎは、Ｎ＞０の整数）に分周して信号Ｆｖを生成し位相周波数比較器ＰＦＤに出力する。

また、位相周波数比較器ＰＦＤには基準クロック信号Ｆｒが入力され、位相周波数比較器ＰＦＤは、入力される制御信号ＦＬＯＣＫに応じて基準クロック信号Ｆｒと信号Ｆｖの位相及び周波数の比較をそれぞれ行い、チャージポンプ回路ＣＰ１は、ループフィルタＬＰＦに出力する電圧を該比較結果に応じて上昇又は低下させる。一方、位相比較器ＰＤにはデータ信号ＤＡＴＡが入力され、位相比較器ＰＤは、入力される制御信号ＦＬＯＣＫに応じてデータ信号ＤＡＴＡと出力クロック信号ＣＬＫとの位相比較を行い、チャージポンプ回路ＣＰ２は、ループフィルタＬＰＦに出力する電圧を該比較結果に応じて上昇又は低下させる。

例えば、位相周波数比較器ＰＦＤは、基準クロック信号Ｆｒと分周器１１の出力信号Ｆｖの立ち上がりエッジを比較し、基準クロック信号Ｆｒの立ち上がりエッジの方が分周器１１の出力信号Ｆｖの立ち上がりエッジよりも先に入力された場合、分周器１１の出力信号Ｆｖの立ち上がりエッジが入力されるまでの間、所定のアップ信号ＵＰ１、例えばハイレベルのアップ信号ＵＰ１を出力する。また、位相周波数比較器ＰＦＤは、分周器１１の出力信号Ｆｖの立ち上がりエッジの方が基準クロック信号Ｆｒの立ち上がりエッジよりも先に入力された場合、基準クロック信号Ｆｒの立ち上がりエッジが入力されるまでの間、所定のダウン信号ＤＮ１、例えばハイレベルのダウン信号ＤＮ１を出力する。

位相比較器ＰＤは、外部からのランダムなシリアルデータをディジタル化したデータ信号ＤＡＴＡと電圧制御発振器ＶＣＯからの出力クロック信号ＣＬＫの位相を比較し、該位相差に応じてアップ信号ＵＰ２又はダウン信号ＤＮ２を生成しループフィルタＬＰＦに出力する。図３は、このような位相比較を行っているときのタイミングチャートを示しており、図３から分かるように、出力クロック信号ＣＬＫの立ち上がりエッジがデータ信号ＤＡＴＡの中央にくるように位相が調整される。

ループフィルタＬＰＦは、入力された電圧を平滑して電圧制御発振器ＶＣＯ及び演算増幅器ＡＭＰの一方の入力端にそれぞれ出力する。演算増幅器ＡＭＰの他方の入力端には所定の電圧、例えば電源電圧ＶＣＣの１／２の電圧が入力されており、演算増幅器ＡＭＰの出力端は電圧制御発振器ＶＣＯに接続されている。電圧制御発振器ＶＣＯから出力された出力クロック信号ＣＬＫは、位相比較器ＰＤ及び分周器１１にそれぞれ入力され、分周器１１で分周されて信号Ｆｖが生成される。

このような構成において、周波数比較用のループと位相比較用のループが存在し、周波数引き込み時と位相比較時で切り替えを行う。電圧制御発振器ＶＣＯの制御電圧が第１制御電圧ＶＣＯＩＮ１及び第２制御電圧ＶＣＯＩＮ２の２系統存在し、第１制御電圧ＶＣＯＩＮ１及び第２制御電圧ＶＣＯＩＮ２によって電圧制御発振器ＶＣＯの発振周波数Ｆａを調整する。また、第１制御電圧ＶＣＯＩＮ１の電圧がＶＣＣ／２になるように第２制御電圧ＶＣＯＩＮ２を演算増幅器ＡＭＰで負帰還をかけて調整するようにしている。
ここで、図２のクロックデータリカバリ回路２の動作を具体例を用いてもう少し詳細に説明する。
最初にクロックデータリカバリ回路２が動作し始めたとき、位相周波数比較器ＰＦＤ側が排他的にアクティブになり、電圧制御発振器ＶＣＯの出力クロック信号ＣＬＫが所望の周波数になるよう引き込み動作を行う。

制御回路３は、出力クロック信号ＣＬＫが所望の周波数になるまでは、制御信号ＦＬＯＣＫをローレベルにし、外部からの基準クロック信号Ｆｒとループバックして戻ってきた信号Ｆｖの位相と周波数を比較する。その差に応じて位相周波数比較器ＰＦＤからアップ信号ＵＰ１又はダウン信号ＤＮ１を生成し、ループフィルタＬＰＦで平滑化した電圧で電圧制御発振器ＶＣＯの制御を行う。電圧制御発振器ＶＣＯは、ループフィルタＬＰＦで平滑化して得られた第１制御電圧ＶＣＯＩＮ１と、演算増幅器ＡＭＰを用いて生成された第２制御電圧ＶＣＯＩＮ２の各電圧に応じて発振周波数Ｆａの調整を行う。

制御回路３が、電圧制御発振器ＶＣＯの出力クロック信号ＣＬＫが所望の周波数になったことを検出すると、制御信号ＦＬＯＣＫをローレベルからハイレベルに立ち上げ、位相比較器ＰＤが排他的にアクティブとなって、出力クロック信号ＣＬＫに対するデータ信号ＤＡＴＡとの位相同期動作を行う。位相比較器ＰＤは、外部からのランダムなシリアルデータをディジタル化したデータ信号ＤＡＴＡと電圧制御発振器ＶＣＯからの出力クロック信号ＣＬＫとの位相を比較し、該位相差に応じてアップ信号ＵＰ２又はダウン信号ＤＮ２を生成する。該アップ信号ＵＰ２及びダウン信号ＤＮ２をループフィルタＬＰＦで平滑化して得られた第１制御電圧ＶＣＯＩＮ１と、第１制御電圧ＶＣＯＩＮ１から演算増幅器ＡＭＰを用いて生成する第２制御電圧ＶＣＯＩＮ２のそれぞれの電圧を制御することで、電圧制御発振器ＶＣＯから出力される出力クロック信号ＣＬＫの位相を調整する。

位相比較時において、電圧制御発振器ＶＣＯからの出力クロック信号ＣＬＫを、データ信号ＤＡＴＡに対して同期させる必要があるが、周波数変動やジッタ成分を持ったデータ信号ＤＡＴＡが入力されることから、クロックデータリカバリ回路２をそれに追従できる構成にする必要がある。本発明の構成では、出力クロック信号ＣＬＫの位相を調整するための電圧が第１制御電圧ＶＣＯＩＮ１であり、そのループ帯域が高くなるように設計することで、データ信号ＤＡＴＡの変動に対して高速に追従することができる。また、電源電圧や温度等の外部変動が生じた場合には、演算増幅器ＡＭＰの出力電圧を調整することで対応する。演算増幅器ＡＭＰは、第１制御電圧ＶＣＯＩＮ１がＶＣＣ／２になるよう負帰還をかけて出力電圧である第２制御電圧ＶＣＯＩＮ２を調整する。演算増幅器ＡＭＰを介した負帰還ループの応答性は、前記位相比較用のループ帯域より十分に遅くなるように設定することで、データ信号ＤＡＴＡとの追従性には影響を及ぼさないようにしている。

電源電圧変動や温度変動は、高速に変化することがないことから、演算増幅器ＡＭＰを用いた負帰還の応答性が十分に遅くなるように設定しても問題はない。したがって、まずは外部データの位相に同期するために、第１制御電圧ＶＣＯＩＮ１の電圧調整を行う。
例えば、電圧制御発振器ＶＣＯの出力クロック信号ＣＬＫの位相がデータ信号ＤＡＴＡよりも遅れた場合、位相比較器ＰＤからのアップ信号ＵＰ２側の電圧が大きくなり、第１制御電圧ＶＣＯＩＮ１の電圧がＶＣＣ／２よりも高くなる。しかし、このとき、ゆっくりした応答性で演算増幅器ＡＭＰから出力された第２制御電圧ＶＣＯＩＮ２が高くなるようにする。

第２制御電圧ＶＣＯＩＮ２の電圧を上昇させることで電圧制御発振器ＶＣＯの発振周波数Ｆａが上昇し、出力クロック信号ＣＬＫの位相が進み、位相比較器ＰＤからのダウン信号ＤＮ２側の電圧が大きくなる。このため、第１制御電圧ＶＣＯＩＮ１の電圧が低下してＶＣＣ／２になるまで第２制御電圧ＶＣＯＩＮ２の制御を行う。温度や電源電圧の変動に対する動作も同じである。最初は第１制御電圧ＶＣＯＩＮ１の電圧で調整を行い、その後は演算増幅器ＡＭＰを用いて第１制御電圧ＶＣＯＩＮ１がＶＣＣ／２になるように第２制御電圧ＶＣＯＩＮ２の電圧を調整する。周波数引き込み時においても、比較する基準となるものが外部からの基準クロック信号Ｆｒで位相周波数比較器ＰＦＤを用いるという違いはあるが、第１制御電圧ＶＣＯＩＮ１及び第２制御電圧ＶＣＯＩＮ２を制御する方法は、データ信号ＤＡＴＡに出力クロック信号ＣＬＫの位相を合わせるように調整するときと同じである。

次に、図４は、図２の電圧制御発振器ＶＣＯの内部構成例を示した図である。
図４において、電圧制御発振器ＶＣＯは、差動型のバッファＢＵ１〜ＢＵ５をリング状に接続してなる差動型のリングオシレータ１５と、入力された第１制御電圧ＶＣＯＩＮ１及び第２制御電圧ＶＣＯＩＮ２をリングオシレータ１５の電流制御信号に変換するバイアス回路１６と、コンパレータ１７とで構成されている。なお、リングオシレータ１５及びコンパレータ１７はリングオシレータ部をなす。
バイアス回路１６は、入力された第１制御電圧ＶＣＯＩＮ１から電流制御信号ＰＣ１及びＮＣ１をそれぞれ生成してバッファＢＵ１に出力すると共に、入力された第２制御電圧ＶＣＯＩＮ２から電流制御信号ＰＣ２及びＮＣ２をそれぞれ生成してバッファＢＵ２〜ＢＵ５にそれぞれ出力し、リングオシレータ１５の発振周波数Ｆａを調整する。

電流制御信号ＰＣ１及びＮＣ１で制御されるバッファＢＵ１は、データ信号ＤＡＴＡに追従するための位相制御用であり、電流制御信号ＰＣ２及びＮＣ２で制御されるバッファＢＵ２〜ＢＵ５は、電圧や温度等の外部変動に対する周波数制御用となる。なお、リングオシレータ１５を構成する各バッファの内、少なくとも１つのバッファに対する制御を電流制御信号ＰＣ１及びＮＣ１で行い、残りのバッファに対する制御を電流制御信号ＰＣ２及びＮＣ２で行うようにすればよい。

図５は、バイアス回路１６の回路例を示した図である。
図５において、バイアス回路１６は、入力された第１制御電圧ＶＣＯＩＮ１に応じた電流制御信号ＰＣ１及びＮＣ１を生成してバッファＢＵ１にそれぞれ出力する第１バイアス回路部２１と、入力された第２制御電圧ＶＣＯＩＮ２に応じた電流制御信号ＰＣ２及びＮＣ２を生成してバッファＢＵ２〜ＢＵ５にそれぞれ出力する第２バイアス回路部２２とで構成されている。
第１バイアス回路部２１は、ＰＭＯＳトランジスタＱＰ１，ＱＰ２、ＮＭＯＳトランジスタＱＮ１〜ＱＮ３及び抵抗Ｒ１，Ｒ２で構成されている。ＰＭＯＳトランジスタＱＰ１及びＱＰ２はカレントミラー回路を形成しており、各ソースは電源電圧ＶＣＣに接続され、各ゲートは接続されてＰＭＯＳトランジスタＱＰ１のドレインに接続されている。

ＰＭＯＳトランジスタＱＰ１のドレインと接地電圧との間には、ＮＭＯＳトランジスタＱＮ１と抵抗Ｒ１との直列回路、及び抵抗Ｒ２とＮＭＯＳトランジスタＱＮ２との直列回路が並列に接続されている。ＮＭＯＳトランジスタＱＮ１のゲートに第１制御電圧ＶＣＯＩＮ１が入力され、ＰＭＯＳトランジスタＱＰ１、ＮＭＯＳトランジスタＱＮ１及び抵抗Ｒ２の接続部から電流制御信号ＰＣ１が出力される。また、ＰＭＯＳトランジスタＱＰ２のドレインと接地電圧との間にはＮＭＯＳトランジスタＱＮ３が接続され、ＮＭＯＳトランジスタＱＮ３において、ゲートとドレインが接続され、該接続部から電流制御信号ＮＣ１が出力される。

一方、第２バイアス回路部２２は、ＰＭＯＳトランジスタＱＰ１１，ＱＰ１２、ＮＭＯＳトランジスタＱＮ１１〜ＱＮ１３及び抵抗Ｒ１１，Ｒ１２で構成されている。ＰＭＯＳトランジスタＱＰ１１及びＱＰ１２はカレントミラー回路を形成しており、各ソースは電源電圧ＶＣＣに接続され、各ゲートは接続されてＰＭＯＳトランジスタＱＰ１１のドレインに接続されている。
ＰＭＯＳトランジスタＱＰ１１のドレインと接地電圧との間には、ＮＭＯＳトランジスタＱＮ１１と抵抗Ｒ１１との直列回路、及び抵抗Ｒ１２とＮＭＯＳトランジスタＱＮ１２との直列回路が並列に接続されている。ＮＭＯＳトランジスタＱＮ１１のゲートには第２制御電圧ＶＣＯＩＮ２が入力され、ＰＭＯＳトランジスタＱＰ１１、ＮＭＯＳトランジスタＱＮ１１及び抵抗Ｒ１２の接続部から電流制御信号ＰＣ２が出力される。

また、ＰＭＯＳトランジスタＱＰ１２のドレインと接地電圧との間にはＮＭＯＳトランジスタＱＮ１３が接続され、ＮＭＯＳトランジスタＱＮ１３において、ゲートとドレインが接続され、該接続部から電流制御信号ＮＣ２が出力される。
ここで、ＮＭＯＳトランジスタＱＮ２及びＱＮ１２の各ゲートには、スリープ信号ＳＬがそれぞれ入力されており、低消費電力動作モードであるスリープ動作時等において、第１制御電圧ＶＣＯＩＮ１及び第２制御電圧ＶＣＯＩＮ２がそれぞれ０Ｖになったときに所定の周波数の出力クロック信号ＣＬＫが出力されるようにしている。

第１制御電圧ＶＣＯＩＮ１及び第２制御電圧ＶＣＯＩＮ２に対する電圧制御発振器ＶＣＯの周波数特性例を図６及び図７に示す。図６では、第１制御電圧ＶＣＯＩＮ１がＶＣＣ／２である場合において、Ｆａｓｔは電圧制御発振器ＶＣＯのゲインが最大のときを、Ｔｙｐは電圧制御発振器ＶＣＯのゲインが標準的な値であるときを、Ｓｌｏｗは電圧制御発振器ＶＣＯのゲインが最小のときをそれぞれ示している。また、図７では、第２制御電圧ＶＣＯＩＮ２の変化に応じた特性の変化を示している。

図６及び図７から分かるように、第１制御電圧ＶＣＯＩＮ１及び第２制御電圧ＶＣＯＩＮ２において、制御電圧が大きくなると出力クロック信号ＣＬＫの周波数Ｆａが高くなるが、第１制御電圧ＶＣＯＩＮ１の場合は、外部からの信号の位相変動に対応するための周波数可変範囲があることが最低限必要な条件となり、第２制御電圧ＶＣＯＩＮ２の場合は、外部の電圧・温度変動に対して発振周波数Ｆａを補償するように設計する必要がある。したがって、第１制御電圧ＶＣＯＩＮ１に対する電圧制御発振器ＶＣＯのゲインを小さくすることができ、温度や電圧の外部条件が変動しても第２制御電圧ＶＣＯＩＮ２で動作点を調整することができるため、ジッタ成分の少ない安定した動作を行うクロックデータリカバリ回路を得ることができる。

本発明の第１の実施の形態におけるクロックデータリカバリ回路を使用したシステムの構成例を示した図である。 図１のクロックデータリカバリ回路２の内部構成例を示した図である。 図２のクロックデータリカバリ回路２における位相比較を行っているときのタイミングチャートである。 図２の電圧制御発振器ＶＣＯの内部構成例を示した図である。 図４のバイアス回路１６の回路例を示した図である。 第２制御電圧ＶＣＯＩＮ２に対する電圧制御発振器ＶＣＯの周波数特性の例を示した図である。 第１制御電圧ＶＣＯＩＮ１に対する電圧制御発振器ＶＣＯの周波数特性の例を示した図である。 クロックデータリカバリ回路の従来例を示したブロック図である。 図８のクロックデータリカバリ回路１００における位相比較を行っているときのタイミングチャートである。 図８の電圧制御発振器１０５の内部構成例を示した図である。 図１０のバイアス回路１１１の内部回路例を示した図である。 制御電圧ＶＣＯＩＮに対する電圧制御発振器１０５の周波数特性の例を示した図である。

符号の説明

１ 差動レシーバ
２ クロックデータリカバリ回路
３ 制御回路
１１ 分周器
１５ リングオシレータ
１６ バイアス回路
１７ コンパレータ
２１ 第１バイアス回路部
２２ 第２バイアス回路部
ＶＣＯ 電圧制御発振器
ＰＦＤ 位相周波数比較器
ＰＤ 位相比較器
ＣＰ１，ＣＰ２ チャージポンプ回路
ＬＰＦ ループフィルタ
ＡＭＰ 演算増幅器
ＢＵ１〜ＢＵ５ バッファ

Claims (6)

1. シリアル伝送されたデータ信号ＤＡＴＡからデータを抽出するためのクロック信号ＣＬＫを生成して出力するクロックデータリカバリ回路において、
   入力された第１制御電圧及び第２制御電圧によって発振動作が制御され、前記クロック信号ＣＬＫを生成して出力する電圧制御発振回路部と、
   入力された信号を平滑して前記第１制御電圧を生成し該電圧制御発振回路部に出力する平滑回路部と、
   所定の基準クロック信号Ｆｒと前記クロック信号ＣＬＫとの周波数比較を行い、該比較結果に応じた電圧を生成して前記平滑回路部に出力する周波数比較回路部と、
   前記データ信号ＤＡＴＡと前記クロック信号ＣＬＫとの位相比較を行い、該比較結果に応じた電圧を生成して前記平滑回路部に出力する位相比較回路部と、
   前記平滑回路部からの第１制御電圧が所定の電圧になるように生成した前記第２制御電圧を前記電圧制御発振回路部に出力する第２制御電圧生成回路部と、
   を備え、
   前記周波数比較回路部及び位相比較回路部は、前記クロック信号ＣＬＫが所定の周波数になったか否かを示す外部からの制御信号ＦＬＯＣＫに応じて排他的に作動し、
   前記電圧制御発振回路部は、
   複数のバッファがリング状に接続されて形成されたリングオシレータを有し、前記クロック信号ＣＬＫを生成して出力するリングオシレータ部と、
   前記第１制御電圧を電流に変換して、該リングオシレータの少なくとも１つのバッファに対してのみ前記第１制御電圧に応じた第１バイアス電流が流れるように制御する第１バイアス回路部と、
   前記第２制御電圧を電流に変換して、該リングオシレータの他のバッファに対してのみ前記第２制御電圧に応じた第２バイアス電流が流れるように制御する第２バイアス回路部と、
   を備えることを特徴とするクロックデータリカバリ回路。
2. 前記第２制御電圧生成回路部は、クロック信号ＣＬＫの変動に対する第２制御電圧の応答性が、第１制御電圧の応答性よりも遅くなるように形成されることを特徴とする請求項１記載のクロックデータリカバリ回路。
3. 前記電圧制御発振回路部は、第１制御電圧の変動に対するクロック信号ＣＬＫの周波数の変動率が、第２制御電圧の変動に対するクロック信号ＣＬＫの周波数の変動率よりも小さくなるように形成されることを特徴とする請求項１又は２記載のクロックデータリカバリ回路。
4. 前記第２制御電圧生成回路部は、一方の入力端に入力された第１制御電圧が他方の入力端に入力された所定の電圧になるように負帰還をかけて第２制御電圧を生成し前記電圧制御発振回路部に出力する演算増幅器からなることを特徴とする請求項１、２又は３記載のクロックデータリカバリ回路。
5. 前記電圧制御発振回路部は、第１制御電圧の変動に対するクロック信号ＣＬＫの周波数変動率が、前記データ信号ＤＡＴＡの周波数変動に対して追従するように設定されると共に、第２制御電圧の変動に対するクロック信号ＣＬＫの周波数変動率が、外部の温度変動、電源電圧変動又はプロセスパラメータに対して補償するように設定されることを特徴とする請求項１、２、３又は４記載のクロックデータリカバリ回路。
6. 入力された第１制御電圧及び第２制御電圧によって発振動作が制御され、クロック信号ＣＬＫを生成して出力する電圧制御発振回路において、
   複数のバッファがリング状に接続されて形成されたリングオシレータを有し、前記クロック信号ＣＬＫを生成して出力するリングオシレータ部と、
   前記第１制御電圧を電流に変換して、該リングオシレータ部の少なくとも１つのバッファに対してのみ前記第１制御電圧に応じた第１バイアス電流が流れるように制御する第１バイアス回路部と、
   前記第２制御電圧を電流に変換して、該リングオシレータの他のバッファに対してのみ前記第２制御電圧に応じた第２バイアス電流が流れるように制御する第２バイアス回路部と、
   を備えることを特徴とする電圧制御発振回路。

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