CN105183986A - 针对ddr的pcb信号完整性设计方法 - Google Patents

Abstract

本发明公开了一种针对DDR的PCB信号完整性设计方法，从以下几个方面对DDR2和DDR3的PCB信号完整性进行优化设计：（1）PCB的叠层和阻抗；（2）互联通路拓扑；（3）时延的匹配。本发明通过PCB叠层、阻抗、互联拓扑、时延匹配等方面对DDR的信号质量影响因素进行深入剖析，经过优化设计，提高了信号的余量，增强了其抗干扰能力。

Description

针对DDR的PCB信号完整性设计方法

技术领域

本发明涉及信号处理领域，具体是一种针对DDR的PCB信号完整性设计方法。

背景技术

目前，比较普遍使用中的DDR2的速度已经高达800Mbps，甚至更高的速度，如1066Mbps，而DDR3的速度已经高达1600Mbps。对于如此高的速度，从PCB的设计角度来讲，要做到严格的时序匹配，以满足波形的完整性，这里有很多的因素需要考虑，所有的这些因素都是会互相影响的。图1为DDR2和DDR3所具有的共有技术要求，表1列出了DDR2和DDR3所具有的专有技术要求，从中可以看出，它们之间还是存在一些个性的，可以被分类为PCB叠层、阻抗、互联拓扑、时延匹配等。本发明正是从PCB的叠层和阻抗、互联通路拓扑、时延的匹配这几个方面对DDR的PCB信号完整性进行优化设计。

表1DDR2和DDR3的技术要求

发明内容

本发明的目的在于提供一种针对DDR的PCB信号完整性设计方法，通过PCB叠层、阻抗、互联拓扑、时延匹配等方面对DDR的信号质量影响因素进行深入剖析，经过优化设计，提高了信号的余量，增强了其抗干扰能力。

为实现上述目的，本发明提供如下技术方案：

针对DDR的PCB信号完整性设计方法，所述DDR包括DDR2和DDR3，从以下几个方面对DDR2和DDR3的PCB信号完整性进行优化设计：

（1）PCB的叠层和阻抗

对于四层基板来说，其所有的信号线只能走在顶层和地层，中间的两层，其中一层为地平面层，而另一层为VDD平面层，Vtt和Vref在VDD平面层布线；对于六层基板来说，设计拓扑结构即可提高PI；

对于DDR2，阻抗必须是恒定连续的，单端走线的阻抗匹配电阻50Ohms必须被用到所有的单端信号上，且做到阻抗匹配，而对于差分信号，100Ohms的终端阻抗匹配电阻必须被用到所有的差分信号终端，另外，所有的匹配电阻必须上拉到VTT，且保持50Ohms，ODT的设置也必须保持在50Ohms；对于DDR3，单端信号的终端匹配电阻在40Ohms和60Ohms之间，上拉到VTT的终端匹配电阻在30-70Ohms之间，而差分信号的阻抗匹配电阻始终在100Ohms；

（2）互联通路拓扑

对于DDR2和DDR3，其中信号DQ、DM和DQS都是点对点的互联方式，而不需要任何的拓扑结构，对于multi-rankDIMMs，通过ODT的阻抗设置来做到阻抗匹配，从而实现其波形完整性，而对于地址线/控制线/命令线和时钟信号，则需要多点互联的树形拓扑结构、菊花链式拓扑结构或者Fly-By拓扑结构；

（3）时延的匹配

在做到时延的匹配时，采用蛇形走线、带过孔的走线或者直走线进行布线；在中心线长度对等的情况下，蛇形走线的时延小于比直走线的实际延时，而对于带有过孔的走线，其时延比直走线的实际延时大，因此，需通过以下两种方法来解决：（1）用EDA工具进行精确的时延匹配计算，然后控制走线的长度；（2）在可接受的范围内，减少不匹配度。

作为本发明进一步的方案：所述步骤（2）中，对于四层基板来说，采用带有最少短线的菊花链式拓扑结构。

作为本发明进一步的方案：所述步骤（2）中，对于六层基板来说，采用Fly-By拓扑结构。

作为本发明进一步的方案：所述步骤（3）中，对于蛇形走线来说，时延的不对等能通过增大并行走线的长度而降低。

作为本发明进一步的方案：所述步骤（3）中，对于蛇形走线来说，时延的不对等还能采用锯齿线来取代蛇形走线而降低。

作为本发明进一步的方案：所述步骤（3）中，对于微带线来说，并行走线大于7倍的走线到地的距离。

作为本发明进一步的方案：所述步骤（3）中，对于带有过孔的走线来说，时延的不对等能通过增加信号过孔的周围的地过孔的密度而降低。

作为本发明进一步的方案：所述步骤（3）中，对于带有过孔的走线来说，时延的不对等能通过控制信号的返回路径之间的耦合程度而降低。

作为本发明进一步的方案：所述步骤（3）中，对于DDR2和DDR3，在布线时优先考虑布时钟线和数据选取线。

与现有技术相比，本发明的有益效果是：

本发明通过PCB叠层、阻抗、互联拓扑、时延匹配等方面对DDR的信号质量影响因素进行深入剖析，经过优化设计，提高了信号的余量，增强了其抗干扰能力。

附图说明

图1是DDR2和DDR3所具有的共有技术要求；

图2是四层PCB的叠层示意图；

图3是六层PCB的叠层示意图；

图4是带有2片SDRAM的地址/控制/命令线拓扑结构图；

图5是带有4片SDRAM的地址/控制/命令线拓扑结构图；

图6是蛇形线和过孔与直走线的对比示意图；

图7是蛇形走线的仿真电路图；

图8是蛇形走线的仿真波形图；

图9是带有过孔互联通道的s-参数示意图；

图10是带有过孔互联通道的s-参数的发送和接收波形；

图11是只有在TOP和BOTTOM层走线的DDR2的仿真波形（地址线和时钟线网络）；

图12是只有在TOP和BOTTOM层走线的DDR2的仿真波形（数据线和数据选取线网络）；

图13是800MbpsDDR2的数据信号仿真眼图(粗线)和实测眼图(扩散线)。

具体实施方式

下面将结合本发明实施例，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例1

本发明实施例中，针对DDR的PCB信号完整性设计方法，从以下方面对DDR2-800和DDR3的PCB信号完整性进行优化：PCB的叠层和阻抗；互联通路拓扑；时延的匹配。

（1）PCB的叠层和阻抗

请参阅图2、图3和表2，对于一块受PCB层数约束的基板（如4层板）来说，其所有的信号线只能走在顶层和地层，中间的两层，其中一层为地平面层，而另一层为VDD平面层，Vtt和Vref在VDD平面层布线。而当使用6层来走线时，设计一种专用拓扑结构变得更加容易，同时由于Power层和地层的间距变小了，从而提高了PI。

互联通道的另一参数阻抗，在DDR2的设计时必须是恒定连续的，单端走线的阻抗匹配电阻50Ohms必须被用到所有的单端信号上，且做到阻抗匹配，而对于差分信号，100Ohms的终端阻抗匹配电阻必须被用到所有的差分信号终端，比如CLOCK和DQS信号。另外，所有的匹配电阻必须上拉到VTT，且保持50Ohms，ODT的设置也必须保持在50Ohms。

在DDR3的设计时，单端信号的终端匹配电阻在40Ohms和60Ohms之间可选择的被设计到地址线/控制线/命令线的信号线上，这已经被证明有很多的优点。而且，上拉到VTT的终端匹配电阻根据SI仿真的结果的走线阻抗，电阻值可能需要做出不同的选择，通常其电阻值在30-70Ohms之间。而差分信号的阻抗匹配电阻始终在100Ohms。

（2）互联通路拓扑

请参阅图4，对于DDR2和DDR3，其中信号DQ、DM和DQS都是点对点的互联方式，所以不需要任何的拓扑结构，然而例外的是，在multi-rankDIMMs的设计中并不是这样的。

表2四层和六层PCB的叠层方式

在点对点的方式时，可以很容易的通过ODT的阻抗设置来做到阻抗匹配，从而实现其波形完整性。而对于地址线/控制线/命令线和一些时钟信号，它们都是需要多点互联的，所以需要选择一个合适的拓扑结构，图4列出了一些相关的拓扑结构，其中Fly-By拓扑结构是一种特殊的菊花链，它不需要很长的连线，甚至有时不需要短线。

对于DDR3，这些所有的拓扑结构都是适用的，然而前提条件是走线要尽可能的短。Fly-By拓扑结构在处理噪声方面，具有很好的波形完整性，然而在一个4层板上很难实现，需要6层板以上，而菊花链式拓扑结构在一个4层板上是容易实现的。另外，树形拓扑结构要求AB的长度和AC的长度非常接近（如图4）。考虑到波形的完整性，以及尽可能的提高分支的走线长度，同时又要满足板层的约束要求，在基于4层板的DDR3设计中，最合理的拓扑结构就是带有最少短线的菊花链式拓扑结构。

对于DDR2-800，这所有的拓扑结构都适用，只是有少许的差别。然而，菊花链式拓扑结构被证明在SI方面是具有优势的。

请参阅图5，对于超过两片的SDRAM，通常，是根据器件的摆放方式不同而选择相应的拓扑结构。图中显示了不同摆放方式而特殊设计的拓扑结构，在这些拓扑结构中，只有A和D是最适合4层板的PCB设计。然而，对于DDR2-800，所列的这些拓扑结构都能满足其波形的完整性，而在DDR3的设计中，特别是在1600Mbps时，则只有D是满足设计的。

（3）时延的匹配

请参阅图6，在做到时延的匹配时，往往会在布线时采用蛇形走线，另外，在布线时难免会有切换板层的时候，此时就会添加一些过孔。不幸的是，所有这些弯曲的走线和带过孔的走线，将它们拉直变为等长度理想走线时，此时它们的时延是不等的。

显然，上面讲到的蛇形方式在时延方面同直走线的不对等是很好理解的，而带过孔的走线就更加明显了。在中心线长度对等的情况下，蛇形走线的时延比直走线的实际延时是要来的小的，而对于带有过孔的走线，时延是要来的大的。这种时延的产生，这里有两种方法去解决它。一种方法是，只需要在EDA工具里进行精确的时延匹配计算，然后控制走线的长度就可以了。而另一种方法是在可接受的范围内，减少不匹配度。

请参阅图7和图8，对于蛇形走线，时延的不对等可以通过增大L3的长度而降低，因为并行线间会存在耦合，其详细的结果，可以通过SigXP仿真清楚的看出，L3（图8中的S）长度的不同，其结果会有不同的时延，尽可能的加长S的长度，则可以更好的降低时延的不对等。对于微带线来说，L3大于7倍的走线到地的距离是必须的。

蛇形走线的时延是受到其并行走线之间的耦合而影响，一种在不需要提高其间距的情况下，并且能降低耦合的程度的方法是采用锯齿线。显然，锯齿线比蛇形走线具有更好的效果，但是，它需要更多的空间。由于各种可能造成时延不同的原因，所以，在实际的设计时，要借助于CAD工具进行严格的计算，从而控制走线的时延匹配。

考虑到在图4中6层板上的过孔的因素，当一个地过孔靠近信号过孔放置时，则在时延方面的影响是必须要考虑的。先举个例子，在顶层的微带线长度是150mils，底层的微带线也是150mils，线宽都为4mils，且过孔的参数为：钻孔直径8mils，焊盘直径18mils，阻焊盘直径26mils。

这里有三种方案进行对比考虑，第一种是，通过过孔互联的这个过孔附近没有任何地过孔，那么，其返回路径只能通过离此过孔250mils的PCB边缘来提供；第二种是，一根长达362mils的微带线；第三种是，在一个信号线的四周有四个地过孔环绕着。图9显示了带有60Ohm的常规线的S-参数，从图9中可以看出，带有四个地过孔环绕的信号过孔的S-参数就像一根连续的微带线，从而提高了S21特性。由此可知，在信号过孔附近缺少返回路径的情况下，则此信号过孔会大大增高其阻抗。当今的高速系统里，在时延方面显得尤为重要。

现做一个测试电路，类似于图7和图8，驱动源是一个线性的60Ohms阻抗输出的梯形信号，信号的上升沿和下降沿均为100ps，幅值为1V。此信号源按照图9的三种方式，且其端接一60Ohms的负载，其激励为一800MHz的周期信号。在0.5V这一点，我们观察从信号源到接收端之间的时间延迟，显示出来它们之间的时延差异。其结果如图10所示，在图中只显示了信号的上升沿，从图中可以很明显的看出，带有四个地过孔环绕的过孔时延同直线相比只有3ps，而在没有地过孔环绕的情况下，其时延是8ps。由此可知，在信号过孔的周围增加地过孔的密度是有帮助的。然而，在4层板的PCB里，这个就显得不是完全的可行性，由于其信号线是靠近电源平面的，这就使得信号的返回路径是由它们之间的耦合程度来决定的。所以，在4层的PCB设计时，为符合电源完整性要求，对其耦合程度的控制是相当重要的。

请参阅图11～13，对于DDR2和DDR3，时钟信号是以差分的形式传输的，而在DDR2里，数据选取信号是以单端或差分方式通讯取决于其工作的速率，当以高度速率工作时则采用差分的方式。显然，在同样的长度下，差分线的切换时延是小于单端线的。根据时序仿真的结果，时钟信号和数据选取信号也许需要比相应的地址/控制/命令线和数据线线长一点。另外，必须确保时钟线和数据选取线布在其相关的地址/控制/命令线和数据线的当中。由于数据和数据掩模线在很高的速度下传输，所以，需要在每一个字节里，它们要有严格的长度匹配，而且不能有过孔。差分信号对阻抗不连续的敏感度比较低，所以换层走线是没多大问题的，在布线时优先考虑布时钟线和数据选取线。如图11和图12所示，图11是地址线和时钟线网络，图12是数据线和数据选取线网络，其时钟频率在400MHz，数据通信率为800Mbps。

本发明通过PCB叠层、阻抗、互联拓扑、时延匹配等方面对DDR的信号质量影响因素进行深入剖析，经过优化设计，提高了信号的余量，增强了其抗干扰能力。

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。

此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (9)

1.针对DDR的PCB信号完整性设计方法，所述DDR包括DDR2和DDR3，其特征在于，从以下几个方面对DDR2和DDR3的PCB信号完整性进行优化设计：

（1）PCB的叠层和阻抗

对于四层基板来说，其所有的信号线只能走在顶层和地层，中间的两层，其中一层为地平面层，而另一层为VDD平面层，Vtt和Vref在VDD平面层布线；对于六层基板来说，设计拓扑结构即可提高PI；

对于DDR2，阻抗必须是恒定连续的，单端走线的阻抗匹配电阻50Ohms必须被用到所有的单端信号上，且做到阻抗匹配，而对于差分信号，100Ohms的终端阻抗匹配电阻必须被用到所有的差分信号终端，另外，所有的匹配电阻必须上拉到VTT，且保持50Ohms，ODT的设置也必须保持在50Ohms；对于DDR3，单端信号的终端匹配电阻在40Ohms和60Ohms之间，上拉到VTT的终端匹配电阻在30-70Ohms之间，而差分信号的阻抗匹配电阻始终在100Ohms；

（2）互联通路拓扑

对于DDR2和DDR3，其中信号DQ、DM和DQS都是点对点的互联方式，而不需要任何的拓扑结构，对于multi-rankDIMMs，通过ODT的阻抗设置来做到阻抗匹配，从而实现其波形完整性，而对于地址线/控制线/命令线和时钟信号，则需要多点互联的树形拓扑结构、菊花链式拓扑结构或者Fly-By拓扑结构；

（3）时延的匹配

在做到时延的匹配时，采用蛇形走线、带过孔的走线或者直走线进行布线；在中心线长度对等的情况下，蛇形走线的时延小于比直走线的实际延时，而对于带有过孔的走线，其时延比直走线的实际延时大，因此，需通过以下两种方法来解决：（1）用EDA工具进行精确的时延匹配计算，然后控制走线的长度；（2）在可接受的范围内，减少不匹配度。

2.根据权利要求1所述的针对DDR的PCB信号完整性设计方法，其特征在于，所述步骤（2）中，对于四层基板来说，采用带有最少短线的菊花链式拓扑结构。

3.根据权利要求1所述的针对DDR的PCB信号完整性设计方法，其特征在于，所述步骤（2）中，对于六层基板来说，采用Fly-By拓扑结构。

4.根据权利要求1所述的针对DDR的PCB信号完整性设计方法，其特征在于，所述步骤（3）中，对于蛇形走线来说，时延的不对等能通过增大并行走线的长度而降低。

5.根据权利要求1所述的针对DDR的PCB信号完整性设计方法，其特征在于，所述步骤（3）中，对于蛇形走线来说，时延的不对等还能采用锯齿线来取代蛇形走线而降低。

6.根据权利要求1所述的针对DDR的PCB信号完整性设计方法，其特征在于，所述步骤（3）中，对于微带线来说，并行走线大于7倍的走线到地的距离。

7.根据权利要求1所述的针对DDR的PCB信号完整性设计方法，其特征在于，所述步骤（3）中，对于带有过孔的走线来说，时延的不对等能通过增加信号过孔的周围的地过孔的密度而降低。

8.根据权利要求1所述的针对DDR的PCB信号完整性设计方法，其特征在于，所述步骤（3）中，对于带有过孔的走线来说，时延的不对等能通过控制信号的返回路径之间的耦合程度而降低。

9.根据权利要求1所述的针对DDR的PCB信号完整性设计方法，其特征在于，所述步骤（3）中，对于DDR2和DDR3，在布线时优先考虑布时钟线和数据选取线。