CN104205482B - 微链路高带宽的芯片到芯片总线 - Google Patents

微链路高带宽的芯片到芯片总线 Download PDF

Info

Publication number
CN104205482B
CN104205482B CN201380015518.6A CN201380015518A CN104205482B CN 104205482 B CN104205482 B CN 104205482B CN 201380015518 A CN201380015518 A CN 201380015518A CN 104205482 B CN104205482 B CN 104205482B
Authority
CN
China
Prior art keywords
micro
link
assembly
chip package
adapter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201380015518.6A
Other languages
English (en)
Other versions
CN104205482A (zh
Inventor
R·P·玛斯尔德
S·帕纳拉
M·L·库伯尔
B·K·森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oracle International Corp
Original Assignee
Oracle International Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oracle International Corp filed Critical Oracle International Corp
Publication of CN104205482A publication Critical patent/CN104205482A/zh
Application granted granted Critical
Publication of CN104205482B publication Critical patent/CN104205482B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06531—Non-galvanic coupling, e.g. capacitive coupling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

一种芯片封装包括布置在基板上的组件之间的微链路。微链路可以是具有导致阻抗值的分布的共享的参考平面的超短多导线传输线。此外，在传输线中的合成信号轨迹每个都可以通过保证多次反射在符号时间内达到稳态值的相当大的部分来支持每次一个符号的通信。以这种方式，微链路可以在低延迟的情况下便于组件之间的通信带宽的继续的缩放以增大包括芯片封装的计算机系统的性能。

Description

微链路高带宽的芯片到芯片总线
技术领域
本公开一般涉及芯片封装的设计。更具体地，本公开涉及包括导致阻抗值的分布和其中反射在符号时间内达到稳态值的相当大部分的高信号密度总线的芯片封装的设计。
背景技术
为了实现计算机系统中的高性能，在芯片封装上的芯片间通信信道需要在计算机系统组件之间提供高带宽和低延迟通信。但是，现有芯片间通信信道使用的技术开始接近它的极限。例如，许多现有芯片间通信信道包括与对应的参考地或返回路径配对的信号线。因此，随着信号线数增加，返回路径数也增加。令人遗憾地，存在芯片封装内此类互连数的极限。因此，随着信号线和对应的返回路径数增加，芯片间通信信道的所需数目开始接近它们的极限，其将限制通信带宽、增加延迟并且因此降低性能。
因此，需要的是不遭受上述问题的芯片封装。
发明内容
本公开的一个实施例提供一种芯片封装：包括基板、布置在基板上的第一连接器、布置在基板上的第二连接器、和布置在基板上的微链路。第一连接器可以耦接到第一组件并且第二连接器可以耦接到第二组件。此外，微链路可以具有耦接到第一连接器的第一端和耦接到第二连接器的第二端。此外，微链路可以包括与返回路径相比较更多的信号线并且微链路的长度可以小于预定义的值。结果，微链路可以导致阻抗值的分布，并且当在第一组件与第二组件之间通过微链路中的信号线的至少一个传送符号时，多次反射在符号时间内达到稳态值的相当大的部分。
注意第一组件和第二组件可以包括集成电路。
此外，长度可以大致小于4mm和/或符号时间可以大致小于50ps。此外，阻抗值的分布可以包括40-350Ω的阻抗值。
在一些实施例中，信号线的数目与返回路径的数目的比率可以是至少10比1。
微链路可以便于在第一组件和第二组件的平面中第一组件和第二组件的2维集成。可替换地，微链路可以便于在垂直于第一组件和第二组件的平面的方向中第一组件和第二组件的3维集成。
注意至少信号线的子集可以被布置在垂直栈中，其中返回路径在公共参考平面中。
此外，符号可以利用微链路在第一连接器和第二连接器之间的任一方向中传送。
另外，基板可以包括陶瓷材料和/或有机材料。
另一个实施例提供包括芯片封装的系统(诸如电子设备)。此系统可以或可以不包括处理器和存储程序模块的存储器。
另一个实施例提供用于在第一组件和第二组件之间利用芯片封装中的微链路传送符号的方法。在该方法期间，符号被从第一组件驱动到微链路中的信号线路上，其中微链路包括与返回路径相比较更多的信号线，微链路的长度小于预定义的值，并且微链路可以导致阻抗值的分布。然后，在多次反射在符号时间内达到稳态值的相当大的部分之后，在第二组件处通过信号线接收符号。
附图说明
图1是示出了根据本公开的实施例的包括组件之间的微链路的芯片封装的顶视图的方框图。
图2A是示出了根据本公开的实施例的图1的芯片封装中的微链路的横截面的侧视图的方框图。
图2B是示出了根据本公开的实施例的图1的芯片封装中的微链路的横截面的侧视图的方框图。
图3是示出了根据本公开的实施例的包括芯片封装的系统的方框图。
图4是示出了根据本公开的实施例的用于利用图1的芯片封装中的微链路在组件之间传送符号的方法的流程图。
注意类似的标准数字指代贯穿附图的对应部分。此外，多个实例的相同类型部分由与用虚线分离的实例数目的常见前缀指定。
具体实施方式
芯片封装的实施例，描述包括芯片封装的系统和用于利用芯片封装中的微链路在组件之间传送符号的技术。此芯片封装包括布置在基板上的组件之间的微链路。微链路可以是具有导致阻抗值的分布的共享参考平面的超短多导线传输线。此外，在传输线中的合成信号轨迹每个都可以通过保证多次反射在符号时间内达到稳态值的相当大的部分来支持一次一个符号的通信。
通过去除芯片封装中的参考地或返回路径，并且从而容许在信号线数目和对应返回路径数目的大的不对称性(诸如10比1或15比1)，微链路可以便于在低延迟的情况下组件之间的通信带宽的继续的缩放。以这种方式，微链路可以增加包括芯片封装的计算机系统的性能。
图1呈现示出了包括组件118(诸如集成电路或芯片)之间的微链路114-1的芯片封装100的顶视图的方框图。具体地，芯片封装100包括：基板110(诸如印刷电路板，并且一般是塑料材料、半导体材料、陶瓷材料和/或有机材料)、布置在基板110上的连接器112-1(诸如球格阵列、C4焊球、各向异性的导电膜和/或机械适应的弹簧连接器)、布置在基板110上的连接器112-2、和布置在基板110上的微链路114-1。连接器112-1可以耦接到组件118-1并且连接器112-2可以耦接到组件118-2。此外，微链路114-1可以具有耦接到连接器112-1的端116-1和耦接到连接器112-2的端116-2。
此外，微链路114-1可以包括与返回路径(诸如返回路径122)相比较更多的信号线120，微链路114-1的长度124可以小于预定义的值(诸如2-4mm)。例如，信号线120数目与返回路径数目的比率可以是至少10或15比1和/或阻抗值的分布可以包括40-350Ω之间的阻抗值(与具有约50或100Ω的平均阻抗的紧密分布的现有线路相反)。注意微链路114-1可以包括高达500个信号线120。由于长度124，微链路114-1可以导致阻抗值的分布，并且当符号在组件118之间通过微链路114-中的至少一个信号线120传送时，多次反射在符号时间或单位间隔内达到稳态值的相当大的部分，符号时间或单位间隔是符号速率的逆。(注意单位间隔是数据传输信号的条件改变之间的最小时间间隔，其有时被称为‘脉冲时间、’‘符号时间’或‘符号持续时间’。单位间隔是在数据流中每个后续的脉冲或符号所花的时间。)例如，符号时间可以大致小于50ps。注意符号可以利用微链路114-1在连接器112之间的任一方向通信(即，微链路可以便于组件118之间的单向或双向通信)。
因此，微链路114-1可以包括具有共享的参考平面的超短多导线传输线，其中在传输线中的合成信号或带状线轨迹每个都可以支持每次一个符号的通信，从而最大化组件118之间的带宽并且便于与继续的带宽缩放相关联的计算机系统的性能增加。
注意微链路114-1可以便于在组件118的平面中组件118的2维集成。可替换地，微链路114-1可以便于在垂直于组件118的平面的方向上组件118的3维集成(例如，通过利用贯通基板的通孔或TSV)。
在一些实施例中，信号线120的至少一个子集可以被布置在垂直栈中，其中返回路径在公共参考平面中。这在图2A中所示，其呈现示出了在芯片封装100(图1)中的微链路114-1的横截面的侧视图的方框图。可替换地，如图2B所示，其呈现示出了在芯片封装100(图1)中的微链路114-1的横截面的侧视图的方框图，信号线120的至少一个子集被横向布置。
反过来参考图1，在示范性实施例中，微链路114-1使用超短多导线传输线以链接两个芯片并且由多于两个单端信号导线(并且或许几打)构成以最大化总线的带宽。为了增加信号密度，在微链路114-1内的多个层上路由的多个信号共享参考路径，参考路径可以由单个或多个参考平面、或支持微链路114-1的散布的VSS轨迹构成。注意返回轨迹也可以是电源轨迹。此外，特定的配置可以基于特定的应用被优化以使得噪声和阻抗变化减小。
为了克服对于多个未防护的单端信号利用共享的参考平面所固有的信号完整性降低，微链路114-1可以具有可以支持多次反射、加速信号的稳态过渡时间的短的信道长度124。此外，为了减小每个后续反射的影响，多导线传输线终端可以利用复合模态阻抗优化。因为多导线传输线的路由可以主要地穿过各向同性介质，所以由N个信号形成(其取决于传输线的单位长度)的N个超模的移相可以被最小化，从而降低远端串扰，并且其也允许时间延迟以对开关模式相对不敏感。
微链路114-1可以包括短的路由长度(诸如长度124)，其可以以20Gbps范围内的比特率操作。例如，基于利用全波模拟的可见图形，一个反射可以被容许在20Gbps。但是，在长度124为2.3mm的情况下，高达三个反射可以经受高达9Gbps的数据速率。
此外，微链路114-1可以支持每次在给定信号线中一个符号以便最小化符号间干扰(ISI)，并且将符号本身干扰(SSI)限制到与若干相邻信号线的弱互感。这可以允许符号利用CMOS反相器被发送和接收。例如，反相器的输入开关点可以是Vdd/2±50mV，甚至对于极端β率改变(因为角变化或设计)。在这种情况下，小于Vdd的20％并且大于其80％的稳态值(在任何反射之后)可以被分别检测为‘0’或‘1’，具有合理的电路延迟。
此外，微链路114-1可以受益于增加的信号密度和因此增加的带宽。注意微链路114-1可以在没有预加强或编码的情况下、和在没有后解码或判定反馈均衡化的情况下被操作。因此，微链路114-1可以免于通常与这些操作相关联的固有延迟、电力、和区域折衷。在示范性实施例中，在微链路114-1中每参考平面的信号数可以被增加，直到反相器接收器刚刚几乎不能安全地检测符号。此方法可以最大化微链路114-1的总带宽并提供非常低的延迟。
除了这些益处之外，微链路114-1可以是可逆的。例如，发送器和接收器可以相对于块和轨迹具有低的电容以使得发送器和接收器都可以被包括在每个信号线的每个端处。此配置可以使得通信经由微链路114-1定向可逆(用于定向不对称的带宽应用)并且在晶片处完全可测试(通过缠绕测试，其中在每个管脚上的接收器听该管脚上的发送器)。此外，可逆性可以允许芯片封装100中的单个芯片利用它的输入/输出(I/O)总线(诸如微链路114-1)的端序翻转(endian-flip)解决板布局、路由、和/或镜放置问题。
在一些实施例中，微链路114-1用于各种几何配置中，诸如：经由芯片封装100中的基板线路连接或耦接的并排多芯片模块；经由芯片封装100中的线路结合跨接线连接或耦接的并排多芯片模块；和/或利用TSV连接或耦接的堆叠的芯片。注意此最后一个实施例可以适合于具有多类型的I/O实施方式的芯片，诸如：串行器/解串行器(SerDes)、低电压差分信令(LVDS)、双倍数据速率(例如，DDR或DDR2)、周边组件互连(PCI)、调试、等等。此外，因为微链路114-1可以容许用于基板110的各种技术(例如、陶瓷、有机、等等)，设计者可以能忽略微链路信号需求并且可以优化基板110以满足其它I/O实施方式的需求。
在示范性实施例中，对于信号线120(诸如带状线轨迹)之间的大的间距，所有模式的特性阻抗倾向于隔离的传输线的特性阻抗。但是，对于信号线120之间的短的间距，电场和磁场变得强耦合，并且多导线传输线的模式的阻抗扇出。一般，通过此多导线传输线发送的任何信号图案将体验这些离散模式的线性组合。当考虑具有单个共享的标准或地平面的堆叠的轨迹(诸如具有每50μm有9个带状线轨迹和一个参考平面的垂直栈)时，此情况可以变得更复杂。此外，对于垂直堆叠的轨迹，随着垂直间隔距离改变，模态阻抗可以倾向于每个复合堆叠的部分的模式的模态阻抗。
在示范性实施例中，具有信号线120的水平配置(即，带状线轨迹)，轨迹高度是10μm，轨迹宽是40μm，并且轨迹之间的间距在10-400μm之间。在此示例中，在大间距(350μm)处，与所有模式相关联的阻抗可以收敛到60Ω。对于0和350μm的间距，与模式中的几个相关联的阻抗可以在10和60Ω之间变化。此外，对于0和350μm之间的间距，其它模式的阻抗可以在130和60Ω之间变化。
现在我们描述系统的实施例。图3呈现系统300的方框图，包括一个或多个芯片封装，诸如可以利用微链路114-1耦接一个或多个处理器310和存储器324的芯片封装100。此外，系统300包括：通信接口312和用户接口314，其可以由微链路114被耦接到系统300中的其它组件。注意所述一个或多个处理器(或处理器核)310可以支持并行处理和/或多线程操作，通信接口312可以具有持久的通信连接，并且所述一个或多个信号线322可以构成通信总线。此外，用户接口314可以包括：显示器316，键盘318，和/或诸如鼠标的指点器320。
系统300中的存储器324可以包括易失性存储器和/或非易失性存储器。更具体地，存储器324可以包括：ROM、RAM、EPROM、EEPROM、闪存、一个或多个智能卡、一个或多个磁盘存储器设备、和/或一个或多个光存储器设备。存储器324可以存储操作系统326，包括用于处理执行硬件相关的任务的各种基本系统服务的程序(或指令集)。此外，存储器324也可以在通信模块328中存储通信程序(或指令集)。这些通信程序可以被用于与一个或多个计算机、设备和/或服务器通信，包括相对于系统300远程设置的计算机、设备和/或服务器。
存储器324也可以包括一个或多个程序模块330(或指令集)。注意一个或多个程序模块330可以构成计算机程序机制。在存储器324中的各个模块中的指令可以被以：高级程序语言、面向对象的程序设计语言、和/或以组件或机器语言实施。程序设计语言可以被编译或解释，即可配置的或配置的、被所述一个或多个处理器(或处理器核)310运行。
系统300可以包括、但是不局限于：服务器、膝上型计算机、通信设备或系统、个人计算机、工作站、大型计算机、刀片、企业计算机、数据中心、便携式计算设备、平板计算机、蜂窝电话、超级计算机、连接网络的存储(NAS)系统、存储区域网络(SAN)系统、电子设备、和/或另一个电子计算设备。
芯片封装的实施例可以被用在各种应用中，包括：VLSI电路、通信系统(诸如在波长分割复用)、存储区域网络、数据中心、网络(诸如局域网)、和/或计算机系统(诸如多核处理器计算机系统)。例如，芯片封装可以被包括在耦接到多处理器刀片的底板中，或芯片封装可以耦接不同类型的组件(诸如处理器、存储器、输入/输出设备、和/或外围设备)。因此，芯片封装可以执行以下功能：交换机、集线器、桥、和/或路由器。
一般，系统300可以在一个位置或可以分布在多个、地理上分散的位置。此外，系统300的某些或所有功能可以被实施在一个或多个专用集成电路(ASIC)和/或一个或多个数字信号处理器(DSP)中。此外，在之前实施例中的功能可以被实施更多在硬件中并且较少在软件中，或较少在硬件并且更多在软件中，这在本领域中公知。
之前实施例可以包括较少的组件或附加的组件。此外，虽然芯片封装和系统被示出为具有多个离散的项目，但是这些实施例预期是各种特征的功能描述，其可以被呈现而不是这里描述的实施例的结构示意。因此，在这些实施例中，两个或更多个组件可以被组合成单个组件和/或一个或多个组件的位置可以被改变。此外，在之前实施例的两个或更多个中的特征可以彼此相结合。
注意芯片封装可以利用加性处理(即，材料沉积处理)和/或减性处理(即，材料去除处理)制造。例如，处理可以包括：溅射、喷镀、各向同性蚀刻、各向异性刻蚀、照相平版印刷技术和/或直接写入技术。另外，这些处理可以利用多种材料，包括：半导体、金属、玻璃、蓝宝石、有机材料、陶瓷材料、塑料和/或二氧化硅。
一般，在装配期间，芯片封装中的组件可以相对彼此放置、机械地耦接到彼此，利用倒装芯片处理和/或挑选和放置处理。此外，在这些实施例中组件之间的机械耦合可以是刚性的(诸如与胶或回流焊接相关联的)或可以是重新配合的以便于芯片封装的重新工作。
在之前实施例中，某些组件被示出为彼此直接连接，而其它被示出为经由中间组件连接。在每个实例中，互连、或‘耦接’方法在两个或更多个电路节点、或终端之间建立某些期望的电通信。此类耦接通常可以利用多个电路布置实现，如将由本领域的技术人员理解的，例如，可以使用AC耦合和/或DC耦合。
现在我们描述方法的实施例。图4呈现示出了用于在组件之间利用诸如芯片封装100(图1)中的微链路114-1之类的芯片封装中微链路传送符号的方法400的流程图。在方法期间，符号被从第一组件驱动到微链路中的信号线路上(操作410)，其中微链路包括与返回路径相比较更多的信号线，微链路的长度小于预定义的值，并且微链路可以导致阻抗值的分布。然后，在多次反射在符号时间内达到稳态值的相当大的部分之后，在第二组件处通过信号线接收符号(操作412)。
在方法400的一些实施例中，存在附加或更少的操作。此外，操作的次序可以被改变，和/或两个或更多个操作可以被组合成单个操作。
上述说明书意图是使得任何本领域技术人员做出并且使用本公开，并且在具体应用和它的需要的上下文中提供。此外，仅仅为了例示和描述呈现本公开的上述具体实施方式。它们不意欲是穷举的或将本公开限制本公开于公开的形式。因此，许多修改和变化将对本领域的技术人员显而易见，并且在没有脱离本公开的精神和范围的情况下这里定义的一般原理可以被施加于其它实施例和应用。另外，在实施例讨论之前不预期限制本公开。因此，本发明不意欲局限于示出的实施例，而是将得到与这里公开的原理和特征一致的最宽的范围。

Claims (16)

1.一种芯片封装，包括：
基板；
第一连接器，布置在基板上，被配置为耦接到第一组件；
第二连接器，布置在基板上，被配置为耦接到第二组件；以及
微链路，布置在基板上，具有耦接到第一连接器的第一端和耦接到第二连接器的第二端，
其中微链路包括与返回路径相比较更多的信号线，以使得微链路以阻抗值的分布为特征；以及
其中微链路的长度小于预定义的值，以使得当在第一组件与第二组件之间通过微链路中的信号线的至少一个传送符号时，多次反射在符号时间内达到稳态值的相当大的部分，其中微链路的长度小于4mm，并且其中所述符号时间小于50ps。
2.如权利要求1所述的芯片封装，其中第一组件和第二组件包括集成电路。
3.如权利要求1所述的芯片封装，其中所述阻抗值的分布包括40-350Ω之间的阻抗值。
4.如权利要求1所述的芯片封装，其中信号线的数目与返回路径的数目的比率为至少10比1。
5.如权利要求1所述的芯片封装，其中所述微链路便于在第一组件和第二组件的平面中第一组件和第二组件的2维集成。
6.如权利要求1所述的芯片封装，其中微链路便于在与第一组件和第二组件的平面垂直的方向中第一组件和第二组件的3维集成。
7.如权利要求1所述的芯片封装，其中信号线的至少一个子集布置在垂直栈中，其中返回路径在公共参考平面中。
8.如权利要求1所述的芯片封装，其中能够利用微链路在第一连接器和第二连接器之间在任一方向中传送所述符号。
9.如权利要求1所述的芯片封装，其中基板包括陶瓷材料和有机材料中的一种。
10.一种计算机系统，包括芯片封装，其中所述芯片封装包括：
基板；
第一组件，电耦接到被布置在基板上的第一连接器；
第二组件，电耦接到被布置在基板上的第二连接器；以及
微链路，布置在基板上，具有耦接到第一连接器的第一端和耦接到第二连接器的第二端，
其中微链路包括与返回路径相比较更多的信号线，以使得微链路以阻抗值的分布为特征；以及
其中微链路的长度小于预定义的值，以使得当在第一组件与第二组件之间通过微链路中的信号线的至少一个传送符号时，多次反射在符号时间内达到稳态值的相当大的部分，其中微链路的长度小于4mm，并且其中所述符号时间小于50ps。
11.如权利要求10所述的计算机系统，其中第一组件和第二组件包括集成电路。
12.如权利要求10所述的计算机系统，其中信号线的数目与返回路径的数目的比率为至少10比1。
13.如权利要求10所述的计算机系统，其中微链路便于在与第一组件和第二组件的平面垂直的方向中第一组件和第二组件的3维集成。
14.如权利要求10所述的计算机系统，其中所述信号线的至少一个子集被布置在垂直栈中，其中返回路径在公共参考平面中。
15.如权利要求10所述的计算机系统，其中能够利用微链路在第一连接器和第二连接器之间在任一方向传送所述符号。
16.一种用于利用芯片封装中的微链路在第一组件和第二组件之间传送符号的方法，其中所述方法包括：
将所述符号从第一组件驱动到微链路中的信号线路上，其中微链路包括与返回路径相比较更多的信号线，以使得微链路以阻抗值的分布为特征，以及其中微链路的长度小于预定义的值；以及
在多次反射在符号时间内达到稳态值的相当大的部分之后，在第二组件处通过信号线接收所述符号，其中微链路的长度小于4mm，并且其中所述符号时间小于50ps。
CN201380015518.6A 2012-03-22 2013-03-15 微链路高带宽的芯片到芯片总线 Active CN104205482B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/427,508 US8898365B2 (en) 2012-03-22 2012-03-22 Micro-link high-bandwidth chip-to-chip bus
US13/427,508 2012-03-22
PCT/US2013/031810 WO2013142294A1 (en) 2012-03-22 2013-03-15 Micro-link high-bandwidth chip-to-chip bus

Publications (2)

Publication Number Publication Date
CN104205482A CN104205482A (zh) 2014-12-10
CN104205482B true CN104205482B (zh) 2016-10-19

Family

ID=48014362

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380015518.6A Active CN104205482B (zh) 2012-03-22 2013-03-15 微链路高带宽的芯片到芯片总线

Country Status (5)

Country Link
US (1) US8898365B2 (zh)
EP (1) EP2828925A1 (zh)
CN (1) CN104205482B (zh)
TW (1) TWI552298B (zh)
WO (1) WO2013142294A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104041195B (zh) * 2012-10-17 2016-12-21 华为技术有限公司 光电子器件
US10277275B2 (en) 2015-09-08 2019-04-30 Google Llc Audio media streaming device
US9736531B2 (en) 2015-09-08 2017-08-15 Google Inc. Video media streaming device
US9904636B2 (en) 2015-10-22 2018-02-27 John Boyd Modular ultra-wide internal bus mainframe processing units
CN107025481B (zh) * 2016-02-02 2021-08-20 上海伯乐电子有限公司 柔性印制电路板及应用其的智能卡模块和智能卡
CN105956309B (zh) * 2016-05-13 2019-05-14 南京航空航天大学 一种消除传输线远端稳态串扰的“编码器”设计方法
CN110781640B (zh) * 2018-07-12 2023-07-28 默升科技集团有限公司 消除反射的封装迹线设计
US11068636B2 (en) 2019-04-05 2021-07-20 Samsung Electronics Co., Ltd. Method for semiconductor package and semiconductor package design system
US11600572B2 (en) * 2021-03-11 2023-03-07 Global Unichip Corporation Routing structure between dies and method for arranging routing between dies

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5202657A (en) * 1987-01-01 1993-04-13 Environmental Research Institute Of Michigan Transmission lines for wafer-scale integration and method for increasing signal transmission speeds
JP3560588B2 (ja) * 2002-01-16 2004-09-02 島田理化工業株式会社 マイクロストリップライン・フィルタ及びパッケージ部品
TW200937730A (en) * 2008-02-20 2009-09-01 Direxion Technology Co Ltd Multiple-connected microstrip line and its designing methods
US8219738B2 (en) * 2007-12-03 2012-07-10 Spansion Llc Direct interconnection between processor and memory component

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE31477E (en) 1972-03-17 1983-12-27 Thomas & Betts Corporation Flat multi-signal transmission line cable with plural insulation
US4818820A (en) 1987-04-13 1989-04-04 Joslyn Corporation Transmission system
US5548734A (en) * 1993-03-26 1996-08-20 Intel Corporation Equal length symmetric computer bus topology
US5408053A (en) 1993-11-30 1995-04-18 Hughes Aircraft Company Layered planar transmission lines
US5418504A (en) 1993-12-09 1995-05-23 Nottenburg; Richard N. Transmission line
US5553097A (en) 1994-06-01 1996-09-03 International Business Machines Corporation System and method for transporting high-bandwidth signals over electrically conducting transmission lines
JPH08278916A (ja) * 1994-11-30 1996-10-22 Hitachi Ltd マルチチャネルメモリシステム、転送情報同期化方法及び信号転送回路
US7397320B1 (en) 2001-05-16 2008-07-08 Cadence Design Systems, Inc. Non-uniform transmission line for reducing cross-talk from an aggressor transmission line
US7227254B2 (en) * 2002-04-02 2007-06-05 Agilent Technologies, Inc. Integrated circuit package
FR2849728B1 (fr) 2003-01-06 2005-04-29 Excem Procede et dispositif pour la transmission avec une faible diaphonie
US7817068B2 (en) * 2006-06-30 2010-10-19 Intel Corporation Low power serial link bus architecture

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5202657A (en) * 1987-01-01 1993-04-13 Environmental Research Institute Of Michigan Transmission lines for wafer-scale integration and method for increasing signal transmission speeds
JP3560588B2 (ja) * 2002-01-16 2004-09-02 島田理化工業株式会社 マイクロストリップライン・フィルタ及びパッケージ部品
US8219738B2 (en) * 2007-12-03 2012-07-10 Spansion Llc Direct interconnection between processor and memory component
TW200937730A (en) * 2008-02-20 2009-09-01 Direxion Technology Co Ltd Multiple-connected microstrip line and its designing methods

Also Published As

Publication number Publication date
WO2013142294A1 (en) 2013-09-26
EP2828925A1 (en) 2015-01-28
US20130254448A1 (en) 2013-09-26
TW201403784A (zh) 2014-01-16
TWI552298B (zh) 2016-10-01
US8898365B2 (en) 2014-11-25
CN104205482A (zh) 2014-12-10

Similar Documents

Publication Publication Date Title
CN104205482B (zh) 微链路高带宽的芯片到芯片总线
KR101826397B1 (ko) 다수의 PCIe 커넥터를 가진 PCIe 카드
CN103608919B (zh) 具有外围电路的主板上方中介层
CN106063396A (zh) 用于基座之间通信的无线缆连接设备和方法
CN107004668A (zh) 用于串扰缓解的接地过孔群集
CN103460200B (zh) 用于柔性可扩展系统结构的插槽设计
US11336286B2 (en) Scalable micro bumps indexing and redundancy scheme for homogeneous configurable integrated circuit dies
US20190050519A1 (en) Die interface enabling 2.5 d device-level static timing analysis
Cho et al. Design optimization of high bandwidth memory (HBM) interposer considering signal integrity
JP6022737B1 (ja) メモリ読み出しのための受信機アーキテクチャー
US9769926B2 (en) Breakout via system
CN204009884U (zh) 一种多网卡ncsi管理系统
CN102650979A (zh) 一种用于PCI Express X4至CPCI Express X4的转接卡
CN104994040B (zh) 一种以太网交换机及其应用的端口复用方法
Mick et al. Buried bump and AC coupled interconnection technology
CN104050127A (zh) 一种iic拓扑结构及其设计方法
CN110504221A (zh) 电子封装
CN203178870U (zh) 网口转接卡
TWI598739B (zh) 硬碟擴展裝置
CN103200038A (zh) 一种开放式多业务平台
CN203870516U (zh) 基于高速外设互联的网口转接卡
CN209248518U (zh) 一种固态硬盘扩展板卡及服务器
CN105138486B (zh) 一种pcie设备扩展架构
CN109542702A (zh) 一种测试设备及测试方法
Canegallo et al. 3D Contactless communication for IC design

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant