CN110781640B - 消除反射的封装迹线设计 - Google Patents

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Abstract

公开了消除反射的封装迹线设计。一种封装迹线设计技术提供反射的至少部分消除。在提供具有经由第一衬底迹线、中间迹线和第二衬底迹线耦合至第二管芯的第一管芯的高带宽芯片到芯片链路的一个说明性方法中，所述方法包括：(a)确定电信号穿过所述第一衬底迹线的第一传播延迟，所述电信号具有预定符号间隔；(b)确定所述电信号穿过所述第二衬底迹线的第二传播延迟；以及(c)为所述第一和第二衬底迹线中的至少一个设定长度，所述长度产生所述第一和第二传播延迟之间的差值，所述差值具有等于所述预定符号间隔的一半的量值。

Description

消除反射的封装迹线设计
背景技术
集成电路(“IC”)被合并到许多电子设备中。为了提供模块化和改进的实用性，常规对IC进行封装以提供用于将IC连接到电子设备、组件和系统的印刷电路板的可焊接端子。端子通常被集成到封装衬底中，封装衬底进而提供将端子连接到IC芯片表面上的电极或焊盘的引线或印刷电路迹线。管芯、封装衬底和印刷电路板之间的电连接通常由焊料凸块或焊球提供，焊料凸块或焊球可布置成形成所谓的球栅阵列(BGA)。对于穿过芯片之间的互连的高频信号，使用传输线模型可以最好地理解信号传播。在这个模型中，凸块和焊球表示具有小阻抗失配的接口，其可以产生信号反射并由此向传送的信号中引入失真。
解决这些反射的现有技术尝试依赖于主动消除或均衡，这可能不期望地增加电路复杂度、组件计数和/或功耗。
发明内容
因此，本文公开了一种提供反射的至少部分消除的封装迹线设计，以及采用所公开的设计原理的设备和方法。在提供高带宽芯片到芯片链路(该链路具有经由第一衬底迹线、中间迹线和第二衬底迹线耦合到第二管芯的第一管芯)的一个说明性方法中，该方法包括：(a)确定电信号穿过第一衬底迹线的第一传播延迟，该电信号具有预定符号间隔；(b)确定电信号穿过第二衬底迹线的第二传播延迟；以及(c)为第一和第二衬底迹线中的至少一个设定长度，该长度产生第一和第二传播延迟之间的差值，该差值具有等于预定符号间隔的一半的量值。
说明性电子组件包括：具有发射器电路的第一管芯；具有接收器电路的第二管芯；电连接到发射器电路的第一衬底迹线；电连接到所述接收器电路的第二衬底迹线；以及一个或多个中间迹线，与第一和第二衬底迹线串联电连接以传送具有预定符号间隔的数字信号。第一衬底迹线和第二衬底迹线分别向数字信号提供第一和第二传播延迟，第一和第二传播延迟的差值具有等于预定符号间隔的一半的量值。
用于与远程收发器进行串行器-解串器(SerDes)通信的说明性封装收发器包括：具有发送器电路的第一管芯，发送器电路发送具有预定符号间隔的SerDes数据流；以及具有将发射器电路耦合到封装端子的第一衬底迹线的封装衬底。该端子被配置为经由印刷电路板迹线电连接到远程收发器，其中远程收发器具有将印刷电路板迹线耦合到第二管芯上的接收器电路的封装衬底迹线。封装衬底迹线提供预定的传播延迟。第一衬底迹线提供第一传播延迟，第一传播延迟和预定传播延迟的差值具有等于符号间隔的一半的量值。
说明性的非暂时性信息存储介质具有使计算机实现上述说明性方法的软件。
前述实施例中的每一个可以单独或组合地实现，并且可以以任何合适的组合来用以下特征中的任何一个或多个来实现：(1)制造用于封装第一和第二管芯中的至少一个的衬底，衬底具有所述长度的第一和第二迹线中的至少一个。(2)组装链路，其中所述组装包括将所述第一和第二迹线中的所述至少一个电连接到所述中间迹线。(3)第一和第二衬底迹线中的所述至少一个是较长的衬底迹线。(4)所述设置包括延长较长的衬底迹线。(5)第一管芯、第一衬底迹线、中间迹线、第二衬底迹线、和第二管芯通过经由电容耦合引入阻抗失配的焊球或凸块电连接。(6)所述第一和第二衬底迹线包括较短的衬底迹线和较长的衬底迹线。(7)所述设置包括为较短和较长的衬底迹线中的每个设定长度。(8)阻抗失配导致信号脉冲反射。(9)信号脉冲反射对准以引起第一反射的下降沿响应以消除第二反射的上升沿响应。(10)第一管芯还包括接收器电路。(11)封装衬底还包括将接收器电路耦合到第二封装端子的第二衬底迹线，第二衬底迹线提供等于所述预定传播延迟的第二传播延迟。
附图说明
在附图中：
图1是说明性微电子组件的局部横截面。
图2A是沿着互连的说明性元件序列。
图2B是一组说明性的信号传播路径。
图3是说明性的信号传播模型。
图4A是说明性的信号脉冲。
图4B是说明性的脉冲反射响应。
图4C是说明性的多反射响应。
图4D是说明性的反射消除响应。
图5是原始和优化的脉冲响应图。
图6A是没有反射消除的说明性眼图。
图6B是具有反射消除的说明性眼图。
图7是说明性的制造方法。
图8是说明性的设备设计系统。
然而，应理解，附图和详细说明中所给出的特定实施例不限制本公开。相反，它们为普通技术人员提供用于辨别包含在所附权利要求书的范围内的替代形式、等效物和修改的基础。
术语
在以下说明和所附权利要求中使用的特定术语指的是具体的系统组件和配置。如本领域普通技术人员将领会的，公司可以按不同名称来称呼一组件。本文档不旨在区分名称不同但功能相同的组件。在下面的说明书和权利要求书中，以开放的形式使用术语“包括”和“包含”，并因此应当将其解释成表示“包括但不限于……”。还有，术语“耦合”或“连接”旨在表示间接或直接的电连接或物理连接。因此，在各种实施例中，如果第一设备耦合到第二设备，则该连接可以通过直接电连接、通过经由其他设备和连接件的间接电连接、通过直接物理连接、或通过经由其他设备和连接件的间接物理连接。
集成电路(“IC”)管芯是IC晶片的切割单元。(在这里，“管芯(dies)”将被用作管芯的复数形式。)具有节点、引脚、接线柱、焊盘、端子、引线、凸块、焊球或其它电触点(本文统称为“触点”)的准备用于焊接或其他电连接并入较大的电路或系统的封装形式的单一IC管芯可被称为IC芯片。IC芯片可以进而直接附接到电路衬底上，该电路衬底可以采用层压电路板或陶瓷、玻璃或半导体衬底的形式，并且通常具有印刷或蚀刻迹线。这种电路衬底被术语“印刷电路板”或“PCB”所包含。
具体实施方式
所公开的设备和方法在说明性上下文中得到最好的理解。相应地，图1是具有IC管芯102A的说明性微电子组件的截面图，IC芯片102A具有处于倒装芯片配置(即，管芯衬底翻转以将图案化区域和触点定位成邻近安装表面)中的集成电路104，集成电路104通过微凸块或者替代地通过C4(“受控塌陷芯片连接”)凸块108附接到封装衬底106A的上触点。IC管芯102B类似地附接到分离的封装衬底106B。每个封装衬底106A、106B的下触点通过例如具有焊球的球栅阵列(BGA)112附接到印刷电路板(PCB)110的上触点，焊球电连接以栅格图案布置的触点。TSV(穿透硅通孔)118穿透封装衬底以实现上表面上的图案化金属层与下表面上的图案化金属层之间的电连接。下表面上的图案化的金属层包括衬底的下接触部，BGA球附接到衬底的下接触部。管芯、封装衬底和PCB(包括印刷电路迹线116、120和通孔118)上的互连电连接微电子组件的各种部件。
图2A示出了可以沿着说明性的高带宽芯片到芯片连接找到的元件序列，诸如可以用于管芯102A、102B上的串行器-解串器(SerDes)模块之间的数字通信的元件。因此，管芯102A可以包括芯片上发射器202。紧密耦合到保护性静电释放(ESD)电路204的焊料凸块将发射器202耦合到衬底迹线206。焊球208进而将衬底迹线耦合到PCB迹线210。第二焊球212将PCB迹线210耦合到第二衬底迹线214，并且具有保护性ESD电路216的第二焊料凸起将第二衬底迹线214耦合到芯片上接收器218。
ESD电路204,216通常包括具有电容特性的二极管。凸块和球208,212连接到电极或焊盘，电极或焊盘表现出与接地平面以及附近的其他导电表面的电容耦合。因此块204,208,212和216代表导电路径的阻抗不能匹配由衬底和PCB上的迹线传送的信号的阻抗的点。这种阻抗失配倾向于引起传播信号的反射。
图2B示出传播信号的能量随着其穿过发射器202和接收器218之间的连接而可以遵循的路径的示例。路径222表示在没有反射的情况下传播的信号能量的“直通”路径。(实际上，大部分信号能量可以预计沿着路径222)。在沿衬底迹线206、PCB迹线210、和衬底迹线214的传播时间分别为t1、t2、t3时，路径222的传播延迟为t1+t2+t3。
路径224表示信号能量，该信号能量从框216反射并且返回穿过衬底迹线214以再次从焊球212反射，重新穿过衬底迹线214以到达接收器218。路径224的传播延迟为t1+t2+3t3。路径226表示从焊球208反射的信号能量，在行进至接收器218之前重新穿过衬底迹线206到达框204并再次返回。路径226的传播延迟为3t1+t2+t3。路径222-226仅示出信号能量可以从发射器行进到接收器的许多方式中的三种，但是考虑到封装衬底迹线和典型印刷电路板迹线之间的长度差异，预计其他方式在大多数情况下具有可忽略的影响。
图3示出了由信号能量穿过的路径的频域模型，其中第一块302代表具有其部分反射端的衬底迹线206，第二块304代表具有其部分反射端的PCB迹线210，并且第三块306表示具有其部分反射端的衬底迹线214。参数Ai和ti表示与该块响应的迹线的每次穿过相关联的衰减和传播延迟。从这个模型中，可以导出连接的传递函数，并用它来确定提供反射信号能量的最优消除的t1和/或t3的值。如现在将详细解释的，在确定这些参数的最佳值时考虑信号时序是有益的。
图4A是表示可以通过连接发送的比特或符号的方形脉冲402。说明性地，其可具有0.5伏的高度和40皮秒的脉冲宽度(在本文中也被称为“符号间隔”)。图4B示出了可以由接收器响应于这样的脉冲例如经由路径224或226接收到的反射的示例。值得注意的是，反射包括彼此极性相反的上升沿响应404和下降沿响应406。
图4C是连接的脉冲响应的说明图，包括初始脉冲响应408以及第一反射410和第二反射412。在这里使用的示例中，反射410由路径224提供，并且反射412由路径226提供，但是可以通过交换相关联的传播延迟ti来反转对应关系。因为块204和216的电容性负载可以预期是相似的，焊球208,212也是如此，所以相应的反射系数是相似的，使得来自不同路径的反射几乎相同。
反射410,412是分开的，每个反射引起对后来发送的符号的符号间干扰。然而，如图4D所示，合适的反射时序导致具有相反极性的部分反射重叠。得到的部分消除减少了后来发送的符号所经历的符号间干扰，并减少了获得给定比特误码率所需的均衡。
路径224和226的传播时间之间的差值为2(t3-t1)。如果这个差值为零，则反射会相长地增加，显著恶化ISI。如果这个差值等于脉冲宽度，则第一个到达反射的下降沿响应被第二个反射的上升沿响应抵消，显著减小ISI。
路径224和222的传播时间之间的差值为2t3。相似地，路径226和222的传播时间之间的差值为2t1。因此，反射410,412在初始脉冲响应408之后到达2t1和2t3，并且优选地被一个符号间隔分开以获得上文指出的部分消除。
为了提供另一个示例，使用具有17.9皮秒脉冲宽度的0.5伏脉冲进行模拟。发送芯片的封装迹线的原始长度为2158微米，接收芯片的封装迹线长度为2650微米。(传播速度设定为1.63x108m/s。)图5显示了原始脉冲响应502。为了提供部分消除，发送芯片的封装迹线增加至4128微米以提供反射之间的完整符号间隔。为了比较，图5中还示出了优化的脉冲响应504。注意到，ISI有显著的降低。(相对于前面的例子，形状差异可归因于较小的脉冲宽度和连接的带宽限制。)
这个减少从眼图的比较变得更加明显。图6A是112GbpsPAM4信号的原始眼图，而图6B是具有优化反射时序的眼图。尽管信号由于传播距离较长而经历了稍微更大的衰减，但是采样眼实际上更大，每个眼的垂直和水平跨度从大约48mV和2.9ps增加到大约95mV和4.5ps。较大的眼开口减少了符号错误的概率，由此实现增强的系统性能和/或降低的复杂度均衡，以在信号数字化之后消除ISI。
图7是采用前述原理的说明性制造方法的流程图。该方法可以使用通用计算机上的软件、嵌入式系统上的固件、现场可编程门阵列和/或专用硬件来实现。在框702中，用于封装芯片的设计文件旨在彼此执行高带宽芯片到芯片通信。在框704中，分析设计文件以确定高带宽连接的内部封装迹线的长度和时序。具体而言，对应于相对于彼此的反射到达来确定时间差值2(t1-t3)。可以针对每个高带宽连接确定这些值。
在框706中，确定2(t1-t3)的量值是否对应于高带宽连接意图传输的信号的符号间隔。如果不是，则可以调整发送侧上的封装迹线或接收侧上的封装迹线的长度，以将2(t1-t3)的量值设置为等于符号间隔。由于大多数设计自动提供最小长度的封装迹线，因此调整通常涉及延长封装迹线中的一个或另一个以实现之前讨论的部分消除。例如，两个封装迹线中较长的一个可以延伸以实现期望的反射间隔。
在框710中，利用优化的封装迹线长度模拟高带宽连接，以验证反射ISI已被充分减小。此后，将用优化的封装迹线长度更新设计文件，并用更新的设计文件来制造发射机和接收机芯片，这些芯片可通过其高带宽芯片到芯片连接提供增强的性能。
图8是用于微电子组件设计的说明性系统800的框图。系统800包括通过桥接模块806耦合到系统存储器804的一个或多个中央处理单元(CPU)802。桥接模块806还使得一个或多个CPU 802能够与驱动用户接口812的显示部分的图形处理器810通信。桥接模块806还通过输入/输出(I/O)总线816支持CPU 802和系统存储器804与各种外围设备的通信。诸如键盘和鼠标的外部外围设备或接口812的触摸屏组件通过I/O集线器814耦合到I/O总线816。诸如磁盘驱动器或其他持久性信息存储设备818和有线或无线网络接口820的内部外围设备可以直接耦合到I/O总线816。
在系统800上电时，CPU 802可以从磁盘818检索操作系统(OS)组件和其他软件模块，并将它们存储在系统存储器804中(即“加载软件”)以供执行。替代地，CPU 802可响应于经由用户接口812接收的动作或命令来加载和执行一些软件模块。根据下面进一步讨论的方法，加载的软件可以包括微电子组件设计软件(DSW)808，如图8所示，其被驻留在系统存储器804中。当由一个或多个CPU 802执行时，DSW模块808使得它们使用在本文公开的原理(诸如图7中所示的方法)实现微电子组件设计方法。
为了解释的目的，已经在特定的上下文中讨论了上述原理。但是，读者将认识到它们适用于更广泛的环境。对本领域技术人员来说，一旦完全了解以上公开内容，则众多其替代形式、等效物和修改方案将变得显而易见。例如，前面的描述集中于封装衬底上的迹线上的高带宽点对点通信，但是可以容易地适用于管芯、封装衬底和PCB上的多点总线通信迹线。虽然IC管芯已被描述为发射器或接收器IC管芯，但是给定的IC管芯可以既是发射器IC也是接收器IC管芯，或者封装衬底具有用于向目的地发送第一高带宽信号的发射器迹线和用于从源接收第二高带宽信号的接收器迹线，其中源和目的地预期具有用于发送和接收的对应封装衬底迹线。旨在将权利要求书解释为涵盖包含在所附权利要求书的范围内的所有这些替代形式、等效物和修改方案。

Claims (15)

1.一种提供高带宽芯片到芯片链路的方法，该高带宽芯片到芯片链路具有经由第一衬底迹线、中间迹线和第二衬底迹线耦合至第二管芯的第一管芯，所述方法包括：
确定电信号穿过所述第一衬底迹线的第一传播延迟，所述电信号具有预定符号间隔；
确定所述电信号穿过所述第二衬底迹线的第二传播延迟；以及
为所述第一衬底迹线和所述第二衬底迹线中的至少一个设定长度，所述长度产生所述第一传播延迟和所述第二传播延迟之间的差值，所述差值具有等于所述预定符号间隔的一半的量值。
2.如权利要求1所述的方法，还包括：
制造用于封装所述第一管芯和所述第二管芯中的至少一个的衬底，所述衬底具有拥有所述长度的所述第一衬底迹线和所述第二衬底迹线中的至少一个。
3.如权利要求2所述的方法，还包括：
组装所述链路，其中所述组装包括将所述第一衬底迹线和所述第二衬底迹线中的所述至少一个电连接到所述中间迹线。
4.如权利要求1所述的方法，其中，所述第一衬底迹线和所述第二衬底迹线中的一个是所述第一衬底迹线和所述第二衬底迹线中的较长的衬底迹线，并且其中，所述设定包括延伸所述较长的衬底迹线。
5.如权利要求1所述的方法，其中，所述第一管芯、所述第一衬底迹线、所述中间迹线、所述第二衬底迹线和所述第二管芯通过经由电容耦合引入阻抗失配的焊球或凸块电连接。
6.如权利要求5所述的方法，其中，所述第一衬底迹线和所述第二衬底迹线包括所述第一衬底迹线和所述第二衬底迹线中的较短的衬底迹线和所述第一衬底迹线和所述第二衬底迹线中的较长的衬底迹线，并且其中，所述设定包括为所述较短的衬底迹线和所述较长的衬底迹线的每一个设定长度。
7.一种电子组件，包括：
第一管芯，具有发射器电路；
第二管芯，具有接收器电路；
第一衬底迹线，与所述发射器电路电连接；
第二衬底迹线，与所述接收器电路电连接；以及
一个或多个中间迹线，与所述第一衬底迹线和所述第二衬底迹线串联电连接，以传送具有预定符号间隔的数字信号，
所述第一衬底迹线和所述第二衬底迹线分别向所述数字信号提供第一和第二传播延迟，所述第一和第二传播延迟的差值具有等于所述预定符号间隔的一半的量值。
8.如权利要求7所述的电子组件，其中，所述第一管芯、所述衬底迹线、一个或多个中间迹线、第二衬底迹线、和第二管芯通过经由电容耦合引入阻抗失配的焊球或凸块电连接。
9.如权利要求8所述的电子组件，其中，所述阻抗失配引起信号脉冲反射，并且其中所述信号脉冲反射对准以引起第一反射的下降沿响应消除第二反射的上升沿响应。
10.一种用于与远程收发器进行串行器-解串器SerDes通信的经封装收发器，所述经封装收发器包括：
第一管芯，具有发送具有预定符号间隔的SerDes数据流的发射器电路；
封装衬底，具有将所述发射器电路耦合到封装端子的第一衬底迹线，所述端子被配置成经由印刷电路板迹线电连接到所述远程收发器，所述远程收发器具有封装衬底迹线，所述封装衬底迹线将所述印刷电路板迹线耦合到第二管芯上的接收器电路，所述封装衬底迹线提供预定的传播延迟，
其中，所述第一衬底迹线提供第一传播延迟，所述第一传播延迟和所述预定的传播延迟的差值具有等于所述符号间隔的一半的量值。
11.如权利要求10所述的经封装收发器，其中，所述第一管芯进一步包括接收器电路，其中所述封装衬底进一步包括将所述接收器电路耦合到第二封装端子的第二衬底迹线，所述第二衬底迹线提供等于所述预定的传播延迟的第二传播延迟。
12.如权利要求10所述的经封装收发器，其中，所述第一衬底迹线经由焊球或凸块耦合到所述发射器电路和所述印刷电路板迹线，导致产生上升沿反射响应的阻抗失配，其中所述第一传播延迟将上升沿反射响应的空值与后续符号脉冲的峰值对齐。
13.一种具有使计算机实现一种方法的软件的非瞬态信息存储介质，所述方法包括：
确定电信号穿过第一衬底迹线的第一传播延迟，所述电信号具有预定的符号间隔；
确定所述电信号穿过第二衬底迹线的第二传播延迟；以及
为所述第一衬底迹线和所述第二衬底迹线中的至少一个设定长度，所述长度产生所述第一传播延迟和所述第二传播延迟之间的差值，所述差值具有等于所述预定的符号间隔的一半的量值。
14.如权利要求13所述的介质，其中，所述第一衬底迹线和所述第二衬底迹线中的一个是所述第一衬底迹线和所述第二衬底迹线中的较长的衬底迹线，并且其中，所述设定包括延伸所述较长的衬底迹线。
15.如权利要求13所述的介质，其中，所述第一衬底迹线和所述第二衬底迹线包括所述第一衬底迹线和所述第二衬底迹线中的较短的衬底迹线和所述第一衬底迹线和所述第二衬底迹线中的较长的衬底迹线，并且其中，所述设定包括为所述较短的衬底迹线和所述较长的衬底迹线的每一个设定长度。
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