TWI552298B - 微連結高頻寬晶片對晶片之匯流排 - Google Patents

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Description

微連結高頻寬晶片對晶片之匯流排
本發明係有關於晶片封裝之設計。特別地，本發明係有關於包含高信號密度匯流排之晶片封裝設計，其導致阻抗值之分配以及於一符號時間內反射到達穩態值之大部分。
為完成電腦系統的高效率，晶片封裝上之晶片內通訊頻道必須於電腦系統組件間提供高頻寬(bandwidth)及低潛時(low-latency)。然而，用於現存晶片內通訊頻道中之技術已經趨近限制。舉例而言，許多現存晶片內通訊頻道包含以對應參考接地(reference-to-ground)信號線或回傳路徑(return path)成對的信號線。因此，當信號線數目增加時，回傳路徑的數目也同時增加。不幸地，於晶片封裝內之此等互連(interconnection)的數目存在限制。結果，當信號線及對應回傳路徑的數目增加時，所需晶片內通訊頻道的數目開始趨近限制，其將限制通訊頻寬、增加潛時以及因而降低效率。
因此，使晶片封裝免於上述問題之解決方案實有需求。
本發明之一實施例揭露提供一種晶片封裝，包括：一基底、配置於基底上之第一連接器、配置於基底上之第二連接器以及配置於基底上之微連結。第一連接器可耦接至第一組件以及第二連接器可耦接至第二組件。再者，微連結可具有第一端耦接至第一連接器以及第二端耦接至第二連接器。又再者，微連結可包含信號線多於回傳路徑以及微連結之長度小於預定值。結果，微連結導致阻抗值之分配，以及當符號透過微連結中至少一信號線於第一組件以及第二組件間通訊時，於符號時間內多重反射到達穩態值之大部分。
請注意第一組件以及第二組件可包括積體電路。
再者，長度約小於4mm及/或符號時間小於50ps。又再者，阻抗值分配包括阻抗值於40-350Ω間。
於若干實施例中，信號線數對回傳路徑數之比例至少為10比1。
微連結可促進第一組件以及第二組件於第一組件以及第二組件之一平面上之二維整合。此外，微連結促進第一組件以及第二組件於第一組件以及第二組件之平面垂直方向上之三維整合。
請注意，信號線之至少一子集係與回傳路徑於共同參 考平面中排列於水平堆疊中。
再者，符號可使用微連結於第一連接器及第二連接器間之任一者的方向進行通訊。
此外，基底包括陶瓷材料以及/或有機材料之一。
另一實施例提供一系統(如電子裝置)包含前述晶片封裝。此系統可包含或不包含處理器以及儲存程式模組之記憶體。
另一實施例提供一種於晶片封裝中使用微連結通訊第一組件及第二組件間符號之方法。於此方法中，自第一組件驅動符號至微連結中之信號線上，其中微連結包括多於回傳路徑的信號線，微連結之長度小於預定值，以及微連結導致阻抗值之分配。接著，於符號時間內多重反射到達穩態值之大部分後在第二組件處透過信號線接收符號。
100‧‧‧晶片封裝
110‧‧‧基底
112-1、112-2‧‧‧連接器
114-1、114-2‧‧‧微連結
116-1、116-2‧‧‧端點
118-1、118-2‧‧‧組件
120‧‧‧信號路徑
122‧‧‧回傳路徑
124‧‧‧長度
300‧‧‧系統
310‧‧‧處理器
312‧‧‧通訊介面
314‧‧‧使用者介面
316‧‧‧顯示器
318‧‧‧鍵盤
320‧‧‧指向器
322‧‧‧信號線
324‧‧‧記憶體
326‧‧‧作業系統
328‧‧‧通訊模組
330‧‧‧程式模組
第1圖為說明根據本發明之實施例包含組件間微連結之晶片封裝俯視之區塊圖。
第2A圖為說明根據本發明之實施例第1圖之晶片封裝中微連結橫切面側視之區塊圖。
第2B圖為說明根據本發明之實施例第1圖之晶片封裝中微連結橫切面側視之區塊圖。
第3圖為根據本發明之實施例包含晶片封裝之系統區塊圖。
第4圖為說明根據本發明之實施例使用第1圖中晶片 封裝之微連結進行組件間通訊之方法流程圖。
請注意圖式中類似參考符號指出對應部件。再者，相同類型部件的多個實例以共同前綴(prefix)而以分號(dash)後綴不同實例數目加以區隔。
實施例
在此描述晶片封裝之實施例，一系統包含晶片封裝以及使用晶片封裝中的微連結進行組件間符號通訊之技術。此晶片封裝包含配置於基底(substrate)上組件間之微連結。微連結可為具有共享參考平面(reference plane)的超短(ultra-short)多導體(multi-conductor)傳輸線，其導致阻抗值(impedance value)分配。再者，傳輸線中複合信號走線(signal trace)之各一者藉由確認於符號時間內多重反射到達穩態值之大部分可每次支援一符號之通訊。
藉由移除晶片封裝中的參考接地(reference-to-ground)或回傳路徑，以及從而容許信號線的大量非對稱(asymmetry)與對應數目的回傳路徑(如10對1或15對1)，微連結可以低潛時(low latency)促進組件間通訊頻寬之持續延展。以此方式，微連結可增加包含此晶片封裝之電腦系統的效能。
第1圖為說明根據本發明之實施例包含組件118(如積體電路或晶片)間微連結114-1之晶片封裝100俯視之 區塊圖。特別地，晶片封裝100可包括：基底110(如印刷電路板以及更廣泛如塑膠材料、半導體材料、陶瓷材料及/或有機材料)、配置於基底110上之連接器112-1(如球柵陣列(ball-grid array)、C4錫球(solder ball)、各向異性(anisotropic)導體膜及/或機械相容彈簧連接器(spring connector))、配置於基底110上之連接器112-2以及配置於基底110上之微連結114-1。連接器112-1可耦接至組件118-1以及連接器112-2可耦接至組件118-2。再者，微連結114-1可具有一端116-1耦接至連接器112-1以及一端116-2耦接至連接器112-2。
又再者，微連結114-1可包含信號線120多於回傳路徑(如回傳路徑122)，微連結114-1之長度124小於預定值(如2-4mm)。舉例而言，信號線120的數目與回傳路徑的數目比例可至少為10或15對1及/或阻抗值分配可包括阻抗值於40-350Ω間(相對於現存連接於平均阻抗50或100Ω具有密分配)。請注意微連結114-1可包含多至500信號線120。因而長度124、微連結114-1可導致阻抗值之分配，以及當符號透過微連結114-1中至少一信號線120於組件118間通訊時，於符號時間或單位區間(unit interval)內多重反射到達穩態值之大部分，此為符號率(symbol rate)的倒數(inverse)。(請注意單位區間為資料傳輸信號條件改變間的最小時間區間，有時參照為‘脈衝時間(pulse time)’、‘符號時間(symbol time)’或‘符號持續時間(symbol duration time)’。單位 區間為資料串流中每一連串脈衝或符號所需的時間)。例如，符號時間可約小於50ps。請注意符號可使用微連結114-1於連接器112間任一方向進行通訊(即微連結可促使組件118無向性或雙向性的通訊)。
因此，微連結114-1可包括具共享參考平面之超短多導體傳輸線，在此傳輸線中的每一複合信號或線狀走線可一次支援一符號之通訊，藉此最大化組件118間的頻寬以及促進具連續頻寬延展之電腦系統中的效能增加。
請注意微連結114-1可促進組件118於組件118平面中之二維整合。此外，微連結114-1可促進組件118於組件118平面垂直方向上之三維整合(例如矽通孔或TSV)。
於若干實施例中，信號線120之至少一子集係與回傳路徑於一共同參考平面中排列於一垂直堆疊(stack)中。如第2A圖所示，第2A圖為說明根據本發明之實施例晶片封裝(第1圖)中微連結114-1橫切面側視之區塊圖。另外，如第2B圖所示，第2B圖為說明根據本發明之實施例晶片封裝(第1圖)中微連結114-1橫切面側視之區塊圖，信號線120之至少一子集以水平排列。
請再參照第1圖，於微連結114-1之實施範例中使用超短多導體輸線以連接二晶片以及包含多於二單端(single-ended)信號導體(且可能數十計)以最大化匯流排的頻寬。為增加信號密度，多個信號繞線(route)於微連結114-1中多層上共享一參考路徑，其可包含單一或 多重參考平面，或支援微連結114-1之灑式VSS走線(sprinkled VSS trace)。請注意回傳路徑走線也可為電源供應走線(power supply trace)。再者，特定組配可於應用-特定基礎上進行最優化以產生雜訊及阻抗變異減少。
為克服因對多個未屏蔽單端信號使用一共享參考平面所帶來之信號完整性退化，微連結114-1可具有可支援多重反射之短頻道長度124，加速信號的穩態過渡時間。再者，為減少每一後續反射之衝擊，多導體傳輸線傳輸可使用複合模態阻抗(modal impedance)進行最優化。由於多導體傳輸線的繞線主要可透過均勻介質，由N信號(其視傳輸線的單位長度而定)所形成的N超模式(supermode)之相位偏移(dephasing)可被最小化，從而降低遠端串音(far-end crosstalk)，以及也使時間延遲(time delay)對切換樣式而言為相當無感的。
微連結114-1可包括短繞線長度(如長度124)，此可被操作於位元率(bit rate)20Gbps的範圍中。例如，以使用全波模擬(full-wave simulation)之眼圖(eye diagram)為基礎，一反射可容許20Gbps。然而，以長度124為2.3mm，至多三反射可持續於資料率至9Gbps。
再者，微連結114-1可於一時間一給定信號線中支援一符號以最小化符號間干擾(intersymbol interference,ISI)，以及限制來自若干鄰近信號線之符號自我干擾(self-symbol interference,SSI)至微弱互感(mutual inductance)。此可使符號使用CMOS反向器(inverter)傳輸及接收。例如，反向器的輸入切換點可為Vdd/2±50mV即使對極端的beta率變化(由於角變異(corner variation)或設計)。在此情形下，小於20%之穩態值以及大於80%之Vdd(反射後)可以一合理之電路延遲依次偵測為‘0’或‘1’。
再者，微連結114-1可受益於增加的信號密度且因此增加頻寬。請注意微連結114-1可於無前置強調(pre-emphasis)或編碼情形下操作，以及無後解碼(post-decoding)或決策回饋等化。因此，微連結114-1可免於典型與此等操作相關之固有潛時(inherent latency)、功率以及面積取捨(area tradeoff)。於一實際範例中，微連結114-1每一參考平面之信號數目可增加直到反向器接收器可僅安全地偵測符號。以此方式考最大化微連結114-1之總頻寬以提供極低潛時。
除了以上優點，微連結114-1可為可逆(reversible)。例如，相對於凸塊(bump)及走線發射器及接收器可具有低電容以使發射器及接收器可被包含於每一信號線之每一端。此種組配可使透過微連結114-1之通訊定向可逆(針對定向非對稱頻寬應用)以及於晶圓完全可測試的(藉由繞回測試(wrap test)其中每一針腳上之接收器聽取此針腳上之發射器)。再者，可逆性可允許晶片封裝100中之單一晶片解決使用其輸入/輸出(I/O)匯流排(如微連結114-1)尾數反轉(endian-flip)之面板佈局(board layout)、繞線(routing)及/或微配置(micro-placement)問題。
於若干實施例中，微連結114-1用於不同幾何組配中，如並排多晶片(side-by-side multi-chip)模組，其於晶片封裝100中透過基底佈線連接或耦接；並排多晶片模組於晶片封裝100中透過引線接合跨接器(wire-bond jumper)連接或耦接；及/或堆疊晶片(stacked chip)使用TSV連接或耦接。請注意上述實施例可適用於具多類型I/O實現之晶片，例如：序列器(serializer)/解序列器(deserializer)(SerDes)、低電壓差分信號(LVDS)、雙資料率(如DDR或DDR2)、週邊組件互連(PCI)、除錯等等。再者，由於微連結114-1可容許基底110不同技術(如陶瓷、有機等)，設計者可忽略微連結信號需求以及可最佳化基底110以滿足其他I/O實現之要求。
於一實施範例中，對信號線120間之大分隔(如帶狀走線)，所有模式之特徵阻抗傾向於分離之傳輸線。然而，對信號線120間之短分隔距離，電及磁場變為強耦合，以及此多導體傳輸線模式之阻抗扇出。一般而言，任何透過此多導體傳輸線所傳送之信號樣式將經歷此等離散模式之線性結合。當考量具單一共享參考平面或接地平面(如水平堆疊具9帶狀走線每一50μm及一參考平面)之堆疊走線時，此行為可能變的更加複雜。再者，對於水平堆疊走線，模態阻抗可傾向於每一複合堆疊區之模式作 為水平分隔距離為不同。
於一實施範例中，以信號線120之垂直組配(即帶狀走線)，走線高為10μm，走線寬為40μm，以及走線間隔為10-400μm。於此範例中，與所有模式相關之阻抗會收斂至60Ω。與若干此等模式相關之阻抗可於10與60Ω間以及分隔介於0與350μm間。再者，其他模式阻抗可介於130與60Ω間而分隔介於0與350μm間。
接著說明系統之實施例。第3圖為系統300區塊圖，其包含一或多晶片封裝，如晶片封裝100可利用微連結114-1耦接一或多處理器310及記憶體324。再者，系統300包含：通訊介面312以及使用者介面314，其可藉由微連結114耦接至系統300中之其他組件。請注意一或多處理器(或處理器核心)310可支援平行處理及/或多執行緒(multi-threaded)操作，通訊介面312可具有永久通訊連接，以及一或多信號線322可構成通訊匯流排。再者，使用者介面314可包含：顯示器316、鍵盤318及/或如滑鼠之指向器320。
系統300中之記憶體324可包括揮發性記憶體及/或非揮發性記憶體。更特定地，記憶體324可包括：ROM、RAM、EPROM、EEPROM、快閃記憶體、一或多智慧卡、一或多磁碟儲存裝置及/或一或多光儲存裝置。記憶體324可儲存包含程序(或指令集)的作業系統326，其處理不同基本系統服務以執行硬體相關工作。再者，記憶體324也可儲存通訊程序(或指令集)於通訊模組328中。通訊 程序可用於一或多電腦、裝置及/或伺服器之通訊，包括對系統300為遠端位置之電腦、裝置及/或伺服器。
記憶體324也可包括一或多程式模組330(或指令集)。請注意一或多程式模組330可組成電腦程式機制。記憶體324中不同模組中之指令可以下述方式實現：高階程式語言、物件導向程式語言及/或組合語言或機器語言。程式語言可編譯或解譯，如可組配或被組配，而由一或多處理器(或處理器核心)310執行。
系統300可包括但不限於：伺服器、膝上型電腦、通訊裝置或系統、個人電腦、工作站、大型主機(mainframe computer)、刀鋒運算平台(blade)、企業電腦、資料中心、可攜式計算裝置、平板電腦、手機、超級電腦、網路附接儲存系統(NAS)、儲存區域網路(SAN)系統、電子裝置及/或另一電子計算裝置。
晶片封裝之實施例可用於不同應用中，包括：VLSI電路、通訊系統(如分波多工)、儲存區域網路、資料中心、網路(如區域網路)及/或電腦系統(如多核心處理器電腦系統)。例如，晶片封裝可包含於耦接至多處理器刀鋒運算平台之背板(backplane)，或者晶片封裝可耦接不同類型組件(如處理器、記憶體、輸入/輸出裝置及/或週邊裝置)。因此，晶片可執行如下功能：切換器、集線器、橋接器及/路由器。
通常地，系統300可設置於同一位置或分置於多個、地理上分散之位置。再者，系統300之若干功能可以一或 多專用集成電路(ASIC)及/或一或多數位信號處理器(DSP)實現之。再者，前述實施例之功能可以較多硬體與較少軟體實現，或者以較少硬體與較多軟體實現，如本技藝所知。
前述實施例可包含較少組件或額外組件。此外，雖然晶片封裝及系統說明中具有若干分離項目，然此係為不同特徵之功能性描述而非前述實施例之架構系統。因此，於實施例中，二或多組件可結合為單一組件及/或一或多組件之位置為可變動的。再者，前述實施例之二或多特徵可結合為另一單一特徵。
請注意晶片封裝可使用加成處理(如材料沉積處理)及/或消去處理(材料移除處理)。舉例而言，此過程可包括：濺射(sputtering)、電鍍(plating)、等向蝕刻(isotropic etching)、異向蝕刻(anisotropic etching)、光微影成像(photolithographic)技術及/或直寫(direct-write)技術。此外，此等處理可利用不同材料包括：半導體、金屬、玻璃、藍寶石(sapphire)、有機材料、陶磁材料、塑料及/或二氧化矽(silicon dioxide)。
通常地，於集成期間晶片封裝中之組件可被配置彼此相關，以及彼此機械性耦接，覆晶(flip-chip)處理及/或取放(pick-and-place)處理。再者，實施例中組件間之機械性耦接可為固定的(如以膠水(glue)或流動焊料(flowed solder))或可為可重配接的(rematable)以利晶片封裝之再利用。
於前述實施例中，若干組件顯示直接連接至另一組件，而其他組件顯示透過中介組件連接。於每一互連或‘耦接’方法之實例中，於二或多電子節點或終端間建立若干所需之電子通訊。此等耦接通常可使用一些電路組配加以完成，熟習本技藝人士所當知，例如使用AC耦接及/或DC耦接。
接著說明方法之實施例。第4圖為使用第1圖中晶片封裝100之微連結114-1進行組件間通訊之方法400流程圖。於此方法中，自第一組件驅動符號至微連結中之信號線上(操作410)，其中微連結包括多於回傳路徑的信號線，微連結之長度小於一預定值，以及微連結導致阻抗值之分配。接著，於一符號時間內多重反射到達穩態值之大部分後在第二組件處透過信號線接收符號(操作412)。
於方法400之若干實施例中，存在額外或較少操作。再者，操作順序可改變，及/或二或多操作可結合為單一操作。
前述說明意使熟習本技藝者可利用及使用本發明之揭露，以及提供於特定應用及其需求之內文。再者，前述本發明之實施例所揭露係僅為說明之用。並非本發明之全部也非限定本發明於所揭露之形式中。因此，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，且在此所定義之通用法則可施用於其他實施範例及應用上。此外，前述實施例之討論亦非用以限定本發明。
因此，本揭露不準備限制於所示的實施例，而當視在此所揭露的原則及特徵組成之最廣範圍為準。
100‧‧‧晶片封裝
110‧‧‧基底
112-1、112-2‧‧‧連接器
114-1‧‧‧微連結
116-1、116-2‧‧‧端點
118-1、118-2‧‧‧組件
120‧‧‧信號路徑
122‧‧‧回傳路徑
124‧‧‧長度

Claims (16)

  1. 一種晶片封裝，包括：基底；第一連接器，其配置於該基底上，該第一連接器組配以耦接至第一組件；第二連接器，其配置於該基底上，該第二連接器組配以耦接至第二組件；以及微連結，其配置於該基底上，該微連結具有第一端耦接至該第一連接器以及第二端耦接至該第二連接器，其中該微連結包含多於回傳路徑的信號線；其中該微連結之長度小於預定值；其中該微連結導致阻抗值之分配，以及其中，當符號透過該微連結中該信號線之至少一者於該第一組件以及該第二組件間通訊時，多重反射於符號時間內到達穩態值，其中該長度約小於4mm，且其中該符號時間約小於50ps。
  2. 如申請專利範圍第1項所述之晶片封裝，其中該第一組件以及該第二組件包括積體電路。
  3. 如申請專利範圍第1項所述之晶片封裝，其中該阻抗值分配包括於40-350Ω間的阻抗值。
  4. 如申請專利範圍第1項所述之晶片封裝，其中信號線數對回傳路徑數之比例至少為10比1。
  5. 如申請專利範圍第1項所述之晶片封裝，其中該微連結促進該第一組件以及該第二組件於該第一組件以及該 第二組件之一平面上之二維整合。
  6. 如申請專利範圍第1項所述之晶片封裝，其中該微連結促進該第一組件以及該第二組件於該第一組件以及該第二組件之一平面垂直方向上之三維整合。
  7. 如申請專利範圍第1項所述之晶片封裝，其中該信號線之至少一子集係在共同參考平面安排與回傳路徑成垂直堆疊。
  8. 如申請專利範圍第1項所述之晶片封裝，其中該符號可使用該微連結於該第一連接器及該第二連接器間之任一者的方向進行通訊。
  9. 如申請專利範圍第1項所述之晶片封裝，其中該基底包括陶瓷材料以及有機材料之一。
  10. 一種系統，包括：處理器；記憶體，其組配以儲存程式模組，其中該程式模組係組配為可由該處理器執行；以及晶片封裝，其中該晶片封裝包括：基底；電耦接至第一連接器的第一組件，其配置於該基底上；電耦接至第二連接器的第二組件，其配置於該基底上；以及微連結，其配置於該基底上，該微連結具有第一端耦接至該第一連接器以及第二端耦接至該第二連接器， 其中該微連結包含多於回傳路徑的信號線；其中該微連結之長度小於預定值；其中該微連結導致阻抗值之分配，以及其中，當符號透過該微連結中該信號線之至少一者於該第一組件以及該第二組件間通訊時，多重反射於符號時間內到達穩態值，其中該長度約小於4mm，且其中該符號時間約小於50ps。
  11. 如申請專利範圍第10項所述之系統，其中該第一組件以及該第二組件包括積體電路。
  12. 如申請專利範圍第10項所述之系統，其中信號線數對回傳路徑數之比例至少為10比1。
  13. 如申請專利範圍第10項所述之系統，其中該微連結促進該第一組件以及該第二組件於該第一組件以及該第二組件之一平面垂直方向上之三維整合。
  14. 如申請專利範圍第10項所述之系統，其中該信號線之至少一子集係在共同參考平面安排與回傳路徑成垂直堆疊。
  15. 如申請專利範圍第10項所述之系統，其中該符號可使用該微連結於該第一連接器及該第二連接器間之任一方向進行通訊。
  16. 一種用於晶片封裝中使用微連結在第一組件及第二組件間通訊符號之方法，其中該方法包含：將來自該第一組件的該符號驅動至在該微連結中之信號線上，其中該微連結包括多於回傳路徑的信號線，其中 該微連結之長度小於預定值，以及其中該微連結導致阻抗值之分配；以及於符號時間內多重反射到達穩態值後，透過該信號線在該第二組件接收該符號，其中該長度約小於4mm，且其中該符號時間約小於50ps。
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