CN104050127A - 一种iic拓扑结构及其设计方法 - Google Patents
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Abstract
本发明提供一种IIC拓扑结构及其设计方法，拓扑结构包括位于基板上的BMC芯片、FPGA芯片、第一板卡、第二板卡以及IIC器件；所述BMC芯片通过IIC总线分别连接第一板卡和第二板卡，并通过SGMII总线连接所述FPGA芯片，所述FPGA芯片通过IIC总线分别连接位于基板上的IIC器件。本发明通过外接电路解决BMC芯片上IIC总线数量偏少和BMC处理能力不足的问题，利用FPGA芯片强大的数据处理能力，先期搜集处理IIC数据，承担BMC芯片一部分工作，增强了BMC芯片处理能力。通过基板设置不同IIC地址的方式，可以让基板在同一条IIC总线上插入更多的相同板卡。第一板卡和第二板卡上IIC器件的最低几位IIC地址管脚依靠基板的上下拉电路进行设置以区分不同的IIC地址。
Description
技术领域
本发明属于计算机技术领域，具体涉及一种IIC拓扑结构及其设计方法。
背景技术
在服务器标准的IPMI管理系统中，最常用的管理芯片是Aspeed公司的AST2400，这几乎成为服务器的标准配置。但此芯片只有9个IIC总线，而且有些IIC总线管脚是功能复用的，如果用作其他功能，可用的IIC总线就更少了。对于一些复杂的系统，例如拥有多达十几片的刀片服务器来说，这些IIC总线数量是不够的。为了解决这个问题，目前常用的方法是在IIC总线上加一个IIC多路转换器，即由一条IIC总线转换成多条IIC总线从而连接更多的IIC器件，但这样的缺点是并没有增加IIC总线的带宽能力，IIC总线通讯速度仍旧是瓶颈。另一个缺点就是BMC芯片在处理多个IIC总线的数据时，速度比较慢，这受限于BMC芯片自身的处理能力。
发明内容
为了克服上述现有技术的不足，本发明提供一种IIC拓扑结构及其设计方法，通过外接电路解决BMC芯片上IIC总线数量偏少和BMC处理能力不足的问题，利用FPGA芯片强大的数据处理能力，先期搜集处理IIC数据，承担BMC芯片一部分工作，增强了BMC芯片处理能力。
为了实现上述发明目的，本发明采取如下技术方案：
本发明提供一种IIC拓扑结构，所述拓扑结构包括位于基板上的BMC芯片、FPGA芯片、第一板卡、第二板卡以及IIC器件；所述BMC芯片通过IIC总线分别连接第一板卡和第二板卡，并通过SGMII总线连接所述FPGA芯片，所述FPGA芯片通过IIC总线分别连接位于基板上的IIC器件。
所述第一板卡和第二板卡包括IIC器件；所述BMC芯片通过IIC总线与第一板卡和第二板卡上设置的IIC器件分别连接。
所述第一板卡的IIC器件对应的IIC地址管脚A0和A1分别通过在基板上的上拉电阻连接辅助电源；其对应的IIC地址管脚A2在第一板卡上连接上拉电路，即通过上拉电阻连接3.3V辅助电源。
所述辅助电源为3.3V辅助电源。
所述第二板卡的IIC器件对应的IIC地址管脚A0和A1在基板上同时接地，其对应的IIC地址管脚A2在第二板卡上连接上拉电路，即通过上拉电阻连接3.3V辅助电源。还提供一种IIC拓扑结构的设计方法，所述方法包括以下步骤：
步骤1：将第一板卡和第二板卡分别插入基板；
步骤2：给BMC芯片上电，使其正常工作；
步骤3：BMC芯片通过IIC总线发出IIC读写命令给第一板卡和第二板卡，第一板卡和第二板卡分别解析IIC读写命令中的IIC地址，若与自身IIC地址相同就执行相应的IIC读写命令，若与自身IIC地址不同则不应答；之后第一板卡和第二板卡的IIC器件把执行命令的结果通过IIC总线反馈给BMC芯片；
步骤4：BMC芯片通过SGMII总线向FPGA芯片发出读写基板上IIC器件的命令，该命令格式是TCP/IP命令包；
步骤5：FPGA芯片解析从BMC芯片接收的TCP/IP命令包格式的读写命令，确定BMC芯片需要读写基板上的IIC器件和需要执行的命令，然后转换为IIC命令格式，通过相应的IIC总线对确定的IIC器件发送相应的命令；
步骤6：基板上的IIC器件接收命令后进行相应的动作，把执行命令的结果通过IIC总线反馈给FPGA芯片，FPGA芯片将反馈的结果翻译成TCP/IP命令包格式的信息包通过SGMII总线反馈给BMC芯片。
所述步骤6中，若FPGA芯片发现从BMC芯片接收的TCP/IP命令包格式的读写命令中解析出的IIC地址不属于FPGA芯片所连的IIC器件，则通过SGMII总线反馈给BMC芯片不存在如此IIC器件。
与现有技术相比，本发明的有益效果在于：
1)在同一条IIC总线上挂接相同的第一板卡和第二板卡解决IIC地址的区分问题，会有效地减少IIC总线的需求量；
2)把FPGA芯片设计成IIC总线交换器，一端设计成多条IIC总线连接相应的IIC设备，解决了IIC总线数量不足的问题，另一端设计成千兆网络接口与BMC实现高速互联，把IIC数据通过千兆网络传输给BMC芯片，解决了IIC总线传输数据慢的瓶颈；
3)利用FPGA芯片强大的数据处理能力，先期搜集处理IIC数据，承担BMC芯片一部分工作，增强了BMC芯片的处理能力；
4)第一板卡和第二板卡IIC地址的最低两位通过基板上的电路来区分不同的IIC地址，这样可以使相同的板卡可以连接在同一条IIC总线上。
附图说明
图1是本发明实施例中IIC拓扑结构示意图。
具体实施方式
下面结合附图对本发明作进一步详细说明。
对于IIC器件较多的系统，BMC芯片自带的IIC总线数量不足以满足实际需求，并且要求BMC芯片处理IIC总线需要较高速率的情况下，本发明采用FPGA芯片来拓展IIC总线数量、处理IIC总线数据的方法来解决这个问题。
图1为本发明提供的IIC拓扑结构示意图，第一板卡和第二板卡是完全相同的板卡，在上面设有相同的IIC器件，3个IIC地址管脚(A2，A1，A0)在板卡上的设置是完全相同的。IIC总线规范规定在一个IIC总线上所挂接的IIC设备地址不能相同，常规的方法是把IIC地址相同的设备挂接在不同的IIC总线上，但由此带来的后果是多占用了一条IIC总线。为了增强IIC总线的利用率，本发明是把在相同板卡上IIC器件的几位低位IIC地址管脚引入到基板上，在基板上对IIC地址管脚进行相应的高电平或者低电平设置，以区分成不同的IIC器件。引入到基板的IIC地址位数取决于同一个IIC总线所挂接板卡的数量。如果只引出IIC地址的最低一位，那么同一个IIC总线只能最大挂接2个相同的板卡，如果引出IIC地址的最低二位那么同一个IIC总线只能最大挂接4个相同的板卡，依次类推。图1中示意地把板卡上IIC器件的最低二位A0、A1引入到基板上，第一个板卡的IIC地址管脚A0、A1通过一个阻值为4.7K欧姆的上拉电阻连接到3.3V辅助电源，第二个板卡的IIC地址管脚A0、A1下拉到地，即下拉到零电平，由此两个板卡的IIC地址不同。于是两个板卡的IIC总线接口都可以连接到BMC同一条IIC总线上。
所述拓扑结构包括位于基板上的BMC芯片、FPGA芯片、第一板卡、第二板卡以及IIC器件；所述BMC芯片通过IIC总线分别连接第一板卡和第二板卡，并通过SGMII总线连接所述FPGA芯片，所述FPGA芯片通过IIC总线分别连接位于基板上的IIC器件。
BMC芯片采用ASPEED公司的AST2400，FPGA芯片采用XILINX公司的XC3S50AN-4TQG144C，第一板卡和第二板卡均采用On Semiconductor公司的LM75D。
所述第一板卡和第二板卡包括IIC器件；所述BMC芯片通过IIC总线与第一板卡和第二板卡上设置的IIC器件分别连接。
所述第一板卡的IIC器件对应的IIC地址管脚A0和A1分别通过在基板上的上拉电阻连接辅助电源；其对应的IIC地址管脚A2在第一板卡上连接上拉电路，即通过上拉电阻连接3.3V辅助电源。
所述辅助电源为3.3V辅助电源。
所述第二板卡的IIC器件对应的IIC地址管脚A0和A1在基板上同时接地，其对应的IIC地址管脚A2在第二板卡上连接上拉电路，即通过上拉电阻连接3.3V辅助电源。
还提供一种IIC拓扑结构的设计方法，所述方法包括以下步骤：
步骤1：将第一板卡和第二板卡分别插入基板；
步骤2：给BMC芯片上电，使其正常工作；
步骤3：BMC芯片通过IIC总线发出IIC读写命令给第一板卡和第二板卡，第一板卡和第二板卡分别解析IIC读写命令中的IIC地址，若与自身IIC地址相同就执行相应的IIC读写命令，若与自身IIC地址不同则不应答；之后第一板卡和第二板卡的IIC器件把执行命令的结果通过IIC总线反馈给BMC芯片；
步骤4：BMC芯片通过SGMII总线向FPGA芯片发出读写基板上IIC器件的命令，该命令格式是TCP/IP命令包；
步骤5：FPGA芯片解析从BMC芯片接收的TCP/IP命令包格式的读写命令，确定BMC芯片需要读写基板上的IIC器件和需要执行的命令，然后转换为IIC命令格式，通过相应的IIC总线对确定的IIC器件发送相应的命令；
步骤6：基板上的IIC器件接收命令后进行相应的动作，把执行命令的结果通过IIC总线反馈给FPGA芯片，FPGA芯片将反馈的结果翻译成TCP/IP命令包格式的信息包通过SGMII总线反馈给BMC芯片。
所述步骤6中，若FPGA芯片发现从BMC芯片接收的TCP/IP命令包格式的读写命令中解析出的IIC地址不属于FPGA芯片所连的IIC器件，则通过SGMII总线反馈给BMC芯片不存在如此IIC器件。
采用FPGA芯片灵活编程、可以模拟常用信号接口的特点，根据系统所需的IIC总线数量选择一款较高性能价格比的FPGA芯片。在FPGA芯片上编程实现多个IIC总线接口，分组连接相应的多个IIC器件。另一方面，利用FPGA芯片编程实现SGMII千兆接口，与BMC芯片互联。FPGA芯片通过IIC总线监控相应的IIC器件，并对监控的信息进行预处理，然后通过SGMII总线与BMC芯片进行通讯处理，一方面FPGA芯片的预处理工作承担BMC芯片一部分工作，减少了BMC芯片很大的处理负荷，增强BMC芯片处理其他事务的能力，另一方面在BMC芯片和FPGA芯片之间采用千兆以太网传输数据，比原先采用IIC总线传输数据的速度提高了几百倍。
最后应当说明的是：以上实施例仅用以说明本发明的技术方案而非对其限制，所属领域的普通技术人员参照上述实施例依然可以对本发明的具体实施方式进行修改或者等同替换，这些未脱离本发明精神和范围的任何修改或者等同替换，均在申请待批的本发明的权利要求保护范围之内。
Claims (7)
1.一种IIC拓扑结构，其特征在于：所述拓扑结构包括位于基板上的BMC芯片、FPGA芯片、第一板卡、第二板卡以及IIC器件；所述BMC芯片通过IIC总线分别连接第一板卡和第二板卡，并通过SGMII总线连接所述FPGA芯片，所述FPGA芯片通过IIC总线分别连接位于基板上的IIC器件。
2.根据权利要求1所述的IIC拓扑结构，其特征在于：所述第一板卡和第二板卡包括IIC器件；所述BMC芯片通过IIC总线与第一板卡和第二板卡上设置的IIC器件分别连接。
3.根据权利要求2所述的IIC拓扑结构，其特征在于：所述第一板卡的IIC器件对应的IIC地址管脚A0和A1分别通过在基板上的上拉电阻连接辅助电源；其对应的IIC地址管脚A2在第一板卡上连接上拉电路，即通过上拉电阻连接3.3V辅助电源。
4.根据权利要求3所述的IIC拓扑结构，其特征在于：所述辅助电源为3.3V辅助电源。
5.根据权利要求2所述的IIC拓扑结构，其特征在于：所述第二板卡的IIC器件对应的IIC地址管脚A0和A1在基板上同时接地，其对应的IIC地址管脚A2在第二板卡上连接上拉电路，即通过上拉电阻连接3.3V辅助电源。
6.一种IIC拓扑结构的设计方法，其特征在于：所述方法包括以下步骤：
步骤1：将第一板卡和第二板卡分别插入基板；
步骤2：给BMC芯片上电，使其正常工作；
步骤3：BMC芯片通过IIC总线发出IIC读写命令给第一板卡和第二板卡，第一板卡和第二板卡分别解析IIC读写命令中的IIC地址，若与自身IIC地址相同就执行相应的IIC读写命令，若与自身IIC地址不同则不应答；之后第一板卡和第二板卡的IIC器件把执行命令的结果通过IIC总线反馈给BMC芯片；
步骤4：BMC芯片通过SGMII总线向FPGA芯片发出读写基板上IIC器件的命令，该命令格式是TCP/IP命令包；
步骤5：FPGA芯片解析从BMC芯片接收的TCP/IP命令包格式的读写命令，确定BMC芯片需要读写基板上的IIC器件和需要执行的命令，然后转换为IIC命令格式，通过相应的IIC总线对确定的IIC器件发送相应的命令；
步骤6：基板上的IIC器件接收命令后进行相应的动作，把执行命令的结果通过IIC总线反馈给FPGA芯片，FPGA芯片将反馈的结果翻译成TCP/IP命令包格式的信息包通过SGMII总线反馈给BMC芯片。
7.根据权利要求6所述的IIC拓扑结构的设计方法，其特征在于：所述步骤6中，若FPGA芯片发现从BMC芯片接收的TCP/IP命令包格式的读写命令中解析出的IIC地址不属于FPGA芯片所连的IIC器件，则通过SGMII总线反馈给BMC芯片不存在如此IIC器件。
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