CN103608919B - 具有外围电路的主板上方中介层 - Google Patents

Abstract

中介层基底，包括：所述中介层基底中的互连器阵列，所述连接器阵列按照用于电路基底上的处理器的互连器阵列而布置；所述中介层基底中的至少一个导电迹线与所述互连器阵列中的至少一个连接器相连接，所述导电迹线被布置成平行于所述中介层基底，以使得在所述中介层基底中的所述连接器与用于所述电路基底上的所述处理器的对应的一个互连器之间不存在电连接；以及至少一个外围电路，驻留在所述中介层基底上，与所述导电迹线电连接。

Description

具有外围电路的主板上方中介层

背景

在所有不同类型的计算器件中，中央处理单元的运行速度不断增加，外围电路（诸如存储器、外围计算接口（PCI）电路、图形处理器及许多其他）中也出现了类似的增益。然而，速度上的增益已经开始陷入外部物理局限，这限制了处理器与关联的外围器件（包括存储器）之间的数据传递速度，从而妨碍了性能。这些局限包括：由高电容/高电阻信号线导致的信号完整性问题；印刷电路板上的紧密线间距，这引起串扰；信号路径中的连接器和电路迹线间断；以及增加的功耗，这导致更高的设备温度以及热管理问题。处理这些因素常常导致延长的、更昂贵的设计周期、更高成本的主板布图和制造，以及更复杂和高成本的冷却技术。

人们可以把信号完整性看作在信号线的一端接收到的数据值与从另一端发送的数据值相匹配的置信度量（measure of confidence）。随着传输速度的增加，以前不重要的电路不理想性（诸如串扰、线路电容以及阻抗间断）对信号保真度具有更大的影响，这将可实现的速度限制在比原生半导体器件本来能够支持的要低的水平。

CPU和存储器器件内的元件的数量以及它们原生的开关速度已经沿着增加处理速度的路线增加，且输入/输出（I/O）引脚的数量已经类似地增加以提供到外界的更宽的数据路径从而更快的传输速率；然而，一般的封装尺寸保持相同或更小。这导致了越来越密集的CPU连接器引脚阵列，这进而迫使外围器件与CPU之间的信号线被越来越紧密地放置在一起。这增加了线-线耦合，造成了更大的串扰，且降低了信号完整性。

与目前架构关联的其他特性也导致降低信号完整性。增加存储器容量的趋势导致越来越多的存储器器件被连接到存储器总线，这常常导致更长的总线长度以容纳更多的存储器模块。然而，更长的线是有代价的，这包括：信号路径中相对高的电容、信号路径中相对高的串联电阻、信号路径中更多数量的间断，以及总线的驱动端与最近和最远的负载或目的地器件之间更大的时延差距（disparity）。

在一个典型的存储器阵列中，发送和接收活动的精确同步对适宜的总体运行是至关重要的。随着越来越多的存储器或其他外围电路或器件沿着总线被连接，CPU与最近的目的地或负载器件之间的时延以及CPU与最远的目的地或负载器件之间的时延之间的差距成为问题。为了适宜的同步，所有器件必须等待直到某些信号已被接收，从而将整个网络的速度限制到最慢的（最远的）器件的速度。各种技术被用来试图减轻这一所谓的差分延迟（differential delay）问题，但一般地，线越长，总体性能就越慢。

CPU与存储器或其他外围设备之间的信号线可以被制作为具有特定线阻抗的传输线（具有驱动端端子和负载端端子）或制作为简单的接线。传输线一般提供最高速度的信号传输环境，但为了适宜的信号完整性需要将传输线电阻性地端接则要求使用额外的电源和端接电阻器，以及伴随着的功率增加。如果适宜地端接，则理想的传输线不论长度如何都能够提供良好的信号保真度；然而，在存储器系统中，沿着线的每个连接或“抽头（tap）”以及接线本身固有的串联电阻沿着线破坏或衰减信号，并且在任何给定的运行频率下对有用长度造成了限制。

也可以将信号线设计成简单的接线，在这种情况下它们不要求端接，然而，它们的性能会受限于金属的串联电阻，以及到地面和/或其他附近接线的寄生电容。

每个信号线中的串联电阻都消耗了该线的输入端存在的信号功率的一部分，将电能转换成热，并且在这一过程中使信号衰减。线越长，信号衰减就越大，直到在某一点，该接收端不再能识别被编码在信号上的信息。这就对信号路径的长度施加了限制，这将很可能不同于上面描述的传输线环境中的情况，因此对存储器的总体尺寸施加了限制。放大器、缓冲器和中继器可以缓解这个问题，但这些都会增加总体部件数量和板面积，增大功率和热负荷，并且增加系统的成本和复杂性。

被制作成简单接线的信号线也对它们到地面和周围导体的电容敏感，并且受到该电容的限制。随着线长度的增加、或者到地面或其他导体的物理距离的缩短、或者抽头数量的增加，线电容也增加。较高的电容结合较高的电阻导致了较低的信号路径带宽，这在数字脉冲串的情况下减慢了上升沿和下降沿。随着沿的减慢，脉冲在时间上伸展，于是在给定的时间段内能够传输的数据位就更少，并且数据传输速率下降或受限。随着脉冲传输速率增加，数据位会跑到一起，从而因所谓的符号间干扰而导致错误。

间断通常由形成信号路径的金属或其他导电材料的尺寸和厚度的转变（transition）构成。例如，信号线转变到印刷电路板上的通过孔（through-via）的触垫，迹线转过转角，信号线相交于用于存储器连接器或者用于集成电路上的球状栅格阵列（ballgrid array）或岸面栅格阵列（land grid array）上的引脚的触垫，都会导致间断。这些一方面改变了传输线的局部阻抗，或另一方面给简单接线增加了电容，这两者都因反射而使信号的形状失真，或简单地减小带宽从而减小幅度。所有这些效应都影响信号完整性，进而引起数据错误，该数据错误要求补偿，诸如信号的定期重发送、确认信令或其他典型的纠错途径。

处理信号完整性问题的一个途径涉及增强信号的功率以补偿衰减或失真，从而导致CPU和外围电路的更高的功率消耗。这也产生了更大量的热有待管理。热一般会导致半导体器件的劣化，这是由于晶体管内的漏电流增大以及晶体管的工作速度因导体迁移率减小而普遍降低。这个缓解途径会导致一个增强功率的循环以克服速度损失，从而因功率增加而产生更多热，这则要求功率和热进一步增加，直到达到实践或经济极限。

其他误差缓解途径涉及减小传输速度，由此降低电容性负载对线路的影响，以及减少以更高速度驱动线路所要求的功率。然而，这个途径与更快速度和更高性能的愿望背道而驰。

还有其他缓解途径将存储器芯片和/或处理器芯片堆叠以缩短通信路径。然而，这些要求定制设计的主板和非常规的系统架构，从而使它们对于通常的使用而言不切实际。

附图说明

图1示出了主板上方中介层的一个实施方案。

图2示出了主板上方中介层的一个实施方案的平面图。

图3示出了具有连接器的主板的一个实施方案。

图4示出了通过中介层安装到连接器中的CPU的一个实施方案。

图5示出了柔性中介层的一个实施方案。

图6A和图6B示出了一个替代的封装布置的一个实施方案。

图7A和图7B示出了一个替代的封装布置的一个替代的实施方案。

图8示出了具有弹簧触点的中介层的一个实施方案的侧视图。

图9和图10示出了具有弹性体触点的中介层的一个实施方案的侧视图。

图11示出了主板上的DIMM连接器的一个现有技术扇出长度。

图12示出了一个主板上方中介层的扇出长度。

图13示出了具有多个不同间断的信号路径的一个现有技术实施方案。

图14示出了主板上方中介层信号线的一个实施方案的TDR响应。

图15示出了常规的主板到存储器模块路径的信号路径的一个TDR特征。

图16至图19示出了被配置成确保相等路径长度的主板上方中介层的实施方案。

图20示出了具有典型的DRAM存储器接线的主板的一个实施方案。

图21示出了除去DRAM存储器接线的主板的一个实施方案。

图22示出了板上中介层的一个实施方案，其具有用作片外DRAM高速缓存的外围电路。

图23示出了板上中介层的一个实施方案，其具有到CPU散热器的短长度存储器热路径。

图24示出了中介层的一个实施方案，其具有与散热器直接接触的外围电路。

图25示出了中介层的一个实施方案，其具有连接到如下散热器的外围电路，该散热器具有石墨热片材材料或其他类似的热传递介质。

图26示出了具有空气冷却散热器的中介层的一个实施方案。

图27示出了具有联接到另一个电路的中介层的一个实施方案。

图28示出了配接至CPU引脚栅格阵列（pin grid array）的中介层的一个实施方案。

具体实施方式

图1示出了“主板上方（above motherboard）”或“板上方（above board）”中介层（interposer）的一个实施方案。术语“主板上方”指该中介层的位置在用于中央处理单元的插槽（socket）或安装平面（mounting plane）上方。术语“中央处理单元”可以是用于计算设备的主处理器，或者可以是任何种类的附件板（accessory board）（诸如视频板或音频板）上的处理器，虽然该术语可被称为CPU。术语“主板上方”也指所述处理单元与外围电路之间的连接的配置。这里的外围电路是驻留在板上方中介层之上的那些外围电路，到这些外围电路的连接是经过所述中介层而非经过所述主板进行的。虽然下文给出了几个实施例，但所述外围电路可以是任何类型的集成电路，且不暗示限于任何特定类型。

图1示出了CPU封装10，经过连接器16安装到主板12。在此实例中，该连接器由岸面栅格阵列（LGA）构成，使用弹簧（诸如20）进行该CPU封装上的连接阵列与该主板（该处理器将连接到该主板）上的连接器（诸如18和22）的阵列之间的连接。虽然在此实施方案中该连接器是LGA连接，但也可以由球状栅格阵列（BGA）、引脚栅格阵列（PGA）、弹性体触点等构成，用于该CPU与该板上方中介层之间或者该板上方中介层与该主板之间的连接器。为了讨论，连接在该主板、该中介层和该CPU封装之间的任何机构都将被称为互连器（interconnect），无论它们是锚钩触垫（bill pad）还是BGA、PGA、LGA等。

在现有技术中，处理器与主板之间的所有连接都会贯穿（pass through）插槽到达主板，诸如26。通过使用板上方中介层14，CPU10与主板12上的迹线之间的连接中被选择的连接被重新路由（reroute）经过该中介层到达该中介层上的外围电路（在此未示出）。路由（route）24示出了被重新路由的路径之一的一个实施例。如在进一步的讨论中将明了的，这缩短了连接长度，减少了间断的数量，并且消除了与把连接路由经过主板有关的许多问题。

在一些实例中，CPU与主板之间的一些连接在它们的路由方面保持原样（untouched）。例如，连接器18与主板12之间的连接路径28将会贯穿。另一方面，连接器22与主板之间的连接已经被重新路由成贯穿中介层14，且不会形成到主板的连接。

图2示出了同样配置的平面图。主板12具有连接器16，连接器16可以由LGA、BGA等构成，从而形成一个连接阵列，CPU10将通过该连接阵列连接到主板12。板上方中介层14位于CPU10与连接器16之间。板上方中介层14包括外围电路30。外围电路可包含存储器、PCIe电路、固态磁盘驱动器等。图3至图5示出了板上方中介层的一个实施方案的侧视图。

图3示出了主板12，连接器16驻留在主板12上。在此实施方案中，外围电路30包含至少一个存储器电路。在现有技术中，CPU10利用的存储器通常会驻留在主板12上的某处，例如在如双列直插存储器模块（DIMM）连接器40中。通过将存储器移动到板上方中介层14上，可以显著减少存取时间、信号路径长度、间断、电容性效应和电阻性效应，以及提高信号完整性。

在图4中，CPU已经被安装到连接器16中，同时中介层14就位。在图5中，可见该中介层是柔性的，从而允许该中介层的一部分或多个部分垂直于该连接器折叠起来。这允许该中介层与任何有插槽的或以其他方式可插入的处理器一起使用，而不影响该主板上的当前架构。

图6A和图6B示出了一个替代的封装布置，其中在主板12与中介层14之间有LGA/弹簧连接16，以及在中介层与CPU封装10之间有连接器46。图6A将该CPU、该中介层以及插槽16和46示为分立的部件。图6B将这些部件示为组装在一起。所得到的结构具有贯穿连接（passthrough connection）（诸如28）、“T”连接（诸如27）以及被重新路由的连接（诸如24）。在此实施方案中，外围电路30驻留在该中介层的一侧。

图7A和图7B示出了与图6A和图6B相似的布置，区别只是该中介层具有连接器50。此实施方案中的外围电路30被附接到辅助（auxiliary）中介层基底（诸如44）。连接到板上方中介层14的该辅助中介层基底通过连接器50进行连接。这些连接器（诸如50）根据需要可以是被占满的也可以是没有被占满的。此配置允许与该CPU紧邻的外围电路的非常灵活的布置。此外，该辅助中介层也可以是柔性的，以允许它们弯曲以适应特定的架构，或者可以被预先弯曲或折曲以允许它们的布置。

图8示出了与弹簧触点相接触的中介层的侧视图。再一次，该连接可以由弹簧触点构成，诸如在LGA连接器或其他类型的连接器中，如前文提到的。可能的混淆点可以在于，该板上方中介层与通常称为测试中介层的中介层混淆。测试中介层通常被用于允许在不损坏器件的情况下对器件进行测试，并且通常在正常运行期间不会保留就位；然而最重要的是，测试中介层对于器件的适宜运行不是必需的，而该板上方中介层则是系统中关键的必需的功能性元件。

测试中介层通常具有如下两种类型的连接中的一种，T型连接或“往返式（out-and-back）”连接。在T连接中，贯穿连接可能在其侧面具有进一步的分支，与字母T相似。往返式连接则是具有从CPU上的连接器出去继而又回到同一连接器的连接。应注意，与板上方中介层不同，该连接要么贯穿该中介层要么被重新路由经过该中介层，通常不是两者兼有，虽然也可以使用T连接。图8在比较中示出了这一点。

该中介层中存在至少三个层：一个非导电材料层64，诸如聚酰亚胺或FR-4；一个金属层，用于在该板上方中介层中形成连接；以及一个阻焊层（solder mask）66，用于将金属层68绝缘于与其他器件或零件的不想要的接触，并且将到金属层68的接入点限定在将形成到其他器件或零件的连接的位置。对于贯穿触点（诸如28），这三个层均未涉及。对于模仿测试中介层T连接的连接（诸如68），涉及金属层68。对于被重新路由的连接（诸如来自触垫62的连接），聚合物或其他非导电材料64确保来自触垫62的连接不到达主板。取而代之，金属层68将把该连接路由经过该中介层到达该外围电路，未示出。

图9和图10示出了中介层基底的另一个实施方案的侧视图，它使用弹性体连接，诸如TYCO MPI（金属化颗粒互连）导电弹性体凸点（bump）。柔性连接器或触点介质（contactmedia）在连接器阵列中的使用可以有助于机械顺应性（mechanical conformity）和连接完整性。

使用该中介层，无论使用何种连接器或触点，都会减少与主板上的存储器连接器（诸如DIMM）有关的许多问题。必须注意，虽然讨论可以使用DIMM作为存储器连接器的一个实施例，但同样的推理适用于任何主板上（on-motherboard）存储器或外围电路连接器。与主板上连接器（诸如DIMM）有关的这样的问题之一是信号路径的扇出长度。

信号路径的长度对行进在该路径中的信号的完整性有巨大影响。电阻性和电容性效应以及间断减小了该信号的功率，并且如果该信号没有以正确电压“实现”到达另一端，则在被接收到时会导致误差。图11示出了主板上DIMM连接器的现有技术扇出长度，是单线（single-line）、多支路（multi-drop）、以四个存储器模块扇出的。

CPU10连接到线70，线70进而连接到线72。线72遍历这四个DIMM连接器，每个DIMM连接器代表从该线分出的一个支路。这四个DIMM的扇出长度是约52英寸，对于六个DIMM是约80英寸。相对比，如图12所示，该板上方中介层到存储器模块实施例的扇出长度在1.5英寸与2.5英寸之间，从CPU10经过板上（on-board）连接器70经过路径82a-c或84a-c。这些节段将进一步参照图14和图15来讨论。

另外，该板上方中介层具有的路径长度在将遍历该路径的信号的四分之一波长内。在四分之一波长内的优势包括：无需传输线，从而节省电力；更简单的信号路径；更低的电容性负载，这要求更小的驱动信号，从而节省电力；更低的读/写延迟；更简单的接线布图；更少的部件数量，无需端接电阻器、电容器等；更小的印刷电路板（PCB）印迹，同时更少的层，使它较便宜；以及增强的可靠性，同时更少的过孔（via）和焊点（solder joint）。

通常，为了确定1/4波长，将300除以信号的时钟频率，得出该信号的以米为单位的波长。对于1.066GHz的时钟频率，会将300除以1066MHz，得出0.281米，或281毫米，或大约11英寸。11英寸的四分之一是约2.73英寸，或70毫米。因此，使用该板上方中介层提供了上述优势。

此外，该中介层的使用消除了当前架构中存在的在处理器经过主板与外围电路交互时的许多信号间断。图13示出了具有多个不同间断的信号路径的一个现有技术实施例。该路径提供了CPU10与DIMM连接器之一（诸如99）之间的连接。

图13的路径包括几个不同类型的多个间断。该CPU经过弹簧86连接到主板，从而引入了第一电感性间断，接下来是存储器模块插槽处的电感性间断93a-d，及其他。电容性间断包括通孔过孔根（through-hole via stub），诸如88、92a-e和95a-d。潜在的接线阻抗不匹配发生在整个信号路径上，在诸如90a-c和91a-d的位置，在这些存储器模块的电路内，以及在该主板上的电阻器94处。

一旦该路径到达这些模块的连接器，则在通向附加的电感性间断的路上，该主板中存在另外的通孔过孔根95a-d，这是因插入型（plug-in）连接器93a-d中的触点金属而产生。在这些模块本身中，电容性间断发生在边缘连接器触垫96a-d处，以及另外的通孔过孔根97a-d和98a-d处。所有这些间断，无论是电容性的、电感性的还是电阻性的，都导致阻抗不匹配，并且对信号完整性具有负面影响。相对比，重新参照图12，该板上方中介层基底的信号路径中极少有信号间断。

时域反射计（“TDR”）是用来表征高速信号路径的品质的一种标准测量方法，该方法提供了对信号路径中的间断的量值和物理位置两者的深入了解。该方法的运作是通过：顺着一个信号路径发送一个快速上升的阶梯波形，并且在示波器屏幕上显示所产生的反射。时间轴（X轴）涉及沿着该路径的物理位置，且幅度轴（Y轴）显示沿着该线的每个点处的阻抗，以欧姆为单位测量。

图14的图像示出了图12的板上方中介层信号线的TDR响应（以从会接触CPU引脚的那端看进该线的视角）。在一个典型的测量设定中，被测线会使用一段50欧姆传输线101（它被测量为50欧姆）连接到TDR仪器。理想地，从CPU到存储器IC的整个信号路径会是50欧姆，在此条件下不会有由间断造成的信号衰减。

当信号在CPU引脚与点70之间遇到线83时（在此该信号开始扇出到存储器元件），会看到，需要从CPU的密集的引脚阵列中逸出（escape）的通常非常细的线83表现出80欧姆的阻抗。当该信号到达结点（junction point）70时，它遇到84b（它是向左的80欧姆线）和82b（它是向右的80欧姆线）的开头；这两条线一起表现出80/2=40欧姆的阻抗，如图14中所示。在通过点70后不久，线82b和84b再次分支成线82a和84a，这导致阻抗下降到80/3=27欧姆。

40欧姆阻抗水平只持续到它携带信号行进到根82a和84a的端部为止，在该端部处它进一步降低到20欧姆，这是由于该信号遇到位于根82a和84a的端部的存储器IC的引脚电容。在脉冲边沿经过结点82a-82b和84a-84b之后，阻抗回到82b、84b的40欧姆水平，直到它到达具有路径82c和84c的结点，在这里一个与具有82a和84a的结点相似的过程支配着。信号在根82a和84a的端部到达第一存储器IC与信号在根82c和84c的端部到达存储器IC之间的时延最终在确定该系统的最大运行速度方面起到作用：由于所有器件必须看到稳定的“1”或“0”信号电平，所以该系统必须等待至少长达约100ps，这是该信号遍历最近与最远的存储器IC之间的距离所要求的。

图15显示了图13（即常规主板存储器模块）的信号路径的TDR特征。以类似于图14的方式，该TDR信号从50欧姆同轴电缆103发出。不同于所述板上方中介层的情况，该信号首先遇到CPU插槽的弹簧88，然后遇到主板中的过孔86，它们分别引起电感性间断和电容性间断。该信号继而遍历一段细线85，类似于图12中的83且用于相同目的，即从CPU插槽下方的密集的引脚阵列中逸出。由于线85细，所以它的阻抗远高于50欧姆，在图15中示为大于90欧姆。

在节段85的端部，该信号进入一系列短线90a-c，由于该一系列短线在电路基底堆栈中的位置，因此它们具有各异的宽度和介电环境，这些线经过过孔92a-c在PCB的层之间改变。这些线的各异的宽度、它们的介电环境以及电容性过孔都导致小于50欧姆的阻抗间断。

沿着到存储器模块的路径，该信号贯穿端接电阻器94，端接电阻器94位于电路基底的顶侧或底侧，且经过过孔92d-e连接到掩埋的信号路径。在此情况下，电阻器94呈现出34欧姆的电阻，而这些过孔表现出它们典型的电容性间断，在图15中是92d-e。

该信号遍历一段短线91a，在这一点该信号到达第一存储器模块87a及其关联的插槽93a的位置，在该位置看到由过孔95a造成的间断、由连接器弹簧触点96a造成的电感性间断以及存储器模块上的金属触垫（对应于连接器中的触点弹簧）处的电容性间断。一旦在存储器模块上，该信号路径就遍历附加的通孔97a和98a，以及在通往安装在该模块上的存储器IC的路上的各种短线。

重要的是注意，上面的描述仅覆盖通往多个存储器模块中第一个以及在其上的信号路径；该链条中的每个后继（succeeding）模块都添加其自身的一组相似的映像（reflection），如在图15中的后续几组相似的映像中看到的。最终，该信号到达端接电阻89，端接电阻89可呈现出非常低的阻抗。

如在图14的情况下，最近的与最远的存储器IC之间的时延起到设置该系统的最大运行速度的作用。在常规的CPU-主板配置的情况下，该延迟达到估计800ps——八倍于图12和图14的基于板上方中介层的系统。

重要的是注意到，我们能够看到信号路径中的间断的唯一原因是，每个间断都将能量向后反射到源头，背离负载。所有向后反射的能量都表示未到达负载从而不能对信号传递做出贡献的信号信息。弥补信号路径中的损耗，无论是从耗散性电阻性效应、串联布线寄生还是阻抗间断，都要求花费额外的电力来增大信号幅度从而弥补损耗。

除了路径长度小于1/4波长和信号间断较少的优势，还希望对于信令和时钟协调（clocking coordination），到各部件的信号路径是相等的。图16至图19示出了所述板上方中介层如何被配置以确保相等的路径长度。图16示出了中介层14连接到外围电路100，外围电路100具有两套连接102和104。通过如所示地配置该中介层，各部件到该CPU具有相等的路径长度。

此配置中存在几个变化。在图17示出的配置中，该中介层被折叠，以向连接102/104和106/108提供相等的路径长度。图18示出了从图17的折叠配置得出的多层中介层，它继而被接合。图19示出了用于外围电路的一个相似的折叠且接合的配置，它们继而被堆叠。这些配置的灵活性和容量适应性是该柔性的板上方中介层的又一个优势。

至此所讨论的聚焦在用在当前的用于计算器件的主板上的板上方中介层。然而，如果假定在主板的设计点存在该中介层，则可以除去主板上的扇出区域，诸如图20中所示的区域110。在此实施例中，板112是一个单插槽服务器。图21示出了所得到的主板114，其中除去了DRAM存储器接线和连接器。在将使用中介层的假定下设计的主板在这里将被称为“流线型（streamlined）”主板。模拟已经表明，这将板尺寸缩减了28%。下表示出了基于处理器插槽的数量针对不同主板架构所计划的板尺寸缩减。注意，某些架构具有取决于板的布图的范围。

架构	板面积缩减（%）
		单插槽服务器	28
双插槽服务器	33-40
		四插槽服务器	66

除了假定一种改型应用之外，讨论至此尚未提及该中介层上的外围电路的可能配置，除了在一般意义上。如上文提到的，该中介层上的外围电路可以由存储器电路（诸如系统存储器，高速缓存等）构成。图22示出了一个实施例，其中外围电路可以用作超高速片外（意味着在该CPU以外）DRAM高速缓存。

一个典型的存储器架构具有一些预定数量的“通道（lane）”用于存储器存取。例如，英特尔主板具有3个存储器通道和6个存储器DIMM。在图22中，该中介层上的外围电路116由64到128GB高速缓存存储器构成，具有另外的经由前面提到的贯穿连接到64GB至128GB主存储器118的存取。显然，这只是一个实施例，可以设想许多其他存储器容量。

通过在流线型主板中除去DIMM获得的另一个优势得自在热循环下可能发生故障的部件的数量的减少。随着处理能力提高，热管理已经成为主板设计和操作的一个关键问题。部件的数量减少了可能发生故障的点的数量。通过除去DIMM连接器或其他类型的外围电路连接器，从板上除去了数以万计的通孔过孔、焊点、接线行程、边缘触点、连接器、DIMMPCB、电阻器和电容器。通过采用该板上方中介层，这些可能的故障点消失了。

除了减少在热循环过程中可能会发生故障的部件的数量之外，所述板上方中介层架构还可以采用短长度存储器热路径到达CPU散热器。图23示出了一个这样的实施例。在图23中，来自中介层14上的外围电路120的热量经由PGS石墨片材121传递到现有的散热器122。在本实施例中，散热器122通过热管123联接至冷却器124。

图24示出了一个直接接触实施例，其中使用中介层14的柔性来使得外围电路芯片120与散热器128直接接触。在本实施方案中，该散热器由水或其他液体冷却的区块构成。

图25示出了另一个实施例，其中中介层14支持外围电路（诸如120）。该外围电路进而通过远离该中介层的电路的表面而与PGS石墨片材121相接触。PGS石墨片材128则形成与散热器128的热/机械接口，可能包括铜安装块130。除了石墨以外的材料也可以用于片材121，包括各种金属、聚合物等。

除了至此讨论的水冷块或到远程冷却器块的热管之外，还存在许多其他形式的散热器。图26示出了与图25类似的实施例，不同之处在于本实施例采用空气冷却的散热器块132，其中热管（诸如134）热联接到冷却翅片134。该中介层架构的柔性允许了用于热管理的几种不同的可能性。

已经提到但不曾详细讨论的另一个变种方案提及了外围电路的位置的数目。回到图2，所示的中介层14在用于CPU的连接器阵列的一侧具有外围电路阵列。并不暗示且并不旨在限于这种类型的配置。例如，外围电路可以在用于CPU的连接器阵列的一侧、两侧、三侧或所有四侧。另外，外围电路阵列可以具有多于一组的电路。当该中介层被插入主板插槽时，该中介层可以进行多次折叠，从而允许多组外围电路。类似地，使用在图7A和图7B中所示的中介层上的连接器，可以实现多组。

此外，该中介层可以通过共面的方式与另一个电路相连接。图27示出了一个实施例，其中板上方中介层14被连接到另一个电路140。该连接可以通过几种方式进行。这个特定的实施方案在中介层14和目标电路140上使用PCB边缘连接器垫146。这些触点被“斑马带（Zebra strip）”144覆盖。斑马条通常由带有碳或其他导电材料嵌条（band）的橡胶或塑料带构成，嵌条连接在每个电路上的边缘连接器垫146之间。斑马带通常是用粘合剂和压力板（诸如142）来安装到板的。这种类型的安装可以对电路基底不匹配、机械错位、间隙等非常宽容。

如上所述，其他的变种方案包括在将CPU连接到中介层中使用的以及在中介层与主板之间使用的不同类型的连接器。这样的一个变种方案包括引脚栅格阵列。图28示出了连接器引脚（诸如150）的一个实施例，该引脚插入该主板上的插槽中的定位焊盘的中心开口。中介层152中的开口允许该引脚穿透该中介层，同时在该中介层中具有迹线连接到该引脚。

该板上方中介层的优势各种各样且为数众多，如上面讨论的。虽然在这一点已经针对板上方中介层描述了一个特定的实施方案，但不旨在认为这样的具体参考是对本发明的范围的限制，本发明的范围仅受到下列权利要求的限制。

Claims (10)

1.一种中介层基底，包括：

所述中介层基底中的第一中介层互连器阵列，所述第一中介层互连器阵列中的每个中介层互连器都对应于处理器互连器阵列中的互连器，中介层可插入处理器和电路基底之间；

所述中介层基底中的第二中介层互连器阵列，所述第二中介层互连器阵列中的每个中介层互连器都连接到所述电路基底上的电路互连器阵列；以及

所述中介层基底中的至少一个导电迹线通过所述第一中介层互连器阵列中的至少一个互连器与所述处理器相连接，所述导电迹线被布置成具有平行于所述中介层基底的平行部分，以使得在所述处理器与所述电路基底之间互连器之间不存在电连接；以及

至少一个外围电路，驻留在所述中介层基底上，与所述导电迹线电连接。

2.根据权利要求1所述的中介层基底，其中所述中介层基底包含柔性基底。

3.根据权利要求1所述的中介层基底，其中所述外围电路包含至少一个存储器芯片。

4.根据权利要求1所述的中介层基底，其中所述中介层包含下列之一：

可折叠的中介层，其中所述外围电路被布置在所述中介层的一个边缘上；或者

所述中介层基底具有多个折叠，每个折叠形成所述中介层的一个平面，所述中介层的每个平面支持至少一个外围电路。

5.根据权利要求1所述的中介层基底，其中所述中介层基底上的互连器阵列包含下列之一：岸面栅格阵列、球状栅格阵列、引脚栅格阵列或弹性体触点。

6.根据权利要求1所述的中介层基底，其中用于所述处理器的互连器阵列包含下列之一：岸面栅格阵列、球状栅格阵列、引脚栅格阵列或插槽。

7.根据权利要求1所述的中介层基底，其中所述导电迹线的长度小于或等于经由该迹线发送的最高频率信号的波长的四分之一。

8.一种装置，包含：

处理器，具有被布置成将所述处理器连接到导电路径的处理器互连器阵列，

电路基底，具有被布置成提供所述处理器与所述电路基底之间的连接的电路互连器阵列，所述电路基底具有连接到所述电路互连器阵列的导电路径；

中介层基底，具有所述处理器被插入其中的互连器阵列，所述导电迹线被布置成至少部分平行于所述中介层基底，以使得所述中介层基底中的所述导电迹线与所述电路基底上的对应的一个电路互连器之间不存在电连接；以及

至少一个外围电路，连接到所述至少一个导电迹线。

9.根据权利要求8所述的装置，所述装置还包含散热器，所述散热器热联接到所述处理器和所述外围电路。

10.根据权利要求8所述的装置，其中所述电路基底包含下列之一：具有存储器互连器阵列的主板；或者，没有任何存储器互连器的主板。