KR102584991B1 - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR102584991B1
KR102584991B1 KR1020190070631A KR20190070631A KR102584991B1 KR 102584991 B1 KR102584991 B1 KR 102584991B1 KR 1020190070631 A KR1020190070631 A KR 1020190070631A KR 20190070631 A KR20190070631 A KR 20190070631A KR 102584991 B1 KR102584991 B1 KR 102584991B1
Authority
KR
South Korea
Prior art keywords
heat dissipation
dissipation member
semiconductor chip
semiconductor package
disposed
Prior art date
Application number
KR1020190070631A
Other languages
English (en)
Other versions
KR20200142966A (ko
Inventor
김형규
박성찬
권상현
김한
강승온
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020190070631A priority Critical patent/KR102584991B1/ko
Priority to US16/567,560 priority patent/US11043440B2/en
Priority to TW108132850A priority patent/TWI809190B/zh
Priority to CN201911224907.5A priority patent/CN112086412A/zh
Publication of KR20200142966A publication Critical patent/KR20200142966A/ko
Application granted granted Critical
Publication of KR102584991B1 publication Critical patent/KR102584991B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3178—Coating or filling in grooves made in the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3731—Ceramic materials or glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3733—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon having a heterogeneous or anisotropic structure, e.g. powder or fibres in a matrix, wire mesh, porous structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49527—Additional leads the additional leads being a multilayer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49534—Multi-layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/29386—Base material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/29387—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Control And Other Processes For Unpacking Of Materials (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 개시는 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩; 상기 반도체칩의 비활성면 상에 배치되며, 복수의 홀을 가지며, 그래파이트계 물질을 포함하는 방열부재; 상기 반도체칩 및 상기 방열부재 각각의 적어도 일부를 덮는 봉합재; 및 상기 반도체칩의 활성면 상에 배치되며, 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체; 를 포함하며, 평면 상에서, 상기 방열부재의 평면적을 a라 하고, 상기 복수의 홀의 평면적의 합을 b라 할 때, 0 < b < 0.6a를 만족하는, 반도체 패키지에 관한 것이다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지에 관한 것이다.
반도체 패키지는 형상적인 측면에서 경박단소를 지속적으로 추구하고 있으며, 기능적인 측면에서는 복합화 및 다기능화를 요구하는 SiP(System in Package) 패키지를 추구하고 있다. 한편, 최근 개발되는 반도체 패키지에서는, 패키지의 두께를 최소화하면서도, 동작 시 발생하는 열을 패키지 외부로 빠르게 방출시키는 방열 특성을 향상시킬 수 있는 구조와 재료가 요구된다.
본 개시의 여러 목적 중 하나는 방열부재의 도입을 통하여 방열 특성을 개선할 수 있는 반도체 패키지를 제공하는 것이다. 또한, 본 개시의 여러 목적 중 다른 하나는 방열부재의 응집력, 반도체칩과 방열부재 사이의 구성요소간 계면 박리, 및 방열부재의 내부 균열 등의 신뢰성 문제를 개선할 수 있는 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 반도체 패키지에 있어서, 반도체칩의 비활성면에 반도체칩보다 열전도 특성은 우수하되 열팽창 특성은 유사한 탄소재료를 포함하며 복수의 홀이 형성된 방열부재를 배치하는 것이다.
예를 들면, 본 개시에서 제안하는 일례에 따른 반도체 패키지는, 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩; 상기 반도체칩의 비활성면 상에 배치되며, 복수의 홀을 가지며, 그래파이트계 물질을 포함하는 방열부재; 상기 반도체칩 및 상기 방열부재 각각의 적어도 일부를 덮는 봉합재; 및 상기 반도체칩의 활성면 상에 배치되며, 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체; 를 포함하며, 평면 상에서, 상기 방열부재의 평면적을 a라 하고, 상기 복수의 홀의 평면적의 합을 b라 할 때, 0 < b < 0.6a를 만족하는 것일 수 있다.
또는, 본 개시에서 제안하는 일례에 따른 반도체 패키지는, 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩; 상기 반도체칩의 비활성면 상에 배치되며, 복수의 홀을 가지며, 그래파이트계 물질을 포함하는 방열부재; 상기 반도체칩의 비활성면 및 상기 방열부재 사이에 배치되며, 상기 복수의 홀 중 적어도 하나의 일부를 채우는 접착부재; 상기 반도체칩 및 상기 방열부재 각각의 적어도 일부를 덮는 봉합재; 및 상기 반도체칩의 활성면 상에 배치되며, 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체; 를 포함하는 것일 수도 있다.
본 개시의 여러 효과 중 일 효과로서 방열부재의 도입을 통하여 방열 특성을 개선할 수 있는 반도체 패키지를 제공할 수 있다. 또한, 본 개시의 여러 효과 중 다른 일 효과로서 방열부재의 응집력, 반도체칩과 방열부재 사이의 구성요소간 계면 박리, 및 방열부재의 내부 균열 등의 신뢰성 문제를 개선할 수 있는 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도이다.
도 10은 도 9의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도이다.
도 11은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 12는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 13은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 14는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 15는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 16은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 17은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 18은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 19는 일례에 따른 반도체 패키지의 방열 효과에 대한 시뮬레이션 결과를 개략적으로 나타내는 그래프이다.
도 20은 일례에 따른 반도체 패키지에 있어서 복수의 홀이 차지하는 평면적에 따른 방열부재의 방열 효과 및 접착부재의 아웃가스 효과에 대한 시뮬레이션 결과를 개략적으로 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 세트 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 세트 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 세트 관련부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 세트 관련부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드 등의 인쇄회로기판(1110)이 수용되어 있으며, 이러한 인쇄회로기판(1110)에는 다양한 부품(1120)들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 인쇄회로기판(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 세트 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 금속물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결구조체(2240)를 형성한다. 연결구조체(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID: Photo Image-able Dielectric)와 같은 절연 물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결구조체(2240), 패시베이션층(2250), 및 언더범프금속(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인쇄회로기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인쇄회로기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인쇄회로기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인쇄회로기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인쇄회로기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인쇄회로기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결구조체(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결구조체(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속(2160)이 더 형성될 수 있다. 언더범프금속(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122) 등을 포함하는 집적회로(IC)일 수 있다. 연결구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 배선층(2142), 접속패드(2122)와 배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인쇄회로기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인쇄회로기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인쇄회로기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 본 개시에서의 반도체 패키지는 기본적으로 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로 설명하였으나, 부품 내장 기판의 구조 등에도 본 개시의 반도체 패키지에 대한 내용이 확장 및 적용될 수 있음은 물론이다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도이다.
도 10은 도 9의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도이다.
도면을 참조하면, 일례에 따른 반도체 패키지(100A)는, 관통홀(110H)을 가지며 서로 전기적으로 연결된 복수의 배선층(112a, 112b)을 포함하는 프레임(110), 프레임(110)의 관통홀(110H)에 배치되며 접속패드(122)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩(120), 반도체칩(120)의 비활성면 상에 배치되며 복수의 홀(170H)을 가지며 그래파이트(Graphite)계 물질을 포함하는 방열부재(170), 반도체칩(120)의 비활성면 및 방열부재(170) 사이에 배치된 접착부재(175), 프레임(110)과 반도체칩(120)과 방열부재(170) 각각의 적어도 일부를 덮는 봉합재(130), 프레임(110)의 하면 및 반도체칩(120)의 활성면 상에 배치되며 접속패드(122)와 전기적으로 연결된 재배선층(142)을 포함하는 연결구조체(140), 연결구조체(140)의 하면 상에 배치된 제1패시베이션층(150), 제1패시베이션층(150)의 개구부 상에 배치된 언더범프금속층(160), 제1패시베이션층(150)의 하면 상에 배치되며 언더범프금속층(160)과 연결된 전기연결금속(165), 봉합재(130)의 상면 상에 배치된 백사이드 배선층(182), 봉합재(130)를 관통하며 백사이드 배선층(182)을 복수의 배선층(112a, 112b)과 전기적으로 연결하는 백사이드 비아(183), 봉합재(130)의 상면 상에 배치된 제2패시베이션층(190), 및 제1패시베이션층(150)의 하면 상에 배치되는 수동부품(155)을 포함한다.
한편, 어플리케이션 프로세서(AP: Application Processor) 칩과 같은 시스템온칩(SoC: Systerm on Chip)의 경우, 반도체칩 내부의 연산을 수행하는 위치에서 국부적으로 열이 발생하게 되므로, 이와 같은 발열 위치에 가깝게 방열부재가 배치되는 것이 방열에 효과적일 수 있다. 이를 위하여, 반도체칩의 비활성면에 구리(Cu) 등을 포함하는 금속 덩어리(metal lump)를 부착하는 것을 고려해볼 수 있다. 다만, 구리(Cu)와 같은 금속은 반도체칩의 바디를 구성하는 실리콘(Si)에 비하여 열팽창율이 상대적으로 많이 크기 때문에, 온도 변화에 따른 기계적 스트레스로 인하여 반도체칩과 금속 덩어리 사이에 계면 박리가 발생할 수 있다. 또한, 구리(Cu)와 같은 금속은 취성(brittleness)이 높은 실리콘(Si)에 비하여 연성이 높기 때문에 두 재료를 접합 후 절삭할 경우, 버(burr) 등이 발생할 수도 있다.
반면, 일례에 따른 반도체 패키지(100A)의 경우 반도체칩(120)의 비활성면 상에 실리콘(Si)에 비하여 열전도도가 높은 그래파이트계 물질을 포함하는 방열부재(170)를 배치함으로써 방열 특성을 확보할 수 있다. 또한, 그래파이트계 물질은 실리콘(Si)과 유사한 열팽창율을 갖는바, 반도체칩(120)과 방열부재(170) 사이의 계면 박리나 버 발생 문제 역시 개선할 수 있다. 방열부재(170)는 그래파이트계 물질로 열분해 그래파이트를 포함할 수 있다. 열분해 그래파이트는 후술하는 바와 같이 상대적으로 두꺼운 두께를 가질 수 있는바 가공성이 보다 우수할 수 있다. 열분해 그래파이트는 서멀 열분해 그래파이트(thermal pyrolytic graphite, TPG), 고배향성 열분해 그래파이트(highly oriented pyrolytic graphite, HOPG), 압축 어닐링된 열분해 그래파이트(compression annealed thermal pyrolytic graphite, CAPG) 등을 포함할 수 있다. 열분해 그래파이트는 폴리이미드(polyimid)와 같은 원재료를 고온에서 열분해하여 탄화 및 흑연화한 후 시트 형태로 제조된 것, 예컨대 열분해 그래파이트 시트(PGS: Pyrolytic Graphite Sheet)일 수 있다. PGS는 반도체칩(120)의 비활성면이 연장되는 방향인 평면 방향(x-y 방향)에서 높은 열전도도를 가질 수 있다. 방열부재(170)는 상술한 열분해 그래파이트를 90 wt% 이상 포함할 수 있다. 방열부재(170)는 열접촉 저항을 낮추기 위한 제1첨가제, 예를 들어 카바이드 형성 첨가제(carbide forming additive)인 지르코늄(Zr), 크롬(Cr), 및 붕소(B) 중 적어도 하나를 5 wt% 미만으로 더 포함할 수 있으며, 수직 방향(z 방향)에서의 열전도도를 높이기 위한 제2첨가제, 예를 들어 탄소 나노 튜브(CNT: Carbon Nano Tube), 보론 나이트라이드(boron nitride), 및 이들(CNT + boron nitride)의 조합 중 적어도 하나를 5 wt% 미만으로 더 포함할 수 있다.
또한, 일례에 따른 반도체 패키지(100A)는 방열부재(170)가 복수의 홀(170H)을 가짐으로써, 수직 방향(z 방향)에서의 응집력(cohesion)을 보완할 수 있다. 예컨대, 열분해 그래파이트는 원자층이 반데르발스 결합(ven der Walls interaction)에 의해 결합되어 있는바 수직 방향의 응집력이 약할 수 있으나, 복수의 홀(170H) 가공을 통하여 이를 개선할 수 있다. 방열부재(170)의 복수의 홀(170H)은 평면 상에서 열과 행을 이루어 배치될 수 있으며, 방열부재(170)의 전체를 각각 관통할 수 있다. 일례에서는, 반도체칩(120)의 비활성면 및 방열부재(170) 사이에 배치된 접착부재(175)가 복수의 홀(170H) 중 적어도 하나의 하측의 일부를 채울 수 있으며, 이를 통하여 상술한 응집력을 보다 효과적으로 개선할 수 있다. 또한, 복수의 홀(170H)은 봉합재(130)에 의해 채워질 수 있으며, 예를 들면, 봉합재(130)는 복수의 홀(170H) 각각의 벽면 사이를 채우며 복수의 홀(170H) 각각의 벽면의 적어도 일부와 접할 수 있다. 이 경우, 방열부재(170)의 상술한 응집력이 더욱 개선될 수 있다. 평면 상에서, 방열부재(170)의 평면적(S1)을 a라 하고, 복수의 홀(170H)의 평면적(S2)의 합을 b라 할 때, 0 < b < 0.6a, 또는 0.05a < b < 0.6a 를 만족할 수 있다. 여기서, 방열부재(170)의 평면적(S1)은, 도면에 도시한 표시한 것과 같이, 복수의 홀(170H)의 가공을 무시하고 평면 상에서의 대략 방열부재(170)의 가로의 길이 및 세로의 길이의 곱의 결과를 의미한다. 복수의 홀(170H)의 가공을 통하여 접착부재(175)의 아웃가스(outgas)를 배출함으로써 파티클(particle) 오염, 내부 균열(fracture), 딜라미네이션(delamination) 등의 신뢰성 개선이 가능하며, 다만, 복수의 홀(170H)이 차지하는 면적을 늘릴수록 방열부재(170)가 차지하는 면적이 작아져 방열부재(170)의 열전도도가 저하됨으로써 열효율이 저하될 수 있다. 반면, 상기 만족하는 복수의 홀(170H) 가공을 통하여 후술하는 바와 같이 접착부재(175)의 아웃가스가 신뢰성 및 열효율 변화에 영향을 미치는 것을 최소화할 수 있다.
방열부재(170)는 반도체칩(120)의 두께보다 작은 두께를 가질 수 있다. 예를 들어, 방열부재(170)의 두께는 반도체칩(120)과 방열부재(170)의 전체 두께의 50% 미만일 수 있다. 예를 들어, 반도체칩(120)의 두께는 50 ㎛ 내지 180 ㎛의 범위를 갖고, 방열부재(170)의 두께는 20㎛ 이상, 예를 들어, 20 ㎛ 내지 100 ㎛의 범위를 가질 수 있다. 방열부재(170)는 탄소계 물질 중에서도 열분해 그래파이트를 포함함으로써, 이와 같은 범위의 두께로 제조될 수 있다. 예를 들어, 다른 탄소계 물질들 중에서, 그래핀(graphene)은 두께가 너무 얇은 문제가 있으며, 실리콘 카바이드(SiC)의 경우 박형화 가공이 어려운 문제가 있다. 이에 비하여 열분해 그래파이트는 상대적으로 두께 조절 및 공정이 용이한 장점이 있다.
방열부재(170)는 열전도도(conductivity)가 실리콘(Si)의 열전도도 보다 높을 수 있다. 예를 들면, 복수의 홀(170H)을 갖는 방열부재(170)는 수평 방향에서 실리콘(Si)의 열전도도인 대략 150 W/mK을 초과하는 열전도도를 가질 수 있다. 또한, 방열부재(170)는 열팽창계수(CTE: Coefficient of Thermal Expansion)가 대략 2.7 ppm/K인 실리콘(Si)과 열팽창계수의 차이가 10 ppm/K를 넘지 않을 수 있다. 예를 들면, 방열부재(170)는 대략 1 ppm/K 내지 8 ppm/K의 범위의 열팽창계수(CTE)를 가질 수 있다. 방열부재(170)는 이와 같이 높은 열전도도를 가지면서도, 주로 실리콘(Si)으로 이루어진 반도체칩(120)과의 열팽창계수 차이를 최소화함으로써, 휨(warpage), 계면 박리 등의 발생을 효과적으로 방지할 수 있다.
접착부재(175)는 높은 계면 접합 신뢰성을 가지며 또한 낮은 연전도 저항을 가질 수 있다. 이러한 관점에서, 접착부재(175)는 두께가 3 ㎛ 미만이며, 열전도도가 0.5 W/mK 이하일 수 있다. 예를 들면, 접착부재(175)는 에폭시-아크릴 타입(epoxy-acryl type)의 2 ㎛ 이하, 또는 1 ㎛ 이하의 매우 얇은 저점도 접착제일 수 있다. 이러한 접착제는 스핀 코팅과 같은 도포 방법으로 형성될 수 있다. 또는, 접착부재(175)는 에폭시-아민 타입(epoxy-amine type)의 850 ㎚ 이하, 또는 500 ㎚ 이하의 매우 얇은 증착층일 수도 있다. 이러한 증착층은 개시제를 이용한 화학 기상증착법(iCVD: initiated Chemical Vapor Deposition)으로 형성될 수 있다. 한편, 접착부재(175)는 두께가 3 ㎛ 이상이며, 열전도도가 0.5 W/mK 초과일 수도 있다. 이러한 접착부재(175)로는 레진(resin)에 열전도도가 높은 필러(filler)들이 충진된 열전도성 접착제나 점착제를 이용할 수 있다. 필러로는 금속 및/또는 세라믹 필러를 사용할 수 있으나, 이에 한정되는 것은 아니다.
이하, 일례에 따른 팬-아웃 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
프레임(110)은 구체적인 재료에 따라 반도체 패키지(100A)의 강성을 보다 개선시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 또한, 프레임(110)에 의하여 일례에 따른 반도체 패키지(10A)가 POP(Package on Package)의 일부로 사용될 수 있다. 프레임(110)은 관통홀(110H)을 가진다. 관통홀(110H) 내에는 반도체칩(120) 및 방열부재(170)가 프레임(110)과 소정거리 이격 되도록 배치된다. 반도체칩(120)의 측면 주위는 프레임(110)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있음은 물론이다. 필요에 따라서는 프레임(110)을 생략할 수 있다. 또한, 프레임(110) 대신 상하 전기적 연결을 위하여 금속 포스트(Metal Post) 등이 도입될 수도 있다. 다만, 프레임(110)을 가지는 경우가 본 개시에서 의도하는 보드레벨 신뢰성 확보에 보다 유리할 수 있다.
프레임(110)은 적어도 절연층(111)을 관통하는 관통홀(110H)을 가진다. 관통홀(110H)에는 반도체칩(120)이 배치되며, 필요에 따라서는 수동부품이 함께 배치될 수도 있다. 도 10에 도시된 것과 같이, 관통홀(110H)은 벽면이 반도체칩(120)을 둘러싸는 형태일 수 있으나, 반드시 이에 한정되는 것은 아니다. 프레임(110)은 절연층(111) 외에도, 배선층(112a, 112b) 및 배선비아(113)를 더 포함하여, 상하 전기적 연결을 위한 전기연결부재로 기능할 수 있다.
절연층(111)의 재료로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 절연물질, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 이러한 프레임(110)은 지지부재로 역할 할 수 있다.
배선층(112a, 112b)은 배선비아(113)와 함께 패키지의 상/하 전기적 연결 경로를 제공할 수 있으며, 접속패드(122)를 재배선하는 역할을 수행할 수 있다. 배선층(112a, 112b)은 절연층(111)의 상면 및 하면 상에 각각 배치될 수 있다. 배선층(112a, 112b)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 배선층(112a, 112b)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 그라운드(GND) 패턴과 파워(PWR) 패턴은 동일한 패턴일 수도 있다. 또한, 비아 패드, 전기연결금속 패드 등을 포함할 수 있다. 배선층(112a, 112b)은 도금공정으로 형성될 수 있으며, 각각 시드층 및 도체층으로 구성될 수 있다.
배선비아(113)는 절연층(111)의 상하면을 관통할 수 있다. 배선비아(113)는 절연층(111)의 상하면의 배선층(112a, 112b)을 전기적으로 연결시키며, 그 결과 프레임(110) 내에 전기적 경로를 형성시킬 수 있다. 배선비아(113)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 배선비아(113)는 각각 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 배선비아(113)는 실질적으로 일정한 폭을 갖는 원통형의 형상을 가질 수 있다. 또는, 모래시계 형상을 가질 수 있다. 배선비아(113)는 신호용 비아, 파워용 비아, 그라운드용 비아 등을 가질 수 있다. 파워용 비아와 그라운드용 비아는 동일한 비아일 수 있다. 배선비아(113)도 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.
반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 예를 들면, 반도체칩(120)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP)일 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 반도체칩(120)은 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩이나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM 및 플래시 메모리) 등의 메모리 칩일 수도 있다. 또한, 이들이 서로 조합되어 배치될 수도 있음은 물론이다.
반도체칩(120)은 접속패드(122)가 배치된 면이 활성면이 되고, 반대측 면이 비활성면이 된다. 반도체칩(120)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 금속 물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 접속패드(122)를 노출시키는 패시베이션막(123)이 더 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다.
한편, 도면에는 도시하지 않았으나, 필요에 따라서는 관통홀(110H)의 벽면에 방열 및/또는 전자파 차폐 목적으로 금속박막을 형성할 수 있다. 또한, 필요에 따라서는 관통홀(110H) 내에 서로 동일하거나 상이한 기능을 수행하는 복수의 반도체칩을 배치할 수도 있다. 또한, 필요에 따라서는 관통홀(110H) 내에 별도의 수동부품, 예컨대 인덕터나 커패시터 등을 배치할 수도 있다.
봉합재(130)는 관통홀(110H)의 적어도 일부를 채울 수 있으며, 프레임(110)과 반도체칩(120)과 방열부재(170)와 접착부재(175) 각각의 적어도 일부를 덮을 수 있다. 예를 들면, 봉합재(130)는 프레임(110)의 상면, 반도체칩(120)의 네 측면들, 방열부재(170)의 상면 및 네 측면들, 및 접착부재(175)의 네 측면들을 덮을 수 있다. 또한, 관통홀(110H)의 벽면과 반도체칩(120)의 측면 사이의 공간, 관통홀(110H)의 벽면과 방열부재(170)의 측면 사이의 공간, 관통홀(110H)의 벽면과 접착부재(175)의 측면 사이의 공간, 및 방열부재(170)의 복수의 홀(170H) 각각의 적어도 일부를 채울 수 있다. 봉합재(130)에 의해 방열부재(170) 역시 밀봉될 수 있는바, 방열부재(170)의 응집력이 향상될 수 있다. 방열부재(170)는 상술한 바와 같이 원자층이 반데르발스 결합으로 결합된 열분해 그래파이트를 포함할 수 있는바, 반도체칩(120)의 상면에 수직한 방향에서의 응집력이 약할 수 있다. 하지만, 봉합재(130)가 방열부재(170)의 상면 및 측면들을 덮으며, 복수의 홀(170H)을 채우도록 형성됨으로써, 이와 같은 응집력을 향상시킬 수 있다.
봉합재(130)가 관통홀(110H)을 채움으로써, 구체적인 물질에 따라 반도체칩(120)을 고정하기 위한 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다. 봉합재(130)는 절연물질을 포함하며, 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC(Epoxy Molding Compound)와 같은 몰딩 물질을 사용할 수 있으며, 필요에 따라 감광성 재료, 즉 PIE(Photo Imagable Encapsulant)를 사용할 수도 있다. 필요에 따라 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러와 함께 유리섬유 등에 함침된 재료를 사용할 수도 있다.
연결구조체(140)는 반도체칩(120)의 접속패드(122)를 재배선할 수 있다. 연결구조체(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체칩(120)의 접속패드(122)가 재배선 될 수 있으며, 전기연결금속(165)을 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결구조체(140)는 프레임(110)의 하면 및 반도체칩(120)의 활성면 상에 배치된 절연층(141), 절연층(141)의 하면 상에 배치된 재배선층(142), 및 절연층(141)을 관통하며 재배선층(142)을 접속패드(122) 및 배선층(112a, 112b)과 각각 전기적으로 연결하는 접속비아(143)를 포함한다. 도면에 도시된 바와 같이, 절연층(141)과 재배선층(142)과 접속비아(143)는 보다 많은 수의 층으로 구성될 수 있다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 감광성 절연물질(PID)을 사용할 수 있다. 이 경우, 포토 비아를 통한 파인 피치의 도입도 가능해지므로, 미세회로 및 고밀도 설계에 유리하여, 반도체칩(120)의 수십 내지 수백만의 접속패드(122)를 효과적으로 재배선할 수 있다. 절연층(141)은 서로 경계가 구분될 수도 있고, 경계가 불분명할 수도 있다.
재배선층(142)은 반도체칩(120)의 접속패드(122)를 재배선하여 전기연결금속(165)과 전기적으로 연결시킬 수 있다. 재배선층(142)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GND) 패턴을 포함할 수 있으며, 그 밖에, 파워(PWR) 패턴, 신호(S) 패턴 등을 포함할 수 있다. 그라운드(GND) 패턴과 파워(PWR) 패턴은 동일한 패턴일 수 있다. 또한, 재배선층(142)은 비아 패드, 전기연결금속 패드 등을 포함할 수 있다.
접속비아(143)는 서로 다른 층에 형성된 재배선층(142)을 전기적으로 연결한다. 또한, 접속패드(122)와 재배선층(142)을 전기적으로 연결한다. 또한, 배선층(112a, 112b)과 재배선층(142)을 전기적으로 연결한다. 접속비아(143)는 반도체칩(120)이 베어 다이인 경우 접속패드(122)와 물리적으로 접할 수 있다. 접속비아(143) 각각의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 접속비아(143)는 각각 금속 물질로 완전히 충전되거나, 또는 금속 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 접속비아(143)는 그라운드용 비아, 파워용 비아, 신호용 비아 등일 수 있으며, 그라운드용 비아와 파워용 비아는 동일한 비아일 수도 있다. 접속비아(143)의 형상은 테이퍼 형상 등일 수 있다.
제1패시베이션층(150)은 연결구조체(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제1패시베이션층(150)은 생략될 수도 있다. 제1패시베이션층(150)은 연결구조체(140)의 최하측 재배선층(142)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 제1패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다. 각각의 개구부는 복수의 홀로 구성될 수도 있다. 제1패시베이션층(150)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유 등의 심재에 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. 또는, 솔더레지스트(SR: Solder Resist)가 사용될 수도 있다.
수동부품(155)은 제1패시베이션층(150)의 하면 상에 배치될 수 있으며, 전기연결금속(165) 사이에 배치될 수 있다. 수동부품(155)은 생략될 수 있다. 수동부품(155)은 최하측 재배선층(142)과 전기적으로 연결될 수 있다. 수동부품(155)은 예컨대 인덕터나 커패시터 등을 포함하는 표면실장(SMT) 부품일 수 있다.
언더범프금속층(160)은 전기연결금속(165)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100A)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속층(160)도 생략될 수 있다. 언더범프금속층(160)은 제1패시베이션층(150)의 개구부를 통하여 노출된 최하측 재배선층(142)과 연결된다. 언더범프금속층(160)은 제1패시베이션층(150)의 개구부에 공지의 금속 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결금속(165)은 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 반도체 패키지(100A)는 전기연결금속(165)을 통하여 전자기기의 메인보드에 실장 될 수 있다. 전기연결금속(165)은 저융점 금속, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결금속(165)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결금속(165)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결금속(165)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결금속(165)의 수는 수십 내지 수백만 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결금속(165) 중 적어도 하나는 반도체칩(120)의 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
방열부재(170)는 반도체칩(120)의 비활성면 전체 상에 접착부재(175)를 매개로 부착되는 형태로 배치될 수 있으며, 반도체칩(120) 및 접착부재(175)와 함께 프레임(110)의 관통홀(110H) 내에 배치될 수 있다. 방열부재(170)는 평면 상에서 반도체칩(120)의 비활성면과 실질적으로 동일한 크기를 가질 수 있다. 예컨대, 방열부재(170)의 적어도 일 측면은 반도체칩(120)의 측면과 실질적으로 코플래너할 수 있다. 방열부재(170)는 시트의 형태로 제공되어, 반도체칩(120)의 비활성면 상에 접착부재(175)에 의해 접합될 수 있다. 필요에 따라서, 방열부재(170)는 반도체칩(120)의 비활성면 상에 직접 접합(direct bonding)될 수도 있으며, 이 경우, 접합되는 반도체칩(120) 및 방열부재(170)의 표면을 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정 등을 이용하여 기계적 및 화학적으로 개질(modification)하고, 가압 및/또는 가열하여 접합할 수 있다.
방열부재(170)는 실리콘(Si)에 비하여 열전도율이 우수하되 유사한 열팽창율을 갖는 그래파이트계 물질, 예컨대 열분해 그래파이트를 포함할 수 있다. 열분해 그래파이트는 상술한 바와 같이 서멀 열분해 그래파이트(TPG), 고배향성 열분해 그래파이트(HOPG), 압축 어닐링된 열분해 그래파이트(CAPG) 등을 포함할 수 있다. 방열부재(170)는 열분해 그래파이트 시트(PGS) 형태일 수 있다. 열분해 그래파이트 시트(PSG)는 열분해 그래파이트를 90 wt% 이상 포함할 수 있다. 또한, 제1첨가제로 지르코늄(Zr), 크롬(Cr), 및 붕소(B) 중 적어도 하나를 5 wt% 미만으로 더 포함할 수 있으며, 제2첨가제로 탄소 나노 튜브(CNT), 보론 나이트라이드, 및 이들의 조합 중 적어도 하나를 5 wt% 미만으로 더 포함할 수 있다.
방열부재(170)는 복수의 홀(170H)을 가질 수 있으며, 이를 통하여 수직 방향에서의 응집력을 보완할 수 있다. 방열부재(170)의 복수의 홀(170H)은 평면 상에서 열과 행을 이루어 배치될 수 있으며, 방열부재(170)의 전체를 각각 관통할 수 있다. 일례에서는, 반도체칩(120)의 비활성면 및 방열부재(170) 사이에 배치된 접착부재(175)가 복수의 홀(170H) 중 적어도 하나의 하측의 일부를 채울 수 있으며, 이를 통하여 상술한 응집력을 보다 효과적으로 개선할 수 있다. 또한, 복수의 홀(170H)은 봉합재(130)에 의해 채워질 수 있으며, 예를 들면, 봉합재(130)는 복수의 홀(170H) 각각의 벽면 사이를 채우며 복수의 홀(170H) 각각의 벽면의 적어도 일부와 접할 수 있다. 이 경우, 방열부재(170)의 상술한 응집력이 더욱 개선될 수 있다. 평면 상에서, 방열부재(170)의 평면적(S1)을 a라 하고, 복수의 홀(170H)의 평면적(S2)의 합을 b라 할 때, 0 < b < 0.6a, 또는 0.05a < b < 0.6a 를 만족할 수 있다. 상술한 범위를 만족하는 복수의 홀(170H) 가공을 통하여 접착부재(175)의 아웃가스가 신뢰성 및 열효율 변화에 영향을 미치는 것을 최소화할 수 있다. 복수의 홀(170H)은 자외선 레이저 조사에 의한 가공을 통하여 수행될 수 있다. 이 경우, 홀(170H)의 가공 정밀도, 가공 시간, 가공 면의 상태 등이 우수할 수 있다.
방열부재(170)는 반도체칩(120)의 두께보다 작은 두께를 가질 수 있다. 예를 들어, 방열부재(170)의 두께는 반도체칩(120)과 방열부재(170)의 전체 두께의 50% 미만일 수 있다. 예를 들어, 반도체칩(120)의 두께는 50 ㎛ 내지 180 ㎛의 범위를 갖고, 방열부재(170)의 두께는 20㎛ 이상, 예를 들어, 20 ㎛ 내지 100 ㎛의 범위를 가질 수 있다. 방열부재(170)는 탄소계 물질 중에서도 열분해 그래파이트를 포함함으로써, 이와 같은 범위의 두께로 제조될 수 있다. 예를 들어, 다른 탄소계 물질들 중에서, 그래핀은 두께가 너무 얇은 문제가 있으며, 실리콘 카바이드의 경우 박형화 가공이 어려운 문제가 있다. 이에 비하여 열분해 그래파이트는 상대적으로 두께 조절 및 공정이 용이한 장점이 있다.
방열부재(170)는 열전도도가 실리콘(Si)의 열전도도 보다 높을 수 있다. 예를 들면, 복수의 홀(170H)을 갖는 방열부재(170)는 수평 방향에서 실리콘(Si)의 열전도도인 대략 150 W/mK을 초과하는 열전도도를 가질 수 있다. 또한, 방열부재(170)는 열팽창계수(CTE)가 대략 2.7 ppm/K인 실리콘(Si)과 열팽창계수의 차이가 10 ppm/K를 넘지 않을 수 있다. 예를 들면, 방열부재(170)는 대략 1 ppm/K 내지 8 ppm/K의 범위의 열팽창계수(CTE)를 가질 수 있다. 방열부재(170)는 높은 열전도도를 가지면서도, 주로 실리콘(Si)으로 이루어진 반도체칩(120)과의 열팽창계수 차이를 최소화함으로써, 휨, 계면 박리 등의 발생을 효과적으로 방지할 수 있다.
접착부재(175)는 반도체칩(120)의 비활성면 전체 상에 배치될 수 있으며, 반도체칩(120) 및 방열부재(170)와 함께 프레임(110)의 관통홀(110H) 내에 배치될 수 있다. 접착부재(175)는 평면 상에서 반도체칩(120)의 비활성면 및 방열부재(170)와 실질적으로 동일한 크기를 가질 수 있다. 예컨대, 접착부재(175)의 적어도 일 측면은 반도체칩(120)의 측면 및 방열부재(170)의 측면과 실질적으로 코플래너할 수 있다. 접착부재(175)는 두께가 3 ㎛ 미만이며, 열전도도가 0.5 W/mK 이하일 수 있다. 예를 들면, 접착부재(175)는 에폭시-아크릴 타입의 2 ㎛ 이하, 또는 1 ㎛ 이하의 매우 얇은 저점도 접착제일 수 있다. 이러한 접착제는 스핀 코팅과 같은 도포 방법으로 형성될 수 있다. 또는, 접착부재(175)는 에폭시-아민 타입의 850 ㎚ 이하, 또는 500 ㎚ 이하의 매우 얇은 증착층일 수도 있다. 이러한 증착층은 개시제를 이용한 화학 기상증착법(iCVD)으로 형성될 수 있다. 한편, 접착부재(175)는 두께가 3 ㎛ 이상이며, 열전도도가 0.5 W/mK 초과일 수도 있다. 이러한 접착부재(175)로는 레진에 열전도도가 높은 필러들이 충진된 열전도성 접착제나 점착제를 이용할 수 있다. 필러로는 금속 및/또는 세라믹 필러를 사용할 수 있다.
백사이드 배선층(182)은 봉합재(130)의 상면 상에 배치되며, 봉합재(130)를 관통하는 백사이드 비아(183)에 의해 프레임(110)의 배선층(112a, 112b)과 전기적으로 연결될 수 있다. 백사이드 배선층(182)과 백사이드 비아(183)는 생략될 수도 있다. 백사이드 배선층(182)은 적어도 일부는 제2패시베이션층(190)의 개구부를 통하여 상부로 노출될 수 있다. 실시예에 따라, 백사이드 배선층(182)은 반도체칩(120)의 상부에서 플레이트 형상을 갖고, 백사이드 비아(183)는 소정의 길이를 갖는 트렌치(trench) 비아 또는 라인(line) 비아 형태일 수 있다. 이 경우 실질적으로 전자파의 이동 경로가 모두 막히게 되어, 전자파 차폐의 효과가 보다 우수할 수 있다. 백사이드 배선층(182) 및 백사이드 비아(183) 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다.
제2패시베이션층(190)은 백사이드 배선층(182)을 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제2패시베이션층(190)도 생략될 수도 있다. 제2패시베이션층(190)은 백사이드 배선층(182)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 제2패시베이션층(190)에 수십 내지 수천 개 형성될 수 있다. 각각의 개구부는 복수의 홀로 구성될 수도 있다. 제2패시베이션층(190)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유 등의 심재에 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. 또는, 솔더레지스트(SR)가 사용될 수도 있다. 제1패시베이션층(150) 및 제2패시베이션층(190)은 서로 동일한 물질을 포함함으로써, 대칭의 효과로 열팽창계수(CTE)를 제어하는 역할을 수행할 수도 있다.
도 11은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100B)는 상술한 일례에 따른 반도체 패키지(100A)에 있어서 프레임(110)이 다른 형태를 가진다. 구체적으로, 프레임(110)이 제1절연층(111a), 제1절연층(111a)의 양면에 각각 배치된 제1배선층(112a)과 제2배선층(112b), 제1절연층(111a)의 양면에 각각 배치되며 제1 및 제2배선층(112a, 112b)을 각각 덮는 제2절연층(111b)과 제3절연층(111c), 제2절연층(111b)의 제1배선층(112a)이 매립된 측의 반대측 상에 배치된 제3배선층(112c), 제3절연층(111c)의 제2배선층(112b)이 매립된 측의 반대측 상에 배치된 제4배선층(112d), 제1절연층(111a)을 관통하며 제1 및 제2배선층(112a, 112b)을 전기적으로 연결하는 제1배선비아(113a), 제2절연층(111b)을 관통하며 제1 및 제3배선층(112a, 113c)을 전기적으로 연결하는 제2배선비아(113b), 및 제3절연층(111c)을 관통하며 제2 및 제4배선층(112b, 112d)을 전기적으로 연결하는 제3배선비아(113c)를 포함한다. 프레임(110)은 보다 많은 수의 배선층(112a, 112b, 112c, 112d)를 가지는바, 연결구조체(140)를 더욱 간소화할 수 있다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)은 접속패드(120P)와 그 기능에 맞춰 전기적으로 연결될 수 있다.
제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 유사한 관점에서, 제1절연층(111a)을 관통하는 제1배선비아(113a)는 제2 및 제3빌드업층(111b, 111c)을 관통하는 제2및 제3배선비아(113b, 113c)보다 높이와 평균직경이 클 수 있다. 또한, 제1배선비아(113a)는 모래시계 또는 원기둥 형상을 가지는 반면, 제2 및 제3배선비아(113b, 113c)는 서로 반대 방향의 테이퍼 형상을 가질 수 있다. 제1 내지 제4배선층(112a, 112b, 112c, 112d) 각각의 두께는 재배선층(142)의 두께보다 두꺼울 수 있다.
다른 내용은 일례에 따른 반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 12는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100C)는 상술한 일례에 따른 반도체 패키지(100A)에 있어서 프레임(110)이 다른 형태를 가진다. 구체적으로, 다른 일례에서는 프레임(110)이 제1절연층(111a), 제1절연층(111a)의 하측에 매립된 제1배선층(112a), 제1절연층(111a)의 상면 상에 배치된 제2배선층(112b), 제1절연층(111a)의 상면 상에 배치되며 제2배선층(112b)을 매립하는 제2절연층(111b), 제2절연층(111b)의 상면 상에 배치된 제3배선층(112c), 제1절연층(111a)을 관통하며 제1 및 제2배선층(112a, 112b)을 전기적으로 연결하는 제1배선비아(113a), 및 제2절연층(111b)을 관통하며 제2 및 제3배선층(112b, 112c)을 전기적으로 연결하는 제2배선비아(113b)를 포함한다. 상술한 바와 유사하게, 프레임(110)이 제1 내지 제3배선층(112a, 112b, 112c)을 포함함으로써 연결구조체(140)의 설계 디자인을 간소화할 수 있다. 제1 내지 제3배선층(112a, 112b, 112c)은 접속패드(120P)와 그 기능에 맞춰 전기적으로 연결될 수 있다.
제1배선층(112a)은 제1절연층(111a)의 내부로 리세스될 수 있다. 즉, 제1절연층(111a)의 하면은 제1배선층(112a)의 하면과 단차를 가질 수 있다. 리세스 영역은 상측 및 하측의 폭이 실질적으도 동일할 수 있다. 리세스 영역의 상측 및 하측의 폭은 노출된 제1배선층(112a)의 하면의 폭과 실질적으로 동일할 수 있다. 제1 내지 제3배선층(112a, 112b, 112c) 각각의 두께는 재배선층(142)의 두께보다 두꺼울 수 있다. 제1배선비아(113a)를 위한 홀을 형성할 때 제1배선층(112a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제1배선비아(113a)의 배선비아는 각각 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1배선비아(113a)의 배선비아는 제2배선층(112b)의 패드 패턴과 일체화될 수 있다. 마찬가지로, 제2배선비아(113b)를 위한 홀을 형성할 때 제2배선층(112b)의 일부 패드가 스토퍼 역할을 수행할 수 있는바, 제2배선비아(113b)의 배선비아는 각각 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2배선비아(113b)의 배선비아는 제3배선층(112c)의 패드 패턴과 일체화될 수 있다.
다른 내용은 일례에 따른 반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 13은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100D)는 상술한 일례에 따른 반도체 패키지(100A)에 있어서, 방열부재(170)의 복수의 홀(170H)을 채우는 제1금속층(177)을 더 포함한다. 제1금속층(177)은 방열부재(170)와 함께 방열 기능을 수행할 수 있다. 제1금속층(177)은 복수의 홀(170H) 각각의 벽면 사이를 채우며 복수의 홀(170H) 각각의 벽면의 적어도 일부와 접할 수 있다. 봉합재(130)는 방열부재(170)의 상면과 방열부재(170)의 측면과 제1금속층(177)의 상면 각각의 적어도 일부를 덮을 수 있다. 제1금속층(177)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 제1금속층(177)은 역펄스(pulse-reverse) 전기도금에 의해 홀(170H) 내에 충전될 수 있다. 제1금속층(177)에 의해 방열부재(170)는 반도체칩(120)의 상면에 수직한 방향에서의 열전도도가 향상될 수 있다.
도 14는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100E)는 상술한 일례에 따른 반도체 패키지(100D)에 있어서 프레임(110)이 다른 형태를 가진다. 구체적으로, 프레임(110)이 제1절연층(111a), 제1절연층(111a)의 양면에 각각 배치된 제1배선층(112a)과 제2배선층(112b), 제1절연층(111a)의 양면에 각각 배치되며 제1 및 제2배선층(112a, 112b)을 각각 덮는 제2절연층(111b)과 제3절연층(111c), 제2절연층(111b)의 제1배선층(112a)이 매립된 측의 반대측 상에 배치된 제3배선층(112c), 제3절연층(111c)의 제2배선층(112b)이 매립된 측의 반대측 상에 배치된 제4배선층(112d), 제1절연층(111a)을 관통하며 제1 및 제2배선층(112a, 112b)을 전기적으로 연결하는 제1배선비아(113a), 제2절연층(111b)을 관통하며 제1 및 제3배선층(112a, 113c)을 전기적으로 연결하는 제2배선비아(113b), 및 제3절연층(111c)을 관통하며 제2 및 제4배선층(112b, 112d)을 전기적으로 연결하는 제3배선비아(113c)를 포함한다. 프레임(110)은 보다 많은 수의 배선층(112a, 112b, 112c, 112d)를 가지는바, 연결구조체(140)를 더욱 간소화할 수 있다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)은 접속패드(120P)와 그 기능에 맞춰 전기적으로 연결될 수 있다.
다른 내용은 일례에 따른 반도체 패키지(100A), 다른 일례에 따른 반도체 패키지(100B), 및 다른 일례에 따른 반도체 패키지(100D)에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 15는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100F)는 상술한 다른 일례에 따른 반도체 패키지(100D)에 있어서 프레임(110)이 다른 형태를 가진다. 구체적으로, 다른 일례에서는 프레임(110)이 제1절연층(111a), 제1절연층(111a)의 하측에 매립된 제1배선층(112a), 제1절연층(111a)의 상면 상에 배치된 제2배선층(112b), 제1절연층(111a)의 상면 상에 배치되며 제2배선층(112b)을 매립하는 제2절연층(111b), 제2절연층(111b)의 상면 상에 배치된 제3배선층(112c), 제1절연층(111a)을 관통하며 제1 및 제2배선층(112a, 112b)을 전기적으로 연결하는 제1배선비아(113a), 및 제2절연층(111b)을 관통하며 제2 및 제3배선층(112b, 112c)을 전기적으로 연결하는 제2배선비아(113b)를 포함한다. 상술한 바와 유사하게, 프레임(110)이 제1 내지 제3배선층(112a, 112b, 112c)을 포함함으로써 연결구조체(140)의 설계 디자인을 간소화할 수 있다. 제1 내지 제3배선층(112a, 112b, 112c)은 접속패드(120P)와 그 기능에 맞춰 전기적으로 연결될 수 있다.
다른 내용은 일례에 따른 반도체 패키지(100A), 다른 일례에 따른 반도체 패키지(100C), 및 다른 일례에 따른 반도체 패키지(100D)에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 16은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100G)는 상술한 일례에 따른 반도체 패키지(100A)에 있어서 방열부재(170)를 둘러싸는 제2금속층(179)을 더 포함한다. 제2금속층(179)은 방열부재(170)의 모든 면을 둘러쌀 수 있으며 홀(170H)의 내측벽에도 배치될 수 있다. 예컨대, 제2금속층(179)은 방열부재(170)의 상면과 방열부재(170)의 하면과 방열부재(170)의 측면과 복수의 홀(170H) 각각의 벽면을 덮을 수 있다. 제2금속층(179)은 방열부재(170)와 봉합재(130)의 사이에 개재될 수 있다. 예컨대, 봉합재(130)는 복수의 홀(170H) 각각에서 제2금속층(179) 사이를 채울 수 있다. 제2금속층(179)은 방열부재(170)와 함께 방열 기능을 수행할 수 있다. 제2금속층(179)은 하나 이상의 금속층을 포함할 수 있다. 예를 들어, 제2금속층(179)은 방열부재(170)의 상면과 하면과 측면과 복수의 홀(170H) 각각의 벽면 상에 배치된 제2-1금속층(179a), 및 제2-1금속층(179a) 상에 배치된 제2-2금속층(179b)을 포함할 수 있다. 제2-1금속층(179a)은 방열부재(170)와 접할 수 있고, 제2-2금속층(179b)은 봉합재(130) 및 접착부재(175)와 접할 수 있다. 제2-1금속층(179a)은 제2-2금속층(179b)에 비하여 상대적으로 방열부재(170)와의 접착력 및 밀착력이 우수한 층일 수 있다. 제2-1금속층(179a)은 제2-2금속층(179b)에 비하여 두께가 얇을 수 있다. 제2금속층(179)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 예를 들어, 제2-1금속층(179a)은 티타늄(Ti)층이고, 제2-2금속층(179b)은 구리(Cu)층일 수 있다. 제2금속층(179)은 스퍼터링과 같은 증착 공정을 이용하여, 반도체칩(120) 상에 방열부재(170)가 배치되기 전 또는 후에 형성될 수 있다. 제2금속층(179)에 의해, 제조 공정 중에 방열부재(170)의 취급이 용이할 수 있으며, 방열부재(170) 내의 그래파이트로 인한 파티클 발생과 같은 오염 발생을 방지할 수 있다. 또한, 제2금속층(179)에 의해 방열부재(170)는 반도체칩(120)의 상면에 수직한 방향에서의 응집력 및 열전도도가 더욱 향상될 수 있다.
필요에 따라서는, 봉합재(130)를 관통하며 백사이드 배선층(182)과 제2금속층(179)을 연결하는 방열 비아를 더 포함할 수 있으며, 방열 비아에 의해, 반도체칩(120)의 열이 더욱 효과적으로 상부로 방출될 수 있다. 방열 비아에는 전기적 신호가 인가되거나 인가되지 않을 수 있다. 방열 비아에 전기적 신호가 인가되지 않는 경우, 방열 비아와 연결되는 백사이드 배선층(182)은 방열 패턴층으로 기능할 수 있다. 방열 비아에 전기적 신호가 인가되는 경우, 예를 들어, 그라운드 신호가 인가될 수 있으며, 방열 비아에 의해 방열부재(170)는 백사이드 배선층(182)과 전기적으로 연결될 수 있다. 방열 비아의 형성물질은 백사이드 비아(183)와 동일할 수 있으며, 방열부재(170)와 상이할 수 있다. 방열 비아의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다.
다른 내용은 일례에 따른 반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 17은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100H)는 상술한 일례에 따른 반도체 패키지(100G)에 있어서 프레임(110)이 다른 형태를 가진다. 구체적으로, 프레임(110)이 제1절연층(111a), 제1절연층(111a)의 양면에 각각 배치된 제1배선층(112a)과 제2배선층(112b), 제1절연층(111a)의 양면에 각각 배치되며 제1 및 제2배선층(112a, 112b)을 각각 덮는 제2절연층(111b)과 제3절연층(111c), 제2절연층(111b)의 제1배선층(112a)이 매립된 측의 반대측 상에 배치된 제3배선층(112c), 제3절연층(111c)의 제2배선층(112b)이 매립된 측의 반대측 상에 배치된 제4배선층(112d), 제1절연층(111a)을 관통하며 제1 및 제2배선층(112a, 112b)을 전기적으로 연결하는 제1배선비아(113a), 제2절연층(111b)을 관통하며 제1 및 제3배선층(112a, 113c)을 전기적으로 연결하는 제2배선비아(113b), 및 제3절연층(111c)을 관통하며 제2 및 제4배선층(112b, 112d)을 전기적으로 연결하는 제3배선비아(113c)를 포함한다. 프레임(110)은 보다 많은 수의 배선층(112a, 112b, 112c, 112d)를 가지는바, 연결구조체(140)를 더욱 간소화할 수 있다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)은 접속패드(120P)와 그 기능에 맞춰 전기적으로 연결될 수 있다.
다른 내용은 일례에 따른 반도체 패키지(100A), 다른 일례에 따른 반도체 패키지(100B), 및 다른 일례에 따른 반도체 패키지(100G)에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 18은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100I)는 상술한 다른 일례에 따른 반도체 패키지(100G)에 있어서 프레임(110)이 다른 형태를 가진다. 구체적으로, 다른 일례에서는 프레임(110)이 제1절연층(111a), 제1절연층(111a)의 하측에 매립된 제1배선층(112a), 제1절연층(111a)의 상면 상에 배치된 제2배선층(112b), 제1절연층(111a)의 상면 상에 배치되며 제2배선층(112b)을 매립하는 제2절연층(111b), 제2절연층(111b)의 상면 상에 배치된 제3배선층(112c), 제1절연층(111a)을 관통하며 제1 및 제2배선층(112a, 112b)을 전기적으로 연결하는 제1배선비아(113a), 및 제2절연층(111b)을 관통하며 제2 및 제3배선층(112b, 112c)을 전기적으로 연결하는 제2배선비아(113b)를 포함한다. 상술한 바와 유사하게, 프레임(110)이 제1 내지 제3배선층(112a, 112b, 112c)을 포함함으로써 연결구조체(140)의 설계 디자인을 간소화할 수 있다. 제1 내지 제3배선층(112a, 112b, 112c)은 접속패드(120P)와 그 기능에 맞춰 전기적으로 연결될 수 있다.
다른 내용은 일례에 따른 반도체 패키지(100A), 다른 일례에 따른 반도체 패키지(100C), 및 다른 일례에 따른 반도체 패키지(100G)에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 19는 일례에 따른 반도체 패키지의 방열 효과에 대한 시뮬레이션 결과를 개략적으로 나타내는 그래프이다.
도면을 참조하면, 패키지의 구조가 서로 다른 비교예 1 내지 3, 실시예 1, 및 실시예 2에서의 열저항을 시뮬레이션한 결과를 나타낸다. 이때, 비교예 1은 LDP(laser dril process)-PoP 구조에서 하부 패키지가 100 ㎛ 두께의 반도체칩을 포함하는 경우에 대한 것이다. 또한, 비교예 2는 일례에 따른 반도체 패키지(100A)에서 방열부재(170) 및 접착부재(175)가 생략되며 각각 115 ㎛, 150 ㎛, 및 215 ㎛ 두께의 반도체칩(120)을 포함하는 경우에 대한 것이다. 또한, 비교예 3은 비교예 2에 있어서 반도체칩(120)의 비활성면 상에 스퍼터링으로 형성한 3 ㎛ 두께의 그래파이트층을 포함하는 경우에 대한 것이다. 실시예 1은, 일례에 따른 반도체 패키지(100A)에서 반도체칩(120)/접착부재(175)/방열부재(170)로서 각각 두께 89 ㎛ / 1 ㎛ / 25 ㎛, 124 ㎛ / 1 ㎛ / 25 ㎛, 및 189 ㎛ / 1 ㎛ / 25 ㎛를 사용한 경우에 대한 것이다. 다만, 방열부재(170)에 별도의 홀(170H)은 가공하지 않은 상태에 대한 것이다. 접착부재(175)는 에폭시-아크릴 타입의 저점도 초박형 접착제를 사용하였고, 방열부재(170)로는 열분해 그래파이트 시트(PGS)를 사용하였다. 실시예 2는 실시예 1에 있어서 방열부재(170)에 각각 복수의 홀(170H)을 가공한 경우에 대한 것이다. 이때, 복수의 홀(170H) 각각의 직경은 300 ㎛이고, 전체 개수는 5x5로 25개이며, 홀(170H) 사이의 피치는 1.7㎜가 되도록 가공하였으며, 그 결과 평면 상에서 방열부재(170)의 평면적(S1) 대비 각각의 홀(170H)의 평면적(S2)의 합이 대략 7.1 % 정도가 되도록 하였다.
시뮬레이션 결과에 따르면, 비교예 1을 기준으로, 실시예 1 및 2의 경우가 비교예 2 및 3 대비 열저항 저감 효과가 크게 우수한 것을 알 수 있다. 특히, 비교예 3과 실시예 1 및 2를 비교하면, 단순히 스퍼터링에 의해 형성한 그래파이트층을 포함하는 비교예 3의 경우 공정 및 비용 상 두껍게 만드는 데에 한계가 있어, 상대적으로 높은 열저항을 나타내었다. 반면, 실시예 1 및 2의 경우, 열분해 그래파이트 시트를 이용함으로써, 비교예 3에 비하여 방열부재(170)를 두껍게 형성할 수 있으며, 그 결과 방열 효과도 뛰어남을 알 수 있다. 한편, 실시예 2의 경우 방열부재(170)에 복수의 홀(170H)을 가공함으로써 실시예 1 대비 방열 효과가 저하되었으나, 열저항이 1% 정도 증가한 것으로써, 큰 차이는 아님을 알 수 있다.
도 20은 일례에 따른 반도체 패키지에 있어서 복수의 홀이 차지하는 평면적에 따른 방열부재의 방열 효과 및 접착부재의 아웃가스 효과에 대한 시뮬레이션 결과를 개략적으로 나타내는 그래프이다.
도면을 참조하면, 방열부재(170)의 평면적 대비 복수의 홀(170H) 전체가 차지하는 평면적의 비율에 따른 방열부재(170)의 열전도도와 접착부재(175) 아웃가스 양을 시뮬레이션 한 결과를 나타낸다. 실험에서는, 일례에 따른 반도체 패키지(100A)에 있어서 반도체칩(120)/접착부재(175)/방열부재(170)로서 각각 두께 125 ㎛ / 1 ㎛ / 25 ㎛인 패키지 구조를 사용하였다. 접착부재(175)는 에폭시-아크릴 타입의 저점도 초박형 접착제를 사용하였고, 방열부재(170)로는 열분해 그래파이트 시트(PGS)를 사용하였다. 방열부재(170)의 평면적은 100 ㎟(가로 x 세로: 10㎜ x 10㎜)이며, 복수의 홀(170H) 각각의 직경은 300 ㎛이고, 복수의 홀(170H)의 전체 개수 및 이들 사이의 피치를 변경하여, 평면 상에서 방열부재(170)의 평면적(S1) 대비 각각의 홀(170H)의 평면적(S2)의 합이 달라지도록 하였다.
시뮬레이션 결과에 따르면, 복수의 홀(170H)의 평면적 비율이 60 % 미만일 때 방열부재(170)의 열전도도가 150 W/mK 초과로써 유의미한 방열 효과를 가질 수 있음을 알 수 있다. 복수의 홀(170H)의 평면적 비율이 60 % 이상인 경우 방열부재(170)의 열전도도가 150 W/mK 이하로써, 실리콘(Si) 이하의 열전도도를 가지게 되는바 유의미한 방열 효과를 가질 수 없음을 알 수 있다. 한편, 복수의 홀(170H)의 평면적 비율이 5 %를 초과하는 경우, 접착부재(175)의 아웃가스의 양이 150 ng/㎠을 초과함으로써 복수의 홀(170H)을 통하여 보다 유의미한 아웃가스 효과를 가질 수 있음을 알 수 있다. 복수의 홀(170H)의 평면적 비율이 평면적 비율이 5 % 이하인 경우에는 접착부재(175)의 아웃가스가 배출될 때, 반도체칩(120)과 방열부재(170) 사이의 영역, 또는 방열부재(170) 내부를 통한 배출 가능성이 복수의 홀(170H)의 평면적 비율이 5 %를 초과인 경우 대비 상대적으로 높을 수 있다. 즉, 복수의 홀(170H)의 평면적 비율이 5 %를 초과하는 경우, 딜라미네이션에 의한 보이드 발생이나 내부 균열 발생 등의 신뢰성 문제가 보다 효과적으로 개선될 수 있음을 알 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩;
    상기 반도체칩의 비활성면 상에 배치되며, 복수의 홀을 가지며, 그래파이트계 물질을 포함하는 방열부재;
    상기 반도체칩 및 상기 방열부재 각각의 적어도 일부를 덮는 봉합재;
    상기 반도체칩의 활성면 상에 배치되며, 상기 접속패드와 연결된 재배선층을 포함하는 연결구조체; 및
    상기 복수의 홀 각각의 벽면 사이를 채우며, 상기 복수의 홀 각각의 벽면의 적어도 일부와 접하는 제1금속층; 을 포함하며,
    평면 상에서, 상기 방열부재의 평면적을 a라 하고, 상기 복수의 홀의 평면적의 합을 b라 할 때, 0 < b < 0.6a를 만족하며,
    상기 봉합재는 상기 방열부재의 상면, 상기 방열부재의 측면, 및 상기 제1금속층의 상면 각각의 적어도 일부를 덮는,
    반도체 패키지.
  2. 제 1 항에 있어서,
    상기 방열부재는 열분해 그래파이트 시트(PGS)를 포함하는,
    반도체 패키지.
  3. 제 2 항에 있어서,
    상기 방열부재는 지르코늄(Zr), 크롬(Cr), 및 붕소(B) 중 적어도 하나의 제1첨가제를 더 포함하는,
    반도체 패키지.
  4. 제 2 항에 있어서,
    상기 방열부재는 탄소 나노 튜브(CNT), 보론 나이트라이드, 및 이들의 조합 중 적어도 하나의 제2첨가제를 더 포함하는,
    반도체 패키지.
  5. 제 1 항에 있어서,
    상기 방열부재의 평면적 a 및 상기 복수의 홀의 평면적의 합 b는,
    0.05a < b < 0.6a를 만족하는,
    반도체 패키지.
  6. 제 5 항에 있어서,
    상기 반도체칩의 비활성면 및 상기 방열부재 사이에 배치된 접착부재; 를 더 포함하는,
    반도체 패키지.
  7. 제 6 항에 있어서,
    상기 접착부재는 상기 복수의 홀 중 적어도 하나의 하측의 일부를 채우는,
    반도체 패키지.
  8. 제 6 항에 있어서,
    상기 접착부재는 두께가 3 ㎛ 미만이며, 열전도도가 0.5 W/mK 이하인,
    반도체 패키지.
  9. 제 6 항에 있어서,
    상기 접착부재는 두께가 3 ㎛ 이상이며, 열전도도가 0.5 W/mK 초과인,
    반도체 패키지.
  10. 제 1 항에 있어서,
    상기 반도체칩의 측면 및 상기 방열부재의 측면은 실질적으로 코플래너한,
    반도체 패키지.
  11. 삭제
  12. 삭제
  13. 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩;
    상기 반도체칩의 비활성면 상에 배치되며, 복수의 홀을 가지며, 그래파이트계 물질을 포함하는 방열부재;
    상기 반도체칩 및 상기 방열부재 각각의 적어도 일부를 덮는 봉합재;
    상기 반도체칩의 활성면 상에 배치되며, 상기 접속패드와 연결된 재배선층을 포함하는 연결구조체; 및
    상기 방열부재의 상면, 상기 방열부재의 하면, 상기 방열부재의 측면, 및 상기 복수의 홀 각각의 벽면을 덮는 제2금속층; 을 포함하며,
    평면 상에서, 상기 방열부재의 평면적을 a라 하고, 상기 복수의 홀의 평면적의 합을 b라 할 때, 0 < b < 0.6a를 만족하며,
    상기 봉합재는 상기 복수의 홀 각각에서 상기 제2금속층 사이를 채우는,
    반도체 패키지.
  14. 제 13 항에 있어서,
    상기 제2금속층은, 상기 방열부재의 상면과 상기 방열부재의 하면과 상기 방열부재의 측면과 상기 복수의 홀 각각의 벽면 상에 배치된 제2-1금속층, 및 상기 제2-1금속층 상에 배치되며 상기 제2-1금속층보다 두꺼운 제2-2금속층을 포함하는,
    반도체 패키지.
  15. 제 1 항에 있어서,
    상기 접속패드와 연결된 복수의 배선층을 포함하며, 관통홀을 갖는 프레임; 을 더 포함하며,
    상기 반도체칩 및 상기 방열부재는 상기 관통홀에 배치되며,
    상기 봉합재는 상기 관통홀의 적어도 일부를 채우는,
    반도체 패키지.
  16. 삭제
KR1020190070631A 2019-06-14 2019-06-14 반도체 패키지 KR102584991B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190070631A KR102584991B1 (ko) 2019-06-14 2019-06-14 반도체 패키지
US16/567,560 US11043440B2 (en) 2019-06-14 2019-09-11 Semiconductor package
TW108132850A TWI809190B (zh) 2019-06-14 2019-09-11 半導體封裝
CN201911224907.5A CN112086412A (zh) 2019-06-14 2019-12-04 半导体封装件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190070631A KR102584991B1 (ko) 2019-06-14 2019-06-14 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20200142966A KR20200142966A (ko) 2020-12-23
KR102584991B1 true KR102584991B1 (ko) 2023-10-05

Family

ID=73734348

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190070631A KR102584991B1 (ko) 2019-06-14 2019-06-14 반도체 패키지

Country Status (4)

Country Link
US (1) US11043440B2 (ko)
KR (1) KR102584991B1 (ko)
CN (1) CN112086412A (ko)
TW (1) TWI809190B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210096497A (ko) * 2020-01-28 2021-08-05 삼성전자주식회사 방열 구조체를 포함한 반도체 패키지
US11533024B2 (en) * 2020-06-25 2022-12-20 Wolfspeed, Inc. Multi-zone radio frequency transistor amplifiers
EP4044221A1 (en) * 2021-02-10 2022-08-17 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Heat removal architecture for stack-type component carrier with embedded component
TWI774357B (zh) 2021-05-07 2022-08-11 宏齊科技股份有限公司 具有高散熱效能的半導體裝置
CN114860031B (zh) * 2022-04-29 2024-10-08 南京北路智控科技股份有限公司 一种矿用触控式浇封兼本安计算机及整体浇封方法
US20240063079A1 (en) * 2022-08-19 2024-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Package with Improved Heat Dissipation Efficiency and Method for Forming the Same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050046017A1 (en) * 2003-08-25 2005-03-03 Carlos Dangelo System and method using self-assembled nano structures in the design and fabrication of an integrated circuit micro-cooler
US20150262904A1 (en) * 2014-03-14 2015-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package with Embedded Heat Dissipation Features
US20170162556A1 (en) 2015-04-01 2017-06-08 Bridge Semiconductor Corporation Semiconductor assembly having anti-warping controller and vertical connecting element in stiffener
US20170301608A1 (en) 2012-09-20 2017-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer Level Embedded Heat Spreader

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6075701A (en) * 1999-05-14 2000-06-13 Hughes Electronics Corporation Electronic structure having an embedded pyrolytic graphite heat sink material
US7118941B2 (en) * 2003-06-25 2006-10-10 Intel Corporation Method of fabricating a composite carbon nanotube thermal interface device
JP4167212B2 (ja) * 2004-10-05 2008-10-15 富士通株式会社 カーボンナノチューブ構造体、半導体装置、および半導体パッケージ
JP5146256B2 (ja) * 2008-03-18 2013-02-20 富士通株式会社 シート状構造体及びその製造方法、並びに電子機器及びその製造方法
JP5239768B2 (ja) * 2008-11-14 2013-07-17 富士通株式会社 放熱材料並びに電子機器及びその製造方法
JP5842349B2 (ja) * 2011-03-18 2016-01-13 富士通株式会社 シート状構造体、シート状構造体の製造方法、電子機器及び電子機器の製造方法
US8363418B2 (en) * 2011-04-18 2013-01-29 Morgan/Weiss Technologies Inc. Above motherboard interposer with peripheral circuits
TWI482245B (zh) * 2011-06-24 2015-04-21 Chuan Fa Chen 散熱元件及其製備方法
CN103718290A (zh) * 2011-09-26 2014-04-09 富士通株式会社 散热材料及其制造方法以及电子设备及其制造方法
JP6065410B2 (ja) * 2012-05-16 2017-01-25 富士通株式会社 シート状構造体、シート状構造体の製造方法、電子機器及び電子機器の製造方法
JP6008582B2 (ja) * 2012-05-28 2016-10-19 新光電気工業株式会社 半導体パッケージ、放熱板及びその製造方法
US9835390B2 (en) * 2013-01-07 2017-12-05 Nanotek Instruments, Inc. Unitary graphene material-based integrated finned heat sink
US10566482B2 (en) * 2013-01-31 2020-02-18 Global Graphene Group, Inc. Inorganic coating-protected unitary graphene material for concentrated photovoltaic applications
US8907472B2 (en) * 2013-02-07 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC package comprising perforated foil sheet
US10087073B2 (en) * 2013-02-14 2018-10-02 Nanotek Instruments, Inc. Nano graphene platelet-reinforced composite heat sinks and process for producing same
WO2014196006A1 (ja) * 2013-06-03 2014-12-11 富士通株式会社 放熱構造体及びその製造方法並びに電子装置
JP6191303B2 (ja) * 2013-07-23 2017-09-06 富士通株式会社 電子デバイス及びその製造方法
US10056267B2 (en) * 2014-02-14 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US10490521B2 (en) * 2014-06-26 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Advanced structure for info wafer warpage reduction
US9653373B2 (en) 2015-04-09 2017-05-16 Samsung Electronics Co., Ltd. Semiconductor package including heat spreader and method for manufacturing the same
KR102392202B1 (ko) 2015-04-09 2022-05-02 삼성전자주식회사 방열막을 구비한 반도체 패키지 및 그 제조방법
US9941260B2 (en) * 2015-09-16 2018-04-10 Mediatek Inc. Fan-out package structure having embedded package substrate
TWI579987B (zh) * 2015-12-22 2017-04-21 財團法人工業技術研究院 散熱模組
KR102595276B1 (ko) * 2016-01-14 2023-10-31 삼성전자주식회사 반도체 패키지
US10710880B2 (en) * 2016-03-09 2020-07-14 Hitachi Zosen Corporation Method for uplifting carbon nanotube structure, method for producing carbon nanotube structure, and carbon nanotube structure
JP6711208B2 (ja) * 2016-08-25 2020-06-17 富士通株式会社 電子装置、及び電子装置の製造方法
TWI641095B (zh) * 2017-08-30 2018-11-11 欣興電子股份有限公司 散熱基板的結構及製造方法與封裝結構與方法
KR102185706B1 (ko) * 2017-11-08 2020-12-02 삼성전자주식회사 팬-아웃 반도체 패키지
KR102600004B1 (ko) * 2018-12-26 2023-11-08 삼성전자주식회사 반도체 패키지

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050046017A1 (en) * 2003-08-25 2005-03-03 Carlos Dangelo System and method using self-assembled nano structures in the design and fabrication of an integrated circuit micro-cooler
US20170301608A1 (en) 2012-09-20 2017-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer Level Embedded Heat Spreader
US20150262904A1 (en) * 2014-03-14 2015-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package with Embedded Heat Dissipation Features
US20170162556A1 (en) 2015-04-01 2017-06-08 Bridge Semiconductor Corporation Semiconductor assembly having anti-warping controller and vertical connecting element in stiffener

Also Published As

Publication number Publication date
KR20200142966A (ko) 2020-12-23
US11043440B2 (en) 2021-06-22
TWI809190B (zh) 2023-07-21
CN112086412A (zh) 2020-12-15
US20200395263A1 (en) 2020-12-17
TW202046467A (zh) 2020-12-16

Similar Documents

Publication Publication Date Title
KR102584991B1 (ko) 반도체 패키지
US10522451B2 (en) Fan-out semiconductor package
KR102600004B1 (ko) 반도체 패키지
KR102012443B1 (ko) 팬-아웃 반도체 패키지
JP6478943B2 (ja) ファンアウト半導体パッケージ及びその製造方法
KR102016492B1 (ko) 팬-아웃 반도체 패키지
US10332855B2 (en) Fan-out semiconductor package
JP6738401B2 (ja) ファン−アウト半導体パッケージ
KR102586072B1 (ko) 반도체 패키지 및 이를 포함하는 안테나 모듈
JP6521529B2 (ja) 電子部品パッケージ及びパッケージオンパッケージ構造
KR102164795B1 (ko) 팬-아웃 반도체 패키지
US20190333837A1 (en) Fan-out semiconductor package
KR102586890B1 (ko) 반도체 패키지
TWI826537B (zh) 半導體封裝
KR102632367B1 (ko) 반도체 패키지
KR101973426B1 (ko) 전자부품 패키지 및 그 제조방법
KR102055594B1 (ko) 팬-아웃 반도체 패키지
JP2019195034A (ja) ファン−アウト半導体パッケージ
CN110993585A (zh) 半导体封装件
KR102624986B1 (ko) 반도체 패키지
KR102639441B1 (ko) 반도체 패키지 및 이에 이용되는 전자파 차폐 구조물
KR20190140160A (ko) 반도체 패키지
KR102613241B1 (ko) 기판 구조체 및 이를 포함하는 반도체 패키지
KR102635184B1 (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant