JP6478943B2 - ファンアウト半導体パッケージ及びその製造方法 - Google Patents

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Description

本発明は、ファンアウト半導体パッケージ及びその製造方法に関する。
ファンアウト半導体パッケージとは、半導体チップを回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：ＰＣＢ）、例えば、電子機器のメインボードなどに電気的に連結させ、外部の衝撃から半導体チップを保護するためのパッケージ技術を意味し、これは、回路基板、例えば、インターポーザ基板内に半導体チップを内蔵する、いわゆる埋め込み技術とは区別される。一方、近年、半導体チップに関する技術開発の主な傾向の一つは、部品のサイズを縮小することである。これに伴い、パッケージ分野においても、小型半導体チップなどの需要が急増しており、サイズが小型でありながらも多数のピンを具現することが要求されている。
上記のような技術的要求に応えるために提示されたパッケージ技術の一つが、ウェハー上に形成されている半導体チップの接続パッドの再配線を用いるウェハーレベルパッケージ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ：ＷＬＰ）である。ウェハーレベルパッケージとしては、ファン−インウェハーレベルパッケージ（ｆａｎ−ｉｎ ＷＬＰ）とファン−アウトウェハーレベルパッケージ（ｆａｎ−ｏｕｔ ＷＬＰ）が挙げられ、特にファン−アウトウェハーレベルパッケージは、サイズが小型でありながらも、多数のピンを具現するにおいて有用であるため、最近活発に開発されている。
一方、ウェハーレベルパッケージは、その構造的特性のため、半導体チップをウェハー上に先に配置してから第２連結部材を確保するが、この際、半導体チップの配置後の工程で発生する不良は、半導体チップの歩留まりを低下させる原因となっている。
本発明の様々な目的の一つは、半導体チップの歩留まり低下の問題を解決することができるファンアウト半導体パッケージ及びそれを効率的に製造することができる方法、並びにパッケージオンパッケージ構造を得ることにある。
本発明により提案する様々な解決手段の一つは、半導体チップの再配線機能を担うことができる再配線層を半導体チップの配置前に先に導入することができる、新しいパッケージ構造を提供することである。
例えば、一例によるファンアウト半導体パッケージは、貫通孔を有する第１連結部材と、第１連結部材の貫通孔に配置された半導体チップと、第１連結部材及び半導体チップの一側に配置された第２連結部材と、を含み、第１連結部材の内部には、第２連結部材を介して半導体チップと電気的に連結された一つ以上の第１再配線層が配置されることができる。
また、他の一例によるファンアウト半導体パッケージは、第１絶縁層、第１絶縁層の下部に形成された二つ以上の再配線層、及び二つ以上の再配線層の間に配置された第２絶縁層を含む第１連結部材と、第１連結部材を貫通する貫通孔内に配置された半導体チップと、二つ以上の再配線層及び半導体チップと電気的に連結され、第１連結部材及び半導体チップ上に配置された第２連結部材と、を含み、二つ以上の再配線層及び第２絶縁層は第２連結部材及び第１絶縁層の間に配置されることができる。
また、一例によるファンアウト半導体パッケージの製造方法は、第１絶縁層を準備する段階、第１絶縁層の一側に第１再配線層を形成する段階、第１絶縁層の一側に第１再配線層を埋め込む第２絶縁層を形成する段階、及び第１及び第２絶縁層を貫通する貫通孔を形成する段階を含む第１連結部材を形成する段階と、第１連結部材の貫通孔内に半導体チップを配置する段階と、第１連結部材及び半導体チップの一側に第２連結部材を形成する段階と、を含み、第１再配線層は半導体チップの配置前に形成されることができる。
また、他の一例によるファンアウト半導体パッケージの製造方法は、複数の絶縁層及び複数の再配線層を含む第１連結部材を準備する段階と、第１連結部材全体を貫通する貫通孔を形成する段階と、第１連結部材及び第１連結部材の貫通孔内に配置される半導体チップを仮基板上に付着する段階と、第１連結部材の貫通孔を少なくとも封止材で満たして半導体チップを封止する段階と、第１連結部材、封止材、及び半導体チップの一面から仮基板を分離する段階と、第１連結部材、封止材、及び半導体チップの一面に半導体チップと複数の再配線層を電気的に連結させる第２連結部材を形成する段階と、を含むことができる。
本発明の様々な効果の一つとして、半導体チップの歩留まり低下を最小化することができるファンアウト半導体パッケージ及びそれを効率的に製造することができる方法を提供することができる。
電子機器システムの例を概略的に示すブロック図である。 電子機器に適用されたファンアウト半導体パッケージの例を概略的に示す図である。 ファンアウト半導体パッケージの一例を概略的に示す断面図である。 図３のＩ−Ｉ´線に沿ったファンアウト半導体パッケージの概略的な切断平面図である。 図３のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図３のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図３のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図３のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図３のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図３のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図３のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図３のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図３のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図３のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図３のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図３のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 ファンアウト半導体パッケージの他の一例を概略的に示す断面図である。 図６のＩＩ−ＩＩ´線に沿ったファンアウト半導体パッケージの概略的な切断平面図である。 図６のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図６のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図６のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図６のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図６のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図６のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図６のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図６のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図６のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図６のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図６のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図６のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図６のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 ファンアウト半導体パッケージの他の一例を概略的に示す断面図である。 図９のＩＩＩ−ＩＩＩ´線に沿ったファンアウト半導体パッケージの概略的な切断平面図である。 図９のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図９のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図９のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図９のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図９のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図９のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図９のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図９のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図９のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図９のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図９のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図９のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図９のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 ファンアウト半導体パッケージの他の一例を概略的に示す断面図である。 図１２のＩＶ−ＩＶ´線に沿ったファンアウト半導体パッケージの概略的な切断平面図である。 図１２のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１２のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１２のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１２のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１２のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１２のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１２のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１２のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１２のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１２のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１２のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１２のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 ファンアウト半導体パッケージの他の一例を概略的に示す断面図である。 図１５のＶ−Ｖ´線に沿ったファンアウト半導体パッケージの概略的な切断平面図である。 図１５のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１５のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１５のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１５のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１５のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１５のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１５のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１５のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１５のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１５のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１５のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１５のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１５のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 ファンアウト半導体パッケージの他の一例を概略的に示す断面図である。 図１８のＶＩ−ＶＩ´線に沿ったファンアウト半導体パッケージの概略的な切断平面図である。 図１８のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１８のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１８のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１８のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１８のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１８のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１８のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１８のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１８のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１８のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１８のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１８のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 図１８のファンアウト半導体パッケージの概略的な製造工程の一例を示す図である。 ファンアウト半導体パッケージの他の一例を概略的に示す断面図である。 図２１のＶＩＩ−ＶＩＩ´線に沿ったファンアウト半導体パッケージの概略的な切断平面図である。 ファンアウト半導体パッケージの他の一例を概略的に示す断面図である。 図２３のＶＩＩＩ−ＶＩＩＩ´線に沿ったファンアウト半導体パッケージの概略的な切断平面図である。 ファンアウト半導体パッケージの他の一例を概略的に示す断面図である。 図２５のＩＸ−ＩＸ´線に沿ったファンアウト半導体パッケージの概略的な切断平面図である。 ファンアウト半導体パッケージの他の一例を概略的に示す断面図である。 図２７のＸ−Ｘ´線に沿ったファンアウト半導体パッケージの概略的な切断平面図である。 ファンアウト半導体パッケージの他の一例を概略的に示す断面図である。 図２９のＸＩ−ＸＩ´線に沿ったファンアウト半導体パッケージの概略的な切断平面図である。 ファンアウト半導体パッケージの他の一例を概略的に示す断面図である。 図３１のＸＩＩ−ＸＩＩ´線に沿ったファンアウト半導体パッケージの概略的な切断平面図である。 ファンアウト半導体パッケージの他の一例を概略的に示す断面図である。 図３３のＸＩＩＩ−ＸＩＩＩ´線に沿ったファンアウト半導体パッケージの概略的な切断平面図である。 ファンアウト半導体パッケージの他の一例を概略的に示す断面図である。 ファンアウト半導体パッケージの他の一例を概略的に示す断面図である。 ファンアウト半導体パッケージの他の一例を概略的に示す断面図である。 ファンアウト半導体パッケージの他の一例を概略的に示す断面図である。 ファンアウト半導体パッケージの信号伝達の一例を概略的に示す図である。 ファンアウト半導体パッケージの他の一例を概略的に示す断面図である。 ファンアウト半導体パッケージの他の一例を概略的に示す断面図である。 ファンアウト半導体パッケージの他の一例を概略的に示す断面図である。 ファンアウト半導体パッケージの他の一例を概略的に示す断面図である。 ファンアウト半導体パッケージの他の一例を概略的に示す断面図である。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
電子機器
図１は電子機器システムの例を概略的に示すブロック図である。
図面を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／または電気的に連結されている。これらは、後述する他の部品とも結合されて、様々な信号ライン１０９０を形成する。
チップ関連部品１０２０には、揮発性メモリー（例えば、ＤＲＡＭ）、非揮発性メモリー（例えば、ＲＯＭ）、フラッシュメモリーなどのメモリーチップ、セントラルプロセッサー（例えば、ＣＰＵ）、グラフィックプロセッサー（例えば、ＧＰＵ）、デジタル信号プロセッサー、暗号化プロセッサー、マイクロプロセッサー、マイクロコントローラーなどのアプリケーションプロセッサーチップ、アナログ−デジタルコンバーター、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップなどが含まれるが、これに限定されるものではなく、これら以外にも、その他の形態のチップ関連部品が含まれ得ることは勿論である。また、これら部品１０２０が互いに組み合わされてもよい。
ネットワーク関連部品１０３０には、Ｗｉ−Ｆｉ（ＩＥＥＥ ８０２．１１ファミリなど）、ＷｉＭＡＸ（ＩＥＥＥ ８０２．１６ファミリなど）、ＩＥＥＥ ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ、及びその後のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これに限定されるものではなく、これら以外にも、その他の多数の無線または有線標準やプロトコルのうち任意のものが含まれ得ることは勿論である。また、これらの部品１０３０が、上述のチップ関連部品１０２０とともに互いに組み合わされてもよい。
その他の部品１０４０には、高周波インダクター、フェライトインダクター、パワーインダクター、フェライトビーズ、ＬＴＣＣ（ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルター、ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）などが含まれるが、これに限定されるものではなく、これら以外にも、その他の様々な用途のために用いられる受動部品などが含まれ得ることは勿論である。また、これらの部品１０４０が、上述のチップ関連部品１０２０及び／またはネットワーク関連部品１０３０とともに互いに組み合わされてもよい。
電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／または電気的に連結されているか連結されていない他の部品を含むことができる。この他の部品は、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、バッテリー１０８０、オーディオコーデック（不図示）、ビデオコーデック（不図示）、電力増幅器（不図示）、羅針盤（不図示）、加速度計（不図示）、ジャイロスコープ（不図示）、スピーカー（不図示）、大容量記憶装置（例えば、ハードディスクドライブ）（不図示）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）（不図示）、及びＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）（不図示）などを含むが、これに限定されるものではなく、これら以外にも、電子機器１０００の種類に応じて様々な用途のために用いられるその他の部品などが含まれ得ることは勿論である。
電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、携帯情報端末（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピューター（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）などであることができる。但し、これに限定されるものではなく、これら以外にも、データを処理する任意の他の電子機器であり得ることは勿論である。
図２は、電子機器に適用されたファンアウト半導体パッケージの例を概略的に示す図である。
ファンアウト半導体パッケージは、上述の種々の電子機器１０００に様々な用途に適用される。例えば、スマートフォン１１００のボディ１１０１の内部にメインボード１１１０が収容されており、上記メインボード１１１０には種々の半導体チップ１１２０が物理的及び／または電気的に連結されている。また、カメラ１１３０のように、メインボード１１１０に物理的及び／または電気的に連結されているか連結されていない他の部品がボディ１１０１内に収容されている。この際、上記半導体チップ１１２０の一部は上述のようなチップ関連部品であることができ、ファンアウト半導体パッケージ１００は、例えば、そのうちアプリケーションプロセッサーであることができるが、これに限定されるものではない。
ファンアウト半導体パッケージ
図３はファンアウト半導体パッケージの一例を概略的に示す断面図である。
図４は図３のＩ−Ｉ´線に沿ったファンアウト半導体パッケージの概略的な切断平面図である。
図面を参照すると、一例によるファンアウト半導体パッケージ１００Ａは、貫通孔１１０Ｘを有する第１連結部材１１０と、上記第１連結部材１１０の貫通孔１１０Ｘ内に配置された半導体チップ１２０と、上記第１連結部材１１０及び上記半導体チップ１２０の下部に配置された第２連結部材１４０、１５０と、上記半導体チップ１２０を封止する封止材１６０と、を含む。上記第１連結部材１１０(図５ｅ参照)は、第１絶縁層１１１Ａと、第２絶縁層１１１Ｂと、上記第１絶縁層１１１Ａと第２絶縁層１１１Ｂとの間に配置された第１再配線層１１２と、上記第１絶縁層１１１Ａの上面に配置された金属層１３５と、上記第２絶縁層１１１Ｂの下面に配置された第２再配線層１３２と、上記第２絶縁層１１１Ｂを貫通するビア１１３と、を含む。
上述のように、近年、サイズが小型でありながらも、多数のピンを具現するにおいて有用な、いわゆるファン−アウトウェハーレベルパッケージが活発に開発されている。この際、通常、ウェハーレベルパッケージは、半導体チップの周囲を単にＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）などの封止材でモールディングして囲む構造を採択しており、その下部に第２連結部材を形成することで半導体チップの再配線を具現している。この際、第２連結部材をより多層に具現するほど、第２連結部材の形成工程中に不良が発生する確率が高くなる。また、通常、第２連結部材を形成する前に半導体チップをパッケージ内に配置するため、これは半導体チップの歩留まりを低下させる原因となっている。
また、半導体チップの周囲を単に封止材で封止して囲んでいるため、様々な原因により発生する反り（ｗａｒｐａｇｅ）を制御することが困難であり、半導体チップを固定するにおいて限界があるだけでなく、封止領域をルーティング領域として活用することが困難であるため、設計自由度などに劣る。
一方、一例によるファンアウト半導体パッケージ１００Ａのように、半導体チップ１２０を配置する前に半導体チップ１２０を封止する領域１６０に半導体チップの再配線機能を担うことができる第１連結部材１１０を導入する場合、半導体チップ１２０の配置後に形成する第２連結部材１４０、１５０の層数を減少させることができる。これにより、半導体チップ１２０の配置後における工程不良による半導体チップ１２０の歩留まり低下の問題を解決することができる。
また、第１連結部材１１０によりファンアウト半導体パッケージ１００Ａの剛性を向上させることができるため、反り（ｗａｒｐａｇｅ）をより容易に制御でき、第１連結部材１１０の貫通孔１１０Ｘ内に半導体チップ１２０を配置するため、壁面接着により半導体チップ１２０をさらに強固に固定することができるとともに、第１連結部材１１０の上面１１０Ａ及び下面１１０Ｂをルーティング領域として活用することができて、設計自由度が向上する。
以下、一例によるファンアウト半導体パッケージ１００Ａに含まれるそれぞれの構成についてより詳細に説明する。
第１連結部材１１０は、基本的にはファンアウト半導体パッケージ１００Ａの剛性を維持するための構成である。第１連結部材１１０は、半導体チップ１２０の周囲を囲む貫通孔１１０Ｘを有しており、この貫通孔１１０Ｘ内に半導体チップ１２０が配置されるため、半導体チップ１２０の壁面接着が可能となる。第１連結部材１１０は第１再配線層１１２及び第２再配線層１３２を含み、これらは半導体チップ１２０の配置前に予め形成されるため、半導体チップ１２０の歩留まり低下の問題を解決することができる。第１連結部材１１０は、ファンアウト半導体パッケージ１００Ａに、より広いルーティング領域を提供する。これにより、ファンアウト半導体パッケージ１００Ａの設計自由度をさらに向上させる。その他にも、第１連結部材１１０によりファンアウト半導体パッケージ１００Ａの半導体チップ１２０を封止する封止材１６０の上面を相対的にさらに平らにすることができる。
第１連結部材１１０は、上面１１０Ａと、上記上面１１０Ａと向い合う下面１１０Ｂと、を有する。上面１１０Ａと下面１１０Ｂとの間には、第１絶縁層１１１Ａ、第２絶縁層１１１Ｂ、及び第１再配線層１１２が配置される。第１連結部材１１０は貫通孔１１０Ｘを有しており、貫通孔１１０Ｘは、上面１１０Ａと下面１１０Ｂとの間を貫通する。第１連結部材の下面１１０Ｂには第２再配線層１３２が配置される。第１連結部材１１０は、第１再配線層１１２と第２再配線層１３２との電気的連結のためのビア１１３を含む。第１連結部材１１０は、上面１１０Ａと下面１１０Ｂとの間に配置された構成要素と、上面１１０Ａと下面１１０Ｂに配置された構成要素と、を含む概念である。例えば、一例において第１連結部材１１０は、第１絶縁層１１１Ａ、第２絶縁層１１１Ｂ、第１再配線層１１２、第２再配線層１３２、及びビア１１３を含む上位概念である。貫通孔１１０Ｘは、金属層１３５、第１絶縁層１１１Ａ、第１再配線層１１２、第２絶縁層１１１Ｂ、及び第２再配線層１３２を順次貫通することができる。
第１絶縁層１１１Ａは、実質的にファンアウト半導体パッケージ１００Ａの剛性を維持する構成であって、その材料としては、ファンアウト半導体パッケージ１００Ａを支持することができるものであれば特に限定されない。例えば、絶縁物質が用いられることができる。この際、絶縁物質としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらにガラス繊維及び／または無機フィラーなどの補強材が含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）樹脂などが用いられることができる。または、剛性及び熱伝導度に優れた金属（ｍｅｔａｌ）が用いられることができる。ここで、金属としてはＦｅ−Ｎｉ系合金が用いられることができ、この際、封止材、層間絶縁材料などとの接着力を確保するために、Ｆｅ−Ｎｉ系合金の表面にＣｕめっきを形成してもよい。これら以外にも、その他にガラス（ｇｌａｓｓ）、セラミック（ｃｅｒａｍｉｃ）、プラスチック（ｐｌａｓｔｉｃ）などが用いられることもできる。第１絶縁層１１１Ａの厚さは特に限定されず、半導体チップ１２０の厚さに応じて設計することができる。例えば、半導体チップ１２０の種類に応じて、１００μｍ〜５００μｍ程度であることができる。
第２絶縁層１１１Ｂは、第１再配線層１１２及び第２再配線層１３２を導入するための一種のビルドアップ層であり、その材料としては、絶縁物質であれば特に限定されない。この際、絶縁物質としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらにガラス繊維または無機フィラーなどの補強材が含浸された樹脂、例えば、プリプレグ、ＡＢＦ、ＦＲ−４、ＢＴ樹脂などが用いられることができる。一方、ＰＩＤ（Ｐｈｏｔｏ Ｉｍａｇａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ）樹脂などの感光性絶縁材料を用いる場合、第２絶縁層１１１Ｂをより薄く形成することができ、ビアホールをフォトリソグラフィ法で形成することができるため、ビアのサイズを減少させ、ファインピッチ（ｆｉｎｅ ｐｉｔｃｈ）を容易に具現（例えば、３０μｍ以下）することができる。第２絶縁層１１１Ｂの厚さは特に限定されず、設計事項に応じて多様にデザインすることができる。例えば、第１再配線層１１２を除いた厚さが５μｍ〜２０μｍ程度であり、第１再配線層１１２の厚さを考慮すると１５μｍ〜７０μｍ程度であることができる。
第１絶縁層１１１Ａと第２絶縁層１１１Ｂは、互いに異なる材料で構成されることができる。例えば、第１絶縁層１１１Ａは特に剛性に優れた材料で構成され、第２絶縁層１１１Ｂは剛性にかかわらず、感光性絶縁材料で構成されることができる。このように各絶縁層１１１Ａ、１１１Ｂのパッケージでの役割に応じて適切な材料を選択して用いることができる。例えば、第１絶縁層１１１Ａは、第２絶縁層１１１Ｂより大きい弾性係数（ｅｌａｓｔｉｃ ｍｏｄｕｌｕｓ）を有することができる。また、第１絶縁層１１１Ａは、第２絶縁層１１１Ｂより厚い厚さを有することができる。このようなことも、各絶縁層１１１Ａ、１１１Ｂのパッケージでの役割に関連する。すなわち、第１絶縁層１１１Ａは、厚さが厚いことが剛性の維持及び半導体チップ１２０の固定に有利であり、第２絶縁層１１１Ｂは、厚さが薄いことがビア１１３のサイズの減少に有利であって、電気的経路の短縮に有利である。但し、これに限定されるものではなく、第１絶縁層１１１Ａ及び第２絶縁層１１１Ｂが同一の材料で形成されてもよく、厚さが同じでもよい。
第１再配線層１１２は第１絶縁層１１１Ａと第２絶縁層１１１Ｂとの間に配置される。例えば、第１再配線層１１２は、第１絶縁層１１１Ａの下面上に配置され、第２絶縁層１１１Ｂ内に埋め込まれることができる。すなわち、第１再配線層１１２は第１連結部材１１０の内部に配置される。ここで、第１連結部材１１０の内部に配置されるということは、第１連結部材１１０を基準として上面１１０Ａと下面１１０Ｂとの間に配置されることを意味する。第１再配線層１１２は、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、再配線パターンとして、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅｒ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどの役割を担うことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、パッドパターンとして、ビアパッドなどの役割を担うことができる。このように第１再配線層１１２は再配線機能を担うことができ、第２連結部材１４０、１５０の再配線機能を分担することができる。第１再配線層１１２の形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｄ）、またはこれらの合金などの導電性物質を用いることができる。第１再配線層１１２の厚さも特に限定されず、例えば、それぞれ１０μｍ〜５０μｍ程度であることができる。
第２再配線層１３２は第２絶縁層１１１Ｂの下面１１０Ｂに配置される。すなわち、第２再配線層１３２は第１連結部材１１０の外部に配置される。ここで、第１連結部材１１０の外部に配置されるということは、第１連結部材１１０を基準として上面１１０Ａと下面１１０Ｂとの間に配置されないということを意味する。第２再配線層１３２も再配線パターン及び／またはパッドパターンの役割を担うことができ、例えば、再配線パターンとしてグランド（ＧｒｏｕＮＤ：ＧＮＤ）パターンの役割を担うことができる。また、パッドパターンとしてビアパッドなどの役割を担うことができる。第２再配線層１３２も半導体チップ１２０の配置前に形成されるため、半導体チップ１２０の歩留まり低下の問題を解決することができる。金属層１３５と第２再配線層１３２の厚さは特に限定されず、設計事項に応じて多様にデザインすることができる。例えば、１０μｍ〜５０μｍ程度であることができる。
ビア１１３は、互いに異なる層に形成された再配線層１１２、１３２を電気的に連結させ、その結果、パッケージ１００Ａ内に電気的経路を形成する。ビア１１３は第２絶縁層１１１Ｂを貫通する。ビア１１３の形成材料としても、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｄ）、またはこれらの合金などの導電性物質を用いることができる。ビア１１３は、導電性物質で完全に充填されていてもよく、または導電性物質がビアの壁に沿って形成されたものであってもよい。また、その形状としては、下面に向かうほど直径が小さくなるテーパ状、下面に向かうほど直径が大きくなる逆テーパ状、円筒状などの当該技術分野において公知の全ての形状が適用されることができる。
金属層１３５は第１連結部材１１０の上面１１０Ａに配置される。金属層１３５は、放熱特性の向上及び／または電磁波遮断のための付加的な構成であり、その形成材料としては、熱伝導率の高い金属を特に制限されずに用いることができる。例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｄ）、またはこれらの合金などを用いることができるが、これに限定されるものではない。
半導体チップ１２０は、種々の能動部品（例えば、ダイオード、真空管、トランジスターなど）または受動部品（例えば、インダクター、コンデンサー、抵抗器など）であることができる。または、数百〜数百万個以上の素子が一つのチップ内に集積化されている集積回路（Ｉｎｔｅｒｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）であることができる。必要に応じて、集積回路がフリップチップ形態でパッケージされた半導体チップであってもよい。集積回路は、例えば、セントラルプロセッサー（例えば、ＣＰＵ）、グラフィックプロセッサー（例えば、ＧＰＵ）、デジタル信号プロセッサー、暗号化プロセッサー、マイクロプロセッサー、マイクロコントローラーなどのアプリケーションプロセッサーチップであることができるが、これに限定されるものではない。
半導体チップ１２０はその下面に形成された接続パッド１２０Ｐを有する。接続パッド１２０Ｐは、半導体チップ１２０をパッケージ内の他の構成要素、またはパッケージ外部の構成要素と電気的に連結させるための構成であって、その形成材料としては、導電性物質を特に制限されずに用いることができる。導電性物質としては、同様に銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｄ）、またはこれらの合金などを用いることができるが、これに限定されるものではない。接続パッド１２０Ｐは第１再配線層１１２、第２再配線層１３２、第２連結部材１４０、１５０などにより再配線される。接続パッド１２０Ｐは、埋め込まれた形態であってもよく、または突出した形態であってもよい。埋め込まれた形態の場合、半導体チップ１２０の下面は半導体チップ１２０の外面になる。突出した形態の場合、半導体チップ１２０の下面は接続パッド１２０Ｐが突出した表面になる。半導体チップ１２０の断面における厚さは特に限定されず、半導体チップ１２０の種類によって変わり得る。例えば、半導体チップが集積回路である場合には、１００μｍ〜４８０μｍ程度であることができるが、これに限定されるものではない。
半導体チップ１２０が集積回路である場合には、ボディ（符号不図示）、パッシベーション膜（不図示）、及び接続パッド１２０Ｐを有することができる。ボディは、例えば、活性ウェハーをベースとして形成されることができ、この場合、母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などが用いられることができる。パッシベーション膜は、ボディを外部から保護する機能を担うものであって、例えば、酸化膜または窒化膜などからなってもよく、または酸化膜と窒化膜の二重層からなってもよい。接続パッド１２０Ｐの形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｄ）、またはこれらの合金などの伝導性物質を用いることができる。接続パッド１２０Ｐが形成された面は、活性面（ａｃｔｉｖｅ ｌａｙｅｒ）になる。
第１再配線層１１２及び第２絶縁層１１１Ｂのうち少なくとも一つは、半導体チップ１２０の上面及び下面の間に配置されることができる。半導体チップ１２０は、上面が第１連結部材１１０の上面１１０Ａより下部に位置するように配置されることができる。但し、これに限定されるものではなく、半導体チップ１２０は、上面が第１連結部材１１０の上面１１０Ａと同一面または上部に、また、金属層１３５の上面よりは下部に位置するように配置されることができる。または、金属層１３５の上面と同一面またはそれより上部に位置するように配置されることもできる。
第２連結部材１４０、１５０は、基本的に半導体チップ１２０の接続パッド１２０Ｐを再配線するための構成である。第２連結部材１４０、１５０により、様々な機能を有する数十〜数百個の接続パッド１２０Ｐが再配線されることができ、後述する第１外部接続端子１７５を介して、その機能に応じて外部に物理的及び／または電気的に連結されることができる。第２連結部材１４０、１５０は半導体チップ１２０と連結される。すなわち、第２連結部材１４０、１５０は半導体チップ１２０を支持している。
第２連結部材１４０、１５０は、交互に積層される第２連結部材絶縁層１４１、１５１と、第２連結部材再配線層１４２、１５２と、上記第２連結部材絶縁層１４１、１５１を貫通して上記第２連結部材再配線層１４２、１５２と電気的に連結された第２連結部材ビア１４３、１５３と、を含む。一例によるファンアウト半導体パッケージ１００Ａでは第２連結部材１４０、１５０が複数の層１４０、１５０で構成されているが、これに限定されるものではなく、図面に図示したものと異なって、半導体チップ１２０の種類に応じて単層で構成されてもよく、これよりさらに多くの層で構成されてもよい。
第２連結部材絶縁層１４１、１５１の材料としても、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらにガラス繊維または無機フィラーなどの補強材が含浸された樹脂、例えば、プリプレグ、ＡＢＦ、ＦＲ−４、ＢＴ樹脂などの絶縁物質であれば、特に限定されずに用いられることができる。ＰＩＤ樹脂などの感光性絶縁材料を用いる場合、第２連結部材絶縁層１４１、１５１をより薄く形成することができ、ファインピッチを容易に具現することができる。第２連結部材絶縁層１４１、１５１の材料は、互いに同一であってもよく、必要に応じて互いに異なるものであってもよい。第２連結部材絶縁層１４１、１５１の厚さも特に限定されず、例えば、それぞれ第２連結部材再配線層１４２、１５２を除いた厚さが５μｍ〜２０μｍ程度であり、再配線層１４２、１５２の厚さを考慮すると１５μｍ〜７０μｍ程度であることができる。
第２連結部材再配線層１４２、１５２も、再配線パターン及び／またはパッドパターンの役割を担うことができ、形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｄ）、またはこれらの合金などの導電性物質を用いることができる。第２連結部材再配線層１４２、１５２は、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、再配線パターンとして、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどの役割を担うことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、パッドパターンとして、ビアパッド、外部接続端子パッドなどの役割を担うことができる。第２連結部材再配線層１４２、１５２の厚さも特に限定されず、例えば、それぞれ１０μｍ〜５０μｍ程度であることができる。第２連結部材再配線層１５２のうち露出されたパターンには、必要に応じて表面処理層がさらに形成されることができる。上記表面処理層は、当該技術分野において公知のものであれば特に限定されず、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬなどにより形成されることができる。
第２連結部材ビア１４３、１５３は、互いに異なる層に形成された再配線層１３２、１４２、１５２、接続パッド１２０Ｐなどを電気的に連結させ、その結果、パッケージ１００Ａ内に電気的経路を形成する。第２連結部材ビア１４３、１５３の形成材料としても、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｄ）、またはこれらの合金などの導電性物質を用いることができる。第２連結部材ビア１４３、１５３も導電性物質で完全に充填されていてもよく、または導電性物質がビアの壁に沿って形成されたものであってもよい。また、その形状としては、下面に向かうほど直径が小さくなるテーパ状、下面に向かうほど直径が大きくなる逆テーパ状、円筒状などの当該技術分野において公知の全ての形状が適用されることができる。
第２連結部材１４０、１５０は、上記第１連結部材１１０と半導体チップ１２０とを連結させる。ここで、第１連結部材１１０と半導体チップ１２０とが第２連結部材１４０、１５０により連結されるというのは、第１連結部材１１０と半導体チップ１２０は互いに離隔されているが、第２連結部材１４０、１５０がこれら１１０、１２０の両方に連結されていて、第２連結部材１４０、１５０を介してこれら１１０、１２０が互いに連結されていることを意味する。
第１連結部材１１０は迂回（ｂｙｐａｓｓ）して半導体チップ１２０と電気的に連結される。第２連結部材１４０、１５０は直接（ｄｉｒｅｃｔ）上記半導体チップ１２０と電気的に連結される。すなわち、第１連結部材１１０は半導体チップ１２０の側部に位置するため、第２連結部材１４０、１５０を介して半導体チップ１２０と電気的に連結される。つまり、第１連結部材１１０の第１再配線層１１２及び第２再配線層１３２は、第２連結部材１４０、１５０を経て半導体チップ１２０と電気的に連結され、第２連結部材１４０、１５０は直接半導体チップ１２０と電気的に連結される。第１連結部材１１０の第１再配線層１１２及び第２再配線層１３２はまた、半導体チップ１２０と電気的に直接連結されなくてもよい。
封止材１６０は半導体チップ１２０を保護するための構成であって、そのために、封止材１６０は第１連結部材１１０及び半導体チップ１２０の少なくとも一部を封止する。封止形態は特に制限されず、半導体チップ１２０を囲む形態であればよい。例えば、封止材１６０は、半導体チップ１２０を覆い、且つ第１連結部材１１０の貫通孔１１０Ｘ内の残りの空間を満たすことができるとともに、第１連結部材１１０も覆うことができる。封止材１６０が貫通孔１１０Ｘを満たすことで、接着剤の役割を担うとともに、半導体チップ１２０のバックリングを減少させる役割も担うことができる。封止材１６０は、半導体チップ１２０の下面を除いた全ての面を覆うことができる。半導体チップ１２０の下面の場合、半導体チップ１２０の接続パッド１２０Ｐの突出した形態に応じて一部のみを覆うことができる。
封止材１６０は、複数の材料からなる複数の層で構成されることができる。例えば、貫通孔１１０Ｘ内の空間を第１封止材で満たした後、第１連結部材１１０及び半導体チップ１２０を第２封止材で覆うことができる。または、第１封止材を用いて貫通孔１１０Ｘ内の空間を満たすとともに、所定の厚さで第１連結部材１１０及び半導体チップ１２０を覆い、その後、第１封止材上に第２封止材を所定の厚さでさらに覆う形態で用いることもできる。その他にも様々な形態に応用され得ることは勿論である。封止材１６０で満たされた貫通孔１１０Ｘ内の空間の間隔は特に限定されず、通常の技術者が最適化することができる。例えば、１０μｍ〜１５０μｍ程度であることができるが、これに限定されるものではない。
封止材１６０の具体的な材料としては、特に限定されず、例えば、絶縁物質が用いられることができる。この際、絶縁物質としても、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、これらにガラス繊維及び／または無機フィラーなどの補強材が含浸された樹脂、例えば、プリプレグ、ＡＢＦなどが用いられることができる。また、ＥＭＣなどの公知のモールディング材料を用いてもよいことは勿論である。ガラス繊維及び／または無機フィラーと絶縁樹脂を含む材料を用いる場合、反りの制御により効果的であり得る。
封止材１６０は、第１連結部材１１０の第１絶縁層１１１Ａの材料より低い弾性係数を有することができる。例えば、封止材１６０の弾性係数は１５ＧＰａ以下、例えば、５０ＭＰａ〜１５ＧＰａ程度であることができる。封止材１６０の弾性係数が相対的に小さいほど、半導体チップ１２０に対するバックリング効果及び応力分散効果により、パッケージ１００Ａの反りを減少させることができる。具体的に、封止材１６０が貫通孔１１０Ｘの空間を満たすことにより、半導体チップ１２０に対するバックリング効果を奏することができ、半導体チップ１２０を覆うことにより、半導体チップ１２０で発生する応力を分散及び緩和させることができる。但し、弾性係数が小さすぎる場合には、変形が激しくて封止材の基本的な役割を担うことができなくなる恐れがある。弾性係数は応力と変形の比を意味し、ＫＳ Ｍ ３００１、ＫＳ Ｍ ５２７−３、ＡＳＴＭ Ｄ８８２などに明示された引張試験により測定することができる。
封止材１６０には、電磁波遮断のために、必要に応じて導電性粒子が含まれることができる。導電性粒子としては、電磁波遮断が可能なものであれば何れも用いることができ、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｄ）、半田（ｓｏｌｄｅｒ）などを用いて形成されることができるが、これは一例に過ぎず、特にこれに限定されるものではない。
一例によるファンアウト半導体パッケージ１００Ａは、第２連結部材１４０、１５０の下部に配置されたパッシベーション層１７０をさらに含むことができる。パッシベーション層１７０は、第２連結部材１４０、１５０を外部の物理的、化学的損傷などから保護するための構成である。パッシベーション層１７０は、第２連結部材１４０、１５０の第２連結部材再配線層１５２の少なくとも一部を露出させる第１開口部１７１を有する。第１開口部１７１は、第２連結部材再配線層１５２の一部の上面を露出させるが、場合によっては、側面を露出させることもできる。
パッシベーション層１７０の材料としては、特に限定されず、例えば、半田レジストを用いることができる。その他にも、第１連結部材１１０の第２絶縁層１１１Ｂ及び／または第２連結部材１４０、１５０の第２連結部材絶縁層１４１、１５１と同一の材料、例えば、同一のＰＩＤ樹脂、ＡＢＦなどを用いることもできる。パッシベーション層１７０は単層であることが一般的であるが、必要に応じて多層で構成されてもよい。ＡＢＦなどを用いる場合、パッケージの信頼性の改善に効果的であり得る。
一例によるファンアウト半導体パッケージ１００Ａは、パッシベーション層１７０の第１開口部１７１に配置されて外部に露出された第１外部接続端子１７５をさらに含むことができる。第１外部接続端子１７５は、ファンアウト半導体パッケージ１００Ａを外部と物理的及び／または電気的に連結させるための構成である。例えば、ファンアウト半導体パッケージ１００Ａは、第１外部接続端子１７５を介して電子機器のメインボードに実装される。第１外部接続端子１７５は第１開口部１７１に配置され、第１開口部１７１を介して露出された第２連結部材再配線層１５２と連結される。これにより、半導体チップ１２０とも電気的に連結される。
第１外部接続端子１７５は、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｄ）、半田（ｓｏｌｄｅｒ）などで形成されることができるが、これは一例に過ぎず、材質が特にこれに限定されるものではない。第１外部接続端子１７５は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであることができる。第１外部接続端子１７５は多重層または単一層からなることができる。多重層からなる場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層からなる場合には、スズ−銀半田や銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。
第１外部接続端子１７５の少なくとも一つはファン−アウト（ｆａｎ−ｏｕｔ）領域に配置される。ファン−アウト（ｆａｎ−ｏｕｔ）領域とは、半導体チップが配置されている領域を外れた領域を意味する。すなわち、一例によるファンアウト半導体パッケージ１００Ａはファン−アウト（ｆａｎ−ｏｕｔ）パッケージである。ファン−アウト（ｆａｎ−ｏｕｔ）パッケージは、ファン−イン（ｆａｎ−ｉｎ）パッケージに比べて信頼性に優れており、多数のＩ／Ｏ端子が具現可能であって、３Ｄ接続（３Ｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージなどに比べて、別の基板がなくても電子機器に実装可能であるため、パッケージの厚さを薄く製造することができ、価格競争力に優れる。
第１外部接続端子１７５の数、間隔、配置形態などは特に限定されず、通常の技術者であれば、設計事項に応じて十分に変形可能である。例えば、第１外部接続端子１７５の数は、半導体チップ１２０の接続パッド１２０Ｐの数に応じて数十〜数千個であることができ、これに限定されず、それ以上またはそれ以下の数を有してもよい。
図５ａ〜図５ｌは、ファンアウト半導体パッケージ１００Ａの概略的な製造工程の一例を示す図である。
ファンアウト半導体パッケージ１００Ａの製造例についての説明のうち、上述の説明と重複する内容は省略し、相違点を中心として説明する。
図５ａを参照すると、第１絶縁層１１１Ａを準備する。第１絶縁層１１１Ａのサイズは、大量生産が容易であるように様々なサイズに製作及び活用可能である。すなわち、大型サイズの第１絶縁層１１１Ａを準備し、後述する過程により複数のファンアウト半導体パッケージ１００Ａを製造した後、ソーイング（Ｓａｗｉｎｇ）工程により個別的なユニットパッケージにシンギュレーションすることもできる。第１絶縁層１１１Ａには、必要に応じて、優れた整合性（Ｐｉｃｋ−ａｎｄ−Ｐｌａｃｅ：Ｐ＆Ｐ）のための基準マーク（ｆｉｄｕｃｉａｌ ｍａｒｋ）があり、これにより、半導体チップ１２０の実装位置をより明確にすることができるため、製作の完成度を高めることができる。第１絶縁層１１１Ａの上面及び下面には、薄い金属層、例えば、銅箔（符号未表示）などが形成されていることができ（Ｃｏｐｐｅｒ Ｃｌａｄ Ｌａｍｉｎａｔｅｄ：ＣＣＬ）、これは、後続工程で再配線層などを形成するための基礎シード層の役割を担うことができる。
図５ｂを参照すると、第１絶縁層１１１Ａの上面及び下面にそれぞれ金属層１３５及び第１再配線層１１２を形成する。金属層１３５及び第１再配線層１１２は公知の方法で形成することができ、例えば、ドライフィルムパターンを用いて、電解銅めっきまたは無電解銅めっきなどで形成することができる。より具体的には、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）、サブトラクティブ（Ｓｕｂｔｒａｃｔｉｖｅ）、アディティブ（Ａｄｄｉｔｉｖｅ）、ＳＡＰ（Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）などの方法により形成することができるが、これに限定されるものではない。
図５ｃを参照すると、第１絶縁層１１１Ａの下面に第２絶縁層１１１Ｂを形成する。第２絶縁層１１１Ｂの形成方法も公知の方法が可能であり、例えば、第２絶縁層１１１Ｂの前駆体を第１絶縁層１１１Ａの下面にラミネートしてから硬化する方法、第２絶縁層１１１Ｂの材料を第１絶縁層１１１Ａの下面上に塗布してから硬化する方法などで形成することができるが、これに限定されるものではない。ラミネート方法としては、例えば、前駆体を高温で所定時間加圧した後、減圧し、室温に冷やすホットプレス（ｈｏｔ ｐｒｅｓｓ）工程を行った後、コールドプレス（ｃｏｌｄ ｐｒｅｓｓ）工程で冷やして作業ツールを分離する方法などを用いることができる。塗布方法としては、例えば、スキージでインクを塗布するスクリーン（ｓｃｒｅｅｎ）印刷法、インクを霧化して塗布する方式のスプレー（ｓｐｒａｙ）印刷法などを用いることができる。硬化の際には、後工程でフォトリソグラフィ法などを用いるために、完全に硬化されないように乾燥することができる。
図５ｄを参照すると、第２絶縁層１１１Ｂに第２再配線層１３２及びビア１１３を形成する。ビアホール（不図示）は、機械的ドリル及び／またはレーザードリルを用いて形成することができる。ここで、上記レーザードリルはＣＯ２レーザーまたはＹＡＧレーザーであることができるが、これに限定されるものではない。ビアホール（不図示）を機械的ドリル及び／またはレーザードリルを用いて形成した場合、デスミア処理を施すことで、ビアホール（不図示）内の樹脂スミアを除去する。このデスミア処理は、例えば、過マンガン酸塩法などにより行うことができる。第２絶縁層１１１ＢがＰＩＤ樹脂などを含む場合、ビアホールはフォトリソグラフィ法で形成してもよい。ビアホールを形成した後、第２再配線層１３２及びビア１１３も、ドライフィルムパターンを用いて、電解銅めっきまたは無電解銅めっきなどにより形成することができる。より具体的には、ＣＶＤ、ＰＶＤ、スパッタリング、サブトラクティブ、アディティブ、ＳＡＰ、ＭＳＡＰなどの方法を用いて形成することができるが、これに限定されるものではない。
図５ｅを参照すると、第１連結部材１１０の上面１１０Ａ及び下面１１０Ｂを貫通する貫通孔１１０Ｘを形成する。貫通孔１１０Ｘを形成する方法も特に限定されず、例えば、機械的ドリル及び／またはレーザードリル、研磨用粒子を用いるサンドブラスト法、プラズマを用いるドライエッチング法などにより行うことができる。同様に、貫通孔１１０Ｘを機械的ドリル及び／またはレーザードリルを用いて形成した場合、過マンガン酸塩法などのデスミア処理を施すことで、貫通孔１１０Ｘ内の樹脂スミアを除去する。貫通孔１１０Ｘのサイズや形状などは、実装される半導体チップ１２０のサイズや形状、数などに応じて設計する。一連の過程を経て、貫通孔１１０Ｘを有する第１連結部材１１０が形成される。
図５ｆを参照すると、第２再配線層１３２に粘着フィルム１９０を貼り付ける。粘着フィルム１９０としては、第２再配線層１３２を固定することができるものであれば何れも用いることができ、非制限的な一例として、公知のテープなどを用いることができる。公知のテープの例としては、熱処理により付着力が弱化する熱処理硬化性接着テープ、紫外線の照射により付着力が弱化する紫外線硬化性接着テープなどが挙げられる。
図５ｇを参照すると、貫通孔１１０Ｘ内に半導体チップ１２０を配置する。具体的に、第１連結部材１１０の貫通孔１１０Ｘを介して露出された上記粘着フィルム１９０に半導体チップ１２０を付着して配置する。半導体チップ１２０は、接続パッド１２０Ｐが粘着フィルム１９０に付着するように、フェイス−ダウン（ｆａｃｅ−ｄｏｗｎ）の形態で配置される。半導体チップ１２０の接続パッド１２０Ｐが埋め込まれた形態の場合、第２再配線層１３２の下面と半導体チップ１２０の下面は実質的に同一平面に存在することができる。例えば、これらの間の距離は第２再配線層１３２の厚さより小さくてもよい。半導体チップ１２０の接続パッド１２０Ｐが突出した形態の場合、第２再配線層１３２の下面と接続パッド１２０Ｐの下面は実質的に同一平面に存在することができる。例えば、これらの間の距離は第２再配線層１３２の厚さより小さくてもよい。
図５ｈを参照すると、封止材１６０を用いて半導体チップ１２０を封止する。封止材１６０は、第１連結部材１１０及び半導体チップ１２０を覆い、且つ貫通孔１１０Ｘ内の空間を満たす。封止材１６０は公知の方法により形成することができ、例えば、封止材１６０の前駆体をラミネートしてから硬化することで形成することができる。または、粘着フィルム１９０上に半導体チップ１２０を封止することができるように、予備封止材を塗布してから硬化することで形成することもできる。硬化により半導体チップ１２０が固定される。ラミネート方法としては、例えば、前駆体を高温で一定時間加圧した後、減圧し、室温に冷やすホットプレス工程を行った後、コールドプレス工程で冷やして作業ツールを分離する方法などを用いることができる。塗布方法としては、例えば、スキージでインクを塗布するスクリーン印刷法、インクを霧化して塗布する方式のスプレー印刷法などを用いることができる。
図５ｉを参照すると、粘着フィルム１９０を剥離する。剥離方法としては特に制限されず、公知の方法により行うことができる。例えば、粘着フィルム１９０として、熱処理により付着力が弱化する熱処理硬化性接着テープ、紫外線の照射により付着力が弱化する紫外線硬化性接着テープなどを用いた場合、粘着フィルム１９０を熱処理して付着力を弱化させてから剥離するか、または粘着フィルム１９０に紫外線を照射して付着力を弱化させてから剥離することができる。
図５ｊを参照すると、先ず、第１連結部材１１０及び半導体チップ１２０の下部に第２連結部材絶縁層１４１を形成した後、第２連結部材再配線層１４２及び第２連結部材ビア１４３を形成することで第２連結部材１４０を形成する。次いで、第２連結部材絶縁層１４１の下部にさらに第２連結部材絶縁層１５１を形成した後、第２連結部材再配線層１５２及び第２連結部材ビア１５３を形成することで第２連結部材１５０を形成する。第２連結部材１４０、１５０の具体的な形成方法は、上述の説明のとおりである。第２連結部材絶縁層１４１と封止材１６０の間の境界は第２再配線層１３２の下面と実質的に同一平面に存在することができる。例えば、境界と第２再配線層１３２の下面の間の距離は第２再配線層１３２の厚さより小さくてもよい。また、半導体チップ１２０の接続パッド１２０Ｐの突出の有無によって、境界は半導体チップ１２０の下面または接続パッド１２０Ｐの下面と実質的に同一平面に存在することができる。例えば、境界と半導体チップ１２０の下面または接続パッド１２０Ｐの下面の間の距離は第２再配線層１３２の厚さより小さくてもよい。このような境界は、第２連結部材絶縁層１４１と封止材１６０が互いに異なる物質を含む場合に存在するか、または互いに同じ物質を含んでも互いに異なる工程などを経る場合に存在することができる。
図５ｋを参照すると、第２連結部材１４０、１５０の下部に配置されたパッシベーション層１７０を形成する。パッシベーション層１７０も、パッシベーション層１７０の前駆体をラミネートしてから硬化させる方法、パッシベーション層１７０の形成材料を塗布してから硬化させる方法などにより形成することができる。ラミネート方法としては、例えば、前駆体を高温で一定時間加圧した後、減圧し、室温に冷やすホットプレス工程を行った後、コールドプレス工程で冷やして作業ツールを分離する方法などを用いることができる。塗布方法としては、例えば、スキージでインクを塗布するスクリーン印刷法、インクを霧化して塗布する方式のスプレー印刷法などを用いることができる。硬化の際には、後工程でフォトリソグラフィ法などを用いるために、完全に硬化されないように乾燥することができる。
図５ｌを参照すると、パッシベーション層１７０に、第２連結部材再配線層１５２の少なくとも一部が露出されるように第１開口部１７１を形成する。第１開口部１７１は機械的ドリル及び／またはレーザードリルを用いて形成してもよく、またはフォトリソグラフィ法で形成してもよい。機械的ドリル及び／またはレーザードリルを用いて形成した場合、過マンガン酸塩法などを用いてデスミア処理を施すことで、樹脂スミアを除去する。その後、第１開口部１７１に配置された第１外部接続端子１７５を形成する。第１外部接続端子１７５の形成方法は特に限定されず、その構造や形態に応じて、当該技術分野において公知の方法により形成することができる。第１外部接続端子１７５はリフロー（ｒｅｆｌｏｗ）により固定されることができ、固定力を強化するために、第１外部接続端子１７５の一部はパッシベーション層１７０に埋め込まれ、残りの部分は外部に露出されるようにすることで、信頼性を向上させることができる。場合によっては、第１開口部１７１のみを形成してもよく、第１外部接続端子１７５は、必要に応じてパッケージ１００Ａの購買顧客社で別の工程により形成することができる。
図６はファンアウト半導体パッケージの他の一例を概略的に示す断面図である。
図７は図６のＩＩ−ＩＩ´線に沿ったファンアウト半導体パッケージの概略的な切断平面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージ１００Ｂは、貫通孔１１０Ｘを有する第１連結部材１１０と、上記第１連結部材１１０の貫通孔１１０Ｘ内に配置された半導体チップ１２０と、上記第１連結部材１１０及び上記半導体チップ１２０の下部に配置された第２連結部材１４０、１５０と、上記半導体チップ１２０を封止する封止材１６０と、を含む。上記第１連結部材１１０(図８ｆ参照)は、第１絶縁層１１１Ａと、第２絶縁層１１１Ｂと、上記第１絶縁層１１１Ａと第２絶縁層１１１Ｂとの間に配置された第１再配線層１１２と、上記第１絶縁層１１１Ａを貫通するビア１１５と、上記第２絶縁層１１１Ｂを貫通するビア１１３と、上記第１絶縁層１１１Ａの上面１１０Ａに配置された第３再配線層１３１と、上記第２絶縁層１１１Ｂの下面１１０Ｂに配置された第２再配線層１３２と、を含む。
貫通孔１１０Ｘは、第３再配線層１３１、第１絶縁層１１１Ａ、第１再配線層１１２、第２絶縁層１１１Ｂ、及び第２再配線層１３２を順次貫通することができる。第１再配線層１１２及び第２絶縁層１１１Ｂのうち少なくとも一つは、半導体チップ１２０の上面及び下面の間に配置されることができる。半導体チップ１２０は、上面が第１連結部材１１０の上面１１０Ａより下部に位置するように配置されることができる。但し、これに限定されるものではなく、半導体チップ１２０は、上面が第１連結部材１１０の上面１１０Ａと同一面または上部に、また、第３再配線層１３１の上面よりは下部に位置するように配置されることができる。または、第３再配線層１３１の上面と同一面またはそれより上部に位置するように配置されることもできる。
以下、他の一例によるファンアウト半導体パッケージ１００Ｂに含まれるそれぞれの構成についてより詳細に説明するが、上述の内容と重複する内容は省略し、相違点を中心として説明する。
第２再配線層１３２は第２絶縁層１１１Ｂの下面１１０Ｂに配置される。すなわち、第２再配線層１３２は第１連結部材１１０の外部に配置される。第３再配線層１３１は第１絶縁層１１１Ａの上面１１０Ａに配置される。すなわち、第３再配線層１３１も第１連結部材１１０の外部に配置される。ここで、第１連結部材１１０の外部に配置されるということは、第１連結部材１１０を基準として上面１１０Ａと下面１１０Ｂとの間に配置されないことを意味する。第３及び第２再配線層１３１、１３２は、再配線パターン及び／またはパッドパターンの役割を担うことができ、その形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｄ）、またはこれらの合金などの導電性物質を用いることができる。第３及び第２再配線層１３１、１３２は、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、再配線パターンとして、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターン、信号（Ｓ）パターン、ボンドフィンガー（ＢＦ）パターンなどの役割を担うことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターン、ボンドフィンガー（ＢＦ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、パッドパターンとして、ビアパッド、ビアパッド、外部接続端子パッドなどの役割を担うことができる。第１連結部材１１０にビアパッドの役割を担うパッドパターンが配置されているため、第２連結部材１４０、１５０にビアパッドを形成する必要がなく、その分だけ、設計面積が増加する。これにより、設計自由度が向上する。第３及び第２再配線層１３１、１３２の厚さも特に限定されず、例えば、それぞれ１０μｍ〜５０μｍ程度であることができる。第３再配線層１３１のうち露出されたパターンには、必要に応じて表面処理層がさらに形成されることができる。上記表面処理層は、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬなどにより形成されることができる。
第１絶縁層１１１Ａを貫通するビア１１５は、互いに異なる層に配置された再配線層１３１、１１２を電気的に連結させる役割をし、その形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｄ）、またはこれらの合金などの導電性物質を用いることができる。ビア１１５は、再配線層１３１、１１２のうちビアパッドの役割を担うパッドパターンと直接連結される。ビア１１５の数、間隔、配置形態などは特に限定されず、通常の技術者であれば、設計事項に応じて十分に変形可能である。例えば、ファンアウト半導体パッケージ１００Ｂ上に実装される他のパッケージの形態に応じて、図面に示すように第１絶縁層１１１Ａの特定領域にのみ互いに離隔してビア１１５が配置されてもよく、これと異なって、第１絶縁層１１１Ａの全面に互いに離隔して全て配置されてもよい。第１絶縁層１１１Ａの材料として金属を用いる場合、例えば、Ｆｅ−Ｎｉ系合金などを用いる場合、ビア１１５や再配線層１３１、１１２との電気的絶縁のために、金属とビア１１５及び／または再配線層１３１、１１２との間に絶縁材料を配置することができる。ビア１１５はビア１１３より直径が大きければよい。但し、これに限定されるものではなく、第１絶縁層１１１Ａによってビア１１５がビア１１３と実質的に同一の形状、直径などを有することができることは勿論である。
他の一例によるファンアウト半導体パッケージ１００Ｂでは、封止材１６０が、第１連結部材１１０の上面１１０Ａに配置された第３再配線層１３１の少なくとも一部を露出させる第２開口部１６１を有することができる。また、封止材１６０の第２開口部１６１に配置されて外部に露出される第２外部接続端子１８５をさらに含むことができる。第２外部接続端子１８５は、ファンアウト半導体パッケージ１００Ｂ上の他の半導体チップやパッケージなどを物理的及び／または電気的に連結させるための構成である。例えば、ファンアウト半導体パッケージ１００Ｂ上に、第２外部接続端子１８５を介して他のファンアウト半導体パッケージが実装されて、パッケージオンパッケージ構造をなすことができる。外部接続端子は、封止材１６０の第２開口部１６１に配置され、第２開口部１６１を介して露出された第３再配線層１３１と連結される。これにより、半導体チップ１２０とも電気的に連結される。
第２外部接続端子１８５は、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｄ）、半田（ｓｏｌｄｅｒ）などで形成されることができるが、これは一例に過ぎず、その材質が特にこれに限定されるものではない。第２外部接続端子１８５は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであることができる。第２外部接続端子１８５は多重層または単一層からなることができる。多重層からなる場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層からなる場合には、スズ−銀半田や銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。
図８ａ〜図８ｍは、ファンアウト半導体パッケージ１００Ｂの概略的な製造工程の一例を示す図である。
ファンアウト半導体パッケージ１００Ｂの製造例についての説明のうち、上述の説明と重複する内容は省略し、相違点を中心として説明する。
図８ａを参照すると、第１絶縁層１１１Ａを準備する。図８ｂを参照すると、第１絶縁層１１１Ａの上面及び下面を貫通する貫通孔１１１Ｙを形成する。貫通孔１１１Ｙは機械的ドリル及び／またはレーザードリルを用いて形成することができ、ここで、上記レーザードリルはＣＯ２レーザーまたはＹＡＧレーザーであることができるが、これに限定されるものではない。機械的ドリル及び／またはレーザードリルを用いて形成した場合、デスミア処理を施すことで、貫通孔１１１Ｙ内の樹脂スミアを除去する。このデスミア処理は、例えば、過マンガン酸塩法などを用いて行うことができる。場合によっては、フォトリソグラフィ法で形成してもよい。図８ｃを参照すると、第１絶縁層１１１Ａの上面及び下面に、それぞれ第３再配線層１３１及び第１再配線層１１２を形成する。また、貫通孔１１１Ｙを導電性物質で満たすことで、ビア１１５を形成する。これらも公知の方法で形成することができ、例えば、ドライフィルムパターンを用いて、電解銅めっきまたは無電解銅めっきなどにより形成することができる。より具体的には、ＣＶＤ、ＰＶＤ、スパッタリング、サブトラクティブ、アディティブ、ＳＡＰ、ＭＳＡＰなどの方法により形成することができるが、これに限定されるものではない。図８ｄを参照すると、第１絶縁層１１１Ａの下面に第２絶縁層１１１Ｂを形成する。図８ｅを参照すると、第２絶縁層１１１Ｂに第２再配線層１３２及びビア１１３を形成する。図８ｆを参照すると、第１絶縁層１１１Ａ及び第２絶縁層１１１Ｂを貫通する貫通孔１１０Ｘを形成する。その結果、貫通孔１１０Ｘを有する第１連結部材１１０が形成される。
図８ｇを参照すると、第２再配線層１３２に粘着フィルム１９０を貼り付ける。図８ｈを参照すると、貫通孔１１０Ｘ内に半導体チップ１２０を配置する。図８ｉを参照すると、封止材１６０を用いて半導体チップ１２０を封止する。図８ｊを参照すると、粘着フィルム１９０を剥離する。図８ｋを参照すると、第２連結部材絶縁層１４１、第２連結部材再配線層１４２、第２連結部材ビア１４３を含む第２連結部材１４０を形成する。その後、さらに第２連結部材絶縁層１５１、第２連結部材再配線層１５２、第２連結部材ビア１５３を含む第２連結部材１５０を形成する。図８ｌを参照すると、第２連結部材１４０、１５０と連結されるパッシベーション層１７０を形成する。図８ｍを参照すると、パッシベーション層１７０の第１開口部１７１及びこれに配置された第１外部接続端子１７５を形成する。また、封止材１６０の外表面に第３再配線層１３１の少なくとも一部が露出されるように第２開口部１６１を形成し、第２開口部１６１に配置された第２外部接続端子１８５を形成する。第２開口部１６１は、機械的ドリル及び／またはレーザードリルを用いて形成してもよく、またはフォトリソグラフィ法で形成してもよい。機械的ドリル及び／またはレーザードリルを用いて形成した場合、過マンガン酸塩法などを用いてデスミア処理を施すことで、樹脂スミアを除去する。第２外部接続端子１８５は、その構造や形態に応じて、当該技術分野において公知の方法により形成することができる。第２外部接続端子１８５はリフローにより固定されることができ、固定力を強化するために、第２外部接続端子１８５の一部は封止材１６０に埋め込まれ、残りの部分は外部に露出されるようにすることで、信頼性を向上させることができる。場合によっては、封止材１６０の第２開口部１６１に配置された第２外部接続端子１８５のみを形成することができ、パッシベーション層１７０には第１開口部１７１のみを形成し、第１開口部１７１に配置された第１外部接続端子１７５は、必要に応じてパッケージ１００Ｂの購買顧客社で別の工程により形成することができる。
図９はファンアウト半導体パッケージの他の一例を概略的に示す断面図である。
図１０は図９のＩＩＩ−ＩＩＩ´線に沿ったファンアウト半導体パッケージの概略的な切断平面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージ１００Ｃは、貫通孔１１０Ｘを有する第１連結部材１１０と、上記第１連結部材１１０の貫通孔１１０Ｘ内に配置された半導体チップ１２０と、上記第１連結部材１１０及び上記半導体チップ１２０の下部に配置された第２連結部材１４０、１５０と、上記半導体チップ１２０を封止する封止材１６０と、上記封止材１６０上に配置されたバックサイド再配線層１６２と、上記封止材１６０を貫通するバックサイドビア１６３と、を含む。上記第１連結部材１１０(図１１ｆ参照)は、第１絶縁層１１１Ａと、第２絶縁層１１１Ｂと、上記第１絶縁層１１１Ａと第２絶縁層１１１Ｂとの間に配置された第１再配線層１１２と、上記第１絶縁層１１１Ａを貫通するビア１１５と、上記第２絶縁層１１１Ｂを貫通するビア１１３と、上記第１絶縁層１１１Ａの上面１１０Ａに配置された第３再配線層１３１と、上記第２絶縁層１１１Ｂの下面１１０Ｂに配置された第２再配線層１３２と、を含む。
貫通孔１１０Ｘは、第３再配線層１３１、第１絶縁層１１１Ａ、第１再配線層１１２、第２絶縁層１１１Ｂ、及び第２再配線層１３２を順次貫通することができる。第１再配線層１１２及び第２絶縁層１１１Ｂのうち少なくとも一つは、半導体チップ１２０の上面及び下面の間に配置されることができる。半導体チップ１２０は、上面が第１連結部材１１０の上面１１０Ａより下部に位置するように配置されることができる。但し、これに限定されるものではなく、半導体チップ１２０は、上面が第１連結部材１１０の上面１１０Ａと同一面または上部に、また、第３再配線層１３１の上面よりは下部に位置するように配置されることができる。または、第３再配線層１３１の上面と同一面またはそれより上部に位置するように配置されることもできる。
以下、他の一例によるファンアウト半導体パッケージ１００Ｃに含まれるそれぞれの構成についてより詳細に説明するが、上述の内容と重複する内容は省略し、相違点を中心として説明する。
第１絶縁層１１１Ａを貫通するビア１１５の数、間隔、配置形態なども特に限定されず、通常の技術者であれば、設計事項に応じて十分に変形可能である。例えば、ファンアウト半導体パッケージ１００Ｃ上に実装される他のパッケージの形態に応じて、図面に示すように、互いに離隔して第１絶縁層１１１Ａの全面にビア１１５が配置されてもよく、これと異なって、第１絶縁層１１１Ａの特定領域にのみ互いに離隔して配置されてもよい。
封止材１６０上に配置されたバックサイド再配線層１６２は、再配線パターン及び／またはパッドパターンの役割を担うことができ、その形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｄ）、またはこれらの合金などの導電性物質を用いることができる。具体的な例は上述のとおりである。バックサイド再配線層１６２は、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、再配線パターンとして、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターン、信号（Ｓ）パターンなどの役割を担うことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、パッドパターンとして、ビアパッド、外部接続端子パッドなどの役割を担うことができる。封止材１６０上の全面にバックサイド再配線層１６２を配置することができ、第２外部接続端子１８５も、これに応じて、後述するカバー層１８０の全面に配置することができ、様々な設計が可能である。バックサイド再配線層１６２の厚さも特に限定されず、例えば、それぞれ１０μｍ〜５０μｍ程度であることができる。バックサイド再配線層１６２のうち露出されたバックサイド再配線層１６２には、必要に応じて表面処理層がさらに形成されることができる。上記表面処理層は、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬなどにより形成されることができる。
封止材１６０の一部を貫通するバックサイドビア１６３は、互いに異なる層に形成された再配線層１３１、１６２を電気的に連結させ、その結果、パッケージ１００Ｃ内に電気的経路を形成する。バックサイドビア１６３の形成材料としても、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｄ）、またはこれらの合金などの導電性物質を用いることができる。バックサイドビア１６３は、導電性物質で完全に充填されていてもよく、または導電性物質がビアの壁に沿って形成されたものであってもよい。また、その形状としては、下面に向かうほど直径が小さくなるテーパ状、下面に向かうほど直径が大きくなる逆テーパ状、円筒状などの当該技術分野において公知の全ての形状が適用されることができる。
他の一例によるファンアウト半導体パッケージ１００Ｃは、封止材１６０の上部に配置されたカバー層１８０をさらに含むことができる。カバー層１８０は、封止材１６０やバックサイド再配線層１６２などを外部の物理的、化学的損傷などから保護するための構成である。カバー層１８０は、封止材１６０上に配置されたバックサイド再配線層１６２の少なくとも一部を露出させる第３開口部１８１を有する。第３開口部１８１は、バックサイド再配線層１６２の一部の上面を露出させるが、場合によっては、側面を露出させることもできる。カバー層１８０の材料としては特に限定されず、例えば、半田レジストを用いることができる。その他にも、様々なＰＩＤ樹脂、ＡＢＦなどを用いることができる。カバー層１８０は、必要に応じて多層で構成されてもよい。
他の一例によるファンアウト半導体パッケージ１００Ｃは、カバー層１８０の第３開口部１８１に配置された第２外部接続端子１８５をさらに含むことができる。第２外部接続端子１８５は第３開口部１８１に配置され、第３開口部１８１を介して露出されたバックサイド再配線層１６２と連結される。すなわち、第２外部接続端子１８５は、ファンアウト半導体パッケージ１００Ｂでのように封止材１６０の第２開口部１６１に配置されることができるが、ファンアウト半導体パッケージ１００Ｃでのようにカバー層１８０の第３開口部１８１に配置されることもできる。
図１１ａ〜図１１ｍは、ファンアウト半導体パッケージ１００Ｃの概略的な製造工程の一例を示す図である。
ファンアウト半導体パッケージ１００Ｃの製造例についての説明のうち、上述の説明と重複する内容は省略し、相違点を中心として説明する。
図１１ａを参照すると、第１絶縁層１１１Ａを準備する。図１１ｂを参照すると、第１絶縁層１１１Ａの上面及び下面を貫通する貫通孔１１１Ｙを形成する。図１１ｃを参照すると、第１絶縁層１１１Ａの上面及び下面にそれぞれ第３再配線層１３１及び第１再配線層１１２を形成する。また、貫通孔１１１Ｙを導電性物質で満たすことで、ビア１１５を形成する。図１１ｄを参照すると、第１絶縁層１１１Ａの下面に第２絶縁層１１１Ｂを形成する。図１１ｅを参照すると、第２絶縁層１１１Ｂに第２再配線層１３２及びビア１１３を形成する。図１１ｆを参照すると、第１絶縁層１１１Ａ及び第２絶縁層１１１Ｂを貫通する貫通孔１１０Ｘを形成する。その結果、貫通孔１１０Ｘを有する第１連結部材１１０が形成される。
図１１ｇを参照すると、第２再配線層１３２に粘着フィルム１９０を貼り付ける。図１１ｈを参照すると、貫通孔１１０Ｘ内に半導体チップ１２０を配置する。図１１ｉを参照すると、封止材１６０を用いて半導体チップ１２０を封止する。図１１ｊを参照すると、粘着フィルム１９０を剥離する。図１１ｋを参照すると、第２連結部材絶縁層１４１、第２連結部材再配線層１４２、第２連結部材ビア１４３を含む第２連結部材１４０を形成する。その後、さらに第２連結部材絶縁層１５１、第２連結部材再配線層１５２、第２連結部材ビア１５３を含む第２連結部材１５０を形成する。また、封止材１６０上に配置されたバックサイド再配線層１６２及び封止材１６０の一部を貫通するバックサイドビア１６３を形成する。バックサイドビア１６３を形成するためのビアホール（不図示）も、機械的ドリル及び／またはレーザードリルを用いて形成してもよく、フォトリソグラフィ法により形成してもよい。機械的ドリル及び／またはレーザードリルを用いて形成した場合には、過マンガン酸塩法などを用いてデスミア処理を施すことで、樹脂スミアを除去する。バックサイド再配線層１６２及びバックサイドビア１６３も、ドライフィルムパターンを用いて、電解銅めっきまたは無電解銅めっきなどにより形成することができる。より具体的には、ＣＶＤ、ＰＶＤ、スパッタリング、サブトラクティブ、アディティブ、ＳＡＰ、ＭＳＡＰなどの方法を用いて形成することができる。図１１ｌを参照すると、第２連結部材１４０、１５０と連結されたパッシベーション層１７０及び封止材１６０と連結されたカバー層１８０を形成する。カバー層１８０も、カバー層１８０の前駆体をラミネートしてから硬化させる方法、カバー層１８０の形成材料を塗布してから硬化させる方法などにより形成することができる。ラミネート方法としては、例えば、前駆体を高温で一定時間加圧した後、減圧し、室温に冷やすホットプレス工程を行った後、コールドプレス工程で冷やして作業ツールを分離する方法などを用いることができる。塗布方法としては、例えば、スキージでインクを塗布するスクリーン印刷法、インクを霧化して塗布する方式のスプレー印刷法などを用いることができる。硬化の際には、後工程でフォトリソグラフィ法などを用いるために、完全に硬化されないように乾燥することができる。図１１ｍを参照すると、カバー層１８０の外表面にバックサイド再配線層１６２の少なくとも一部が露出されるように第３開口部１８１を形成し、第３開口部１８１に配置された第２外部接続端子１８５を形成する。これとともに、パッシベーション層１７０の第１開口部１７１及びこれに配置された第１外部接続端子１７５を形成する。第３開口部１８１は、機械的ドリル及び／またはレーザードリルを用いて形成してもよく、またはフォトリソグラフィ法により形成してもよい。機械的ドリル及び／またはレーザードリルを用いて形成した場合には、過マンガン酸塩法などを用いてデスミア処理を施すことで、樹脂スミアを除去する。第２外部接続端子１８５は、その構造や形態に応じて当該技術分野において公知の方法により形成することができる。第２外部接続端子１８５はリフローにより固定されることができ、固定力を強化するために、第２外部接続端子１８５の一部はカバー層１８０に埋め込まれ、残りの部分は外部に露出されるようにすることで、信頼性を向上させることができる。場合によっては、カバー層１８０の第３開口部１８１に配置された第２外部接続端子１８５のみを形成することができ、パッシベーション層１７０には第１開口部１７１のみを形成し、第１開口部１７１に配置された第１外部接続端子１７５は、必要に応じて、パッケージ１００Ｃの購買顧客社で別の工程により形成することができる。
図１２はファンアウト半導体パッケージの他の一例を概略的に示す断面図である。
図１３は図１２のＩＶ−ＩＶ´線に沿ったファンアウト半導体パッケージの概略的な切断平面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージ１００Ｄは、貫通孔１１０Ｘを有する第１連結部材１１０と、上記第１連結部材１１０の貫通孔１１０Ｘ内に配置された半導体チップ１２０と、上記第１連結部材１１０及び上記半導体チップ１２０の下部に配置された第２連結部材１４０、１５０と、上記半導体チップ１２０を封止する封止材１６０と、を含む。上記第１連結部材１１０(図１４ｅ参照)は、第１絶縁層１１１Ａと、第２絶縁層１１１Ｂと、上記第１絶縁層１１１Ａと第２絶縁層１１１Ｂとの間に配置された第１再配線層１１２と、上記第２絶縁層１１１Ｂを貫通するビア１１３と、上記第１絶縁層１１１Ａの上面１１０Ａに配置された第１金属層１３５Ａと、上記第２絶縁層１１１Ｂの下面１１０Ｂに配置された第２再配線層１３２と、上記貫通孔１１０Ｘの内面に配置された第２金属層１３５Ｂと、を含む。
貫通孔１１０Ｘは、第１金属層１３５Ａ、第１絶縁層１１１Ａ、第１再配線層１１２、第２絶縁層１１１Ｂ、及び第２再配線層１３２を順次貫通することができる。第１再配線層１１２及び第２絶縁層１１１Ｂのうち少なくとも一つは、半導体チップ１２０の上面及び下面の間に配置されることができる。半導体チップ１２０は、上面が第１連結部材１１０の上面１１０Ａより下部に位置するように配置されることができる。但し、これに限定されるものではなく、半導体チップ１２０は、上面が第１連結部材１１０の上面１１０Ａと同一面または上部に、また、第１金属層１３５Ａの上面よりは下部に位置するように配置されることができる。または、第１金属層１３５Ａの上面と同一面またはそれより上部に位置するように配置されることもできる。
以下、他の一例によるファンアウト半導体パッケージ１００Ｄに含まれるそれぞれの構成についてより詳細に説明するが、上述の内容と重複する内容は省略し、相違点を中心として説明する。
貫通孔１１０Ｘの内面に配置された第２金属層１３５Ｂは、放熱特性の向上及び／または電磁波遮断のための構成であって、その形成材料としては、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｄ）、またはこれらの合金など、熱伝導率の高い金属を特に制限されずに用いることができる。第１金属層１３５Ａは第２金属層１３５Ｂと連結されることができる。この場合、半導体チップ１２０から放出された熱は、第２金属層１３５Ｂを経て第１金属層１３５Ａに伝導され、パッケージ１００Ｄの上部に分散されることができる。第２金属層１３５Ｂは、第２再配線層１３２のうちグランドの役割を担う再配線パターンと連結されることができる。また、第２金属層１３５Ｂは、第１再配線層１１２のうちグランド（ＧＮＤ）パターンの役割を担う再配線パターンとも連結されることができる。半導体チップ１２０から放出された熱は、第２金属層１３５Ｂを経て再配線層１１２、１３２のうちグランド（ＧＮＤ）パターンに伝導され、パッケージ１００Ｄの下部に分散されることができる。グランド（ＧＮＤ）パターンも電磁波遮断の機能を担う。または、対流や輻射によっても熱が分散されることができる。
図１４ａ〜図１４ｌは、ファンアウト半導体パッケージ１００Ｄの概略的な製造工程の一例を示す図である。
ファンアウト半導体パッケージ１００Ｄの製造例についての説明のうち、上述の説明と重複する内容は省略し、相違点を中心として説明する。
図１４ａを参照すると、第１絶縁層１１１Ａを準備する。図１４ｂを参照すると、第１絶縁層１１１Ａの上面及び下面にそれぞれ第１金属層１３５Ａ及び第１再配線層１１２を形成する。図１４ｃを参照すると、第１絶縁層１１１Ａの下面に第２絶縁層１１１Ｂを形成する。図１４ｄを参照すると、第１絶縁層１１１Ａ及び第２絶縁層１１１Ｂを貫通する貫通孔１１０Ｘを形成する。また、第２絶縁層１１１Ｂを貫通するビアホール１１３Ｙを形成する。図１４ｅを参照すると、第２絶縁層１１１Ｂに第２再配線層１３２及びビア１１３を形成する。これとともに、貫通孔１１０Ｘの内面に第２金属層１３５Ｂを形成する。第２金属層１３５Ｂは、例えば、ドライフィルムパターンを用いて、電解銅めっきまたは無電解銅めっきなどで形成することができる。より具体的には、ＣＶＤ、ＰＶＤ、スパッタリング、サブトラクティブ、アディティブ、ＳＡＰ、ＭＳＡＰなどの方法を用いて形成することができるが、これに限定されるものではない。その結果、貫通孔１１０Ｘを有する第１連結部材１１０が形成される。
図面に図示したものと異なって、先ず、テンティング（ｔｅｎｔｉｎｇ）法などにより第１絶縁層１１１Ａの下面にのみ第１再配線層１１２を形成し、第１絶縁層１１１Ａの下面に第２絶縁層１１１Ｂを形成した後、ビアホール１１３Ｙ、貫通孔１１０Ｘを形成し、次いで、ビアホール１１３Ｙを導電性物質で満たすことでビア１１３を形成しながら、貫通孔１１０Ｘの内壁に第２金属層１３５Ｂを形成すると同時に、第１絶縁層１１１Ａの上面及び第２絶縁層１１１Ｂの下面にそれぞれ第１金属層１３５Ａ及び第２再配線層１３２を形成することもできる。
図１４ｆを参照すると、第２再配線層１３２に粘着フィルム１９０を貼り付ける。図１４ｇを参照すると、貫通孔１１０Ｘ内に半導体チップ１２０を配置する。図１４ｈを参照すると、封止材１６０を用いて半導体チップ１２０を封止する。図１４ｉを参照すると、粘着フィルム１９０を剥離する。図１４ｊを参照すると、第２連結部材絶縁層１４１、第２連結部材再配線層１４２、第２連結部材ビア１４３を含む第２連結部材１４０を形成する。その後、第２連結部材絶縁層１５１、第２連結部材再配線層１５２、第２連結部材ビア１５３を含む第２連結部材１５０を形成する。図１４ｋを参照すると、第２連結部材１４０、１５０と連結されたパッシベーション層１７０を形成する。図１４ｌを参照すると、パッシベーション層１７０に第１開口部１７１を形成する。その後、第１開口部１７１に配置された第１外部接続端子１７５を形成する。場合によっては、第１開口部１７１のみを形成してもよく、第１外部接続端子１７５は、必要に応じて、パッケージ１００Ｄの購買顧客社で別の工程により形成することができる。
図１５はファンアウト半導体パッケージの他の一例を概略的に示す断面図である。
図１６は図１５のＶ−Ｖ´線に沿ったファンアウト半導体パッケージの概略的な切断平面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージ１００Ｅは、貫通孔１１０Ｘを有する第１連結部材１１０と、上記第１連結部材１１０の貫通孔１１０Ｘ内に配置された半導体チップ１２０と、上記第１連結部材１１０及び上記半導体チップ１２０の下部に配置された第２連結部材１４０、１５０と、上記半導体チップ１２０を封止する封止材１６０と、を含む。上記第１連結部材１１０(図１７ｆ参照)は、第１絶縁層１１１Ａと、第２絶縁層１１１Ｂと、上記第１絶縁層１１１Ａと第２絶縁層１１１Ｂとの間に配置された第１再配線層１１２と、上記第１絶縁層１１１Ａを貫通するビア１１５と、上記第２絶縁層１１１Ｂを貫通するビア１１３と、上記第１絶縁層１１１Ａの上面１１０Ａに配置された第３再配線層１３１と、上記第２絶縁層１１１Ｂの下面１１０Ｂに配置された第２再配線層１３２と、上記貫通孔１１０Ｘの内面に配置された金属層１３５と、を含む。
貫通孔１１０Ｘは、第３再配線層１３１、第１絶縁層１１１Ａ、第１再配線層１１２、第２絶縁層１１１Ｂ、及び第２再配線層１３２を順次貫通することができる。第１再配線層１１２及び第２絶縁層１１１Ｂのうち少なくとも一つは、半導体チップ１２０の上面及び下面の間に配置されることができる。半導体チップ１２０は、上面が第１連結部材１１０の上面１１０Ａより下部に位置するように配置されることができる。但し、これに限定されるものではなく、半導体チップ１２０は、上面が第１連結部材１１０の上面１１０Ａと同一面または上部に、また、第３再配線層１３１の上面よりは下部に位置するように配置されることができる。または、第３再配線層１３１の上面と同一面またはそれより上部に位置するように配置されることもできる。
以下、他の一例によるファンアウト半導体パッケージ１００Ｅに含まれるそれぞれの構成についてより詳細に説明するが、上述の内容と重複する内容は省略し、相違点を中心として説明する。
貫通孔１１０Ｘの内面に配置された金属層１３５は、第３再配線層１３１のうちグランド（ＧＮＤ）パターンの役割を担う再配線パターンと連結されることができる。この場合、半導体チップ１２０から放出された熱は、金属層１３５を経て第３再配線層１３１のうちグランド（ＧＮＤ）パターンに伝導され、パッケージ１００Ｅの上部に分散されることができる。金属層１３５は、第２再配線層１３２のうちグランド（ＧＮＤ）パターンの役割を担う再配線パターンと連結されることができる。金属層１３５は、第１再配線層１１２のうちグランド（ＧＮＤ）パターンの役割を担う再配線パターンとも連結されることができる。この場合、半導体チップ１２０から放出された熱は、金属層１３５を経て再配線層１１２、１３２のうちグランド（ＧＮＤ）パターンに伝導され、パッケージ（１００Ｅ）の下部に分散されることができる。グランド（ＧＮＤ）パターンも電磁波遮断の機能を担う。または、対流や輻射によっても熱が分散されることができる。
図１７ａ〜図１７ｍは、ファンアウト半導体パッケージ１００Ｅの概略的な製造工程の一例を示す図である。
ファンアウト半導体パッケージ１００Ｅの製造例についての説明のうち、上述の説明と重複する内容は省略し、相違点を中心として説明する。
図１７ａを参照すると、第１絶縁層１１１Ａを準備する。図１７ｂを参照すると、第１絶縁層１１１Ａの上面及び下面を貫通する貫通孔１１１Ｙを形成する。図１７ｃを参照すると、第１絶縁層１１１Ａの上面及び下面にそれぞれ第３再配線層１３１及び第１再配線層１１２を形成する。また、貫通孔１１１Ｙを導電性物質で満たすことでビア１１５を形成する。図１７ｄを参照すると、第１絶縁層１１１Ａの下面に第２絶縁層１１１Ｂを形成する。図１７ｅを参照すると、第１絶縁層１１１Ａ及び第２絶縁層１１１Ｂを貫通する貫通孔１１０Ｘを形成する。また、第２絶縁層１１１Ｂを貫通するビアホール１１３Ｙを形成する。図１７ｆを参照すると、第２絶縁層１１１Ｂに第２再配線層１３２及びビア１１３を形成する。これとともに、貫通孔１１０Ｘの内面に金属層１３５を形成する。その結果、貫通孔１１０Ｘを有する第１連結部材１１０が形成される。
図面に図示したものと異なって、先ず、テンティング（ｔｅｎｔｉｎｇ）法などにより第１絶縁層１１１Ａの下面にのみ第１再配線層１１２を形成し、第１絶縁層１１１Ａの下面に第２絶縁層１１１Ｂを形成した後、ビアホール１１３Ｙ、貫通孔１１１Ｙ、貫通孔１１０Ｘを形成し、次いで、ビアホール１１３Ｙ及び貫通孔１１１Ｙを導電性物質で満たすことでビア１１３とビア１１５を形成しながら、貫通孔１１０Ｘの内壁に第２金属層１３５を形成すると同時に、第１絶縁層１１１Ａの上面及び第２絶縁層１１１Ｂの下面に第３及び第２再配線層１３１、１３２を形成することもできる。
図１７ｇを参照すると、第２再配線層１３２に粘着フィルム１９０を貼り付ける。図１７ｈを参照すると、貫通孔１１０Ｘ内に半導体チップ１２０を配置する。図１７ｉを参照すると、封止材１６０を用いて半導体チップ１２０を封止する。図１７ｊを参照すると、粘着フィルム１９０を剥離する。図１７ｋを参照すると、第２連結部材絶縁層１４１、第２連結部材再配線層１４２、第２連結部材ビア１４３を含む第２連結部材１４０を形成する。その後、第２連結部材絶縁層１５１、第２連結部材再配線層１５２、第２連結部材ビア１５３を含む第２連結部材１５０を形成する。図１７ｌを参照すると、第２連結部材１４０、１５０と連結されたパッシベーション層１７０を形成する。図１７ｍを参照すると、パッシベーション層１７０に第１開口部１７１を形成し、第１開口部１７１に配置された第１外部接続端子１７５を形成する。また、封止材１６０の外表面に第３再配線層１３１の少なくとも一部が露出されるように第２開口部１６１を形成し、第２開口部１６１に配置された第２外部接続端子１８５を形成する。場合によっては、封止材１６０の第２開口部１６１に配置された第２外部接続端子１８５のみを形成することができ、パッシベーション層１７０には第１開口部１７１のみを形成し、第１開口部１７１に配置された第１外部接続端子１７５は、必要に応じて、パッケージ１００Ｅの購買顧客社で別の工程により形成することができる。
図１８はファンアウト半導体パッケージの他の一例を概略的に示す断面図である。
図１９は図１８のＶＩ−ＶＩ´線に沿ったファンアウト半導体パッケージの概略的な切断平面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージ１００Ｆは、貫通孔１１０Ｘを有する第１連結部材１１０と、上記第１連結部材１１０の貫通孔１１０Ｘ内に配置された半導体チップ１２０と、上記第１連結部材１１０及び上記半導体チップ１２０の下部に配置された第２連結部材１４０、１５０と、上記半導体チップ１２０を封止する封止材１６０と、上記封止材１６０上に配置されたバックサイド再配線層１６２と、上記封止材１６０を貫通するバックサイドビア１６３と、を含む。上記第１連結部材１１０(図２０ｆ参照)は、第１絶縁層１１１Ａと、第２絶縁層１１１Ｂと、上記第１絶縁層１１１Ａと第２絶縁層１１１Ｂとの間に配置された第１再配線層１１２と、上記第１絶縁層１１１Ａを貫通するビア１１５と、上記第２絶縁層１１１Ｂを貫通するビア１１３と、上記第１絶縁層１１１Ａの上面１１０Ａに配置された第３再配線層１３１と、上記第２絶縁層１１１Ｂの下面１１０Ｂに配置された第２再配線層１３２と、上記貫通孔１１０Ｘの内面に配置された金属層１３５と、を含む。
貫通孔１１０Ｘは、第３再配線層１３１、第１絶縁層１１１Ａ、第１再配線層１１２、第２絶縁層１１１Ｂ、及び第２再配線層１３２を順次貫通することができる。第１再配線層１１２及び第２絶縁層１１１Ｂのうち少なくとも一つは、半導体チップ１２０の上面及び下面の間に配置されることができる。半導体チップ１２０は、上面が第１連結部材１１０の上面１１０Ａより下部に位置するように配置されることができる。但し、これに限定されるものではなく、半導体チップ１２０は、上面が第１連結部材１１０の上面１１０Ａと同一面または上部に、また、第３再配線層１３１の上面よりは下部に位置するように配置されることができる。または、第３再配線層１３１の上面と同一面またはそれより上部に位置するように配置されることもできる。
以下、他の一例によるファンアウト半導体パッケージ１００Ｆに含まれるそれぞれの構成についてより詳細に説明するが、上述の内容と重複する内容は省略し、相違点を中心として説明する。
封止材１６０上に配置されたバックサイド再配線層１６２の一部は、グランド（ＧＮＤ）パターンの役割を担う再配線パターンであることができる。この際、金属層１３５は、第３再配線層１３１のうちグランド（ＧＮＤ）パターンの役割を担う再配線パターンを経て、封止材１６０上に配置されたバックサイド再配線層１６２とも連結されることができる。この際、封止材１６０上に配置されたバックサイド再配線層１６２は、封止材１６０により封止された半導体チップ１２０の上部に板状に配置されることができる。この場合、半導体チップ１２０の上部、下部、側部の大部分が金属により覆われるため、優れた放熱特性とともに、優れた電磁波遮断効果を奏することができる。または、対流や輻射によっても熱が分散されることができる。
図２０ａ〜図２０ｍは、ファンアウト半導体パッケージ１００Ｆの概略的な製造工程の一例を示す図である。
ファンアウト半導体パッケージ１００Ｆの製造例についての説明のうち、上述の説明と重複する内容は省略し、相違点を中心として説明する。
図２０ａを参照すると、第１絶縁層１１１Ａを準備する。図２０ｂを参照すると、第１絶縁層１１１Ａの上面及び下面を貫通する貫通孔１１１Ｙを形成する。図２０ｃを参照すると、第１絶縁層１１１Ａの上面及び下面にそれぞれ第３再配線層１３１及び第１再配線層１１２を形成する。また、貫通孔１１１Ｙを導電性物質で満たすことでビア１１５を形成する。図２０ｄを参照すると、第１絶縁層１１１Ａの下面に第２絶縁層１１１Ｂを形成する。図２０ｅを参照すると、第１絶縁層１１１Ａ及び第２絶縁層１１１Ｂを貫通する貫通孔１１０Ｘを形成する。また、第２絶縁層１１１Ｂを貫通するビアホール１１３Ｙを形成する。図２０ｆを参照すると、第２絶縁層１１１Ｂに第２再配線層１３２及びビア１１３を形成する。これとともに、貫通孔１１０Ｘの内面に金属層１３５を形成する。その結果、貫通孔１１０Ｘを有する第１連結部材１１０が形成される。
図面に図示したものと異なって、先ず、テンティング（ｔｅｎｔｉｎｇ）法などにより第１絶縁層１１１Ａの下面にのみ第１再配線層１１２を形成し、第１絶縁層１１１Ａの下面に第２絶縁層１１１Ｂを形成した後、ビアホール１１３Ｙ、貫通孔１１１Ｙ、貫通孔１１０Ｘを形成し、次いで、ビアホール１１３Ｙ及び貫通孔１１１Ｙを導電性物質で満たすことでビア１１３とビア１１５を形成しながら、貫通孔１１０Ｘの内壁に金属層１３５を形成すると同時に、第１絶縁層１１１Ａの上面及び第２絶縁層１１１Ｂの下面に第３及び第２再配線層１３１、１３２を形成することもできる。
図２０ｇを参照すると、第２再配線層１３２に粘着フィルム１９０を貼り付ける。図２０ｈを参照すると、貫通孔１１０Ｘ内に半導体チップ１２０を配置する。図２０ｉを参照すると、封止材１６０を用いて半導体チップ１２０を封止する。図２０ｊを参照すると、粘着フィルム１９０を剥離する。図２０ｋを参照すると、第２連結部材絶縁層１４１、第２連結部材再配線層１４２、第２連結部材ビア１４３を含む第２連結部材１４０を形成する。その後、第２連結部材絶縁層１５１、第２連結部材再配線層１５２、第２連結部材ビア１５３を含む第２連結部材１５０を形成する。図２０ｌを参照すると、第２連結部材１４０、１５０と連結されたパッシベーション層１７０及び封止材１６０と連結されたカバー層１８０を形成する。図２０ｍを参照すると、カバー層１８０の外表面にバックサイド再配線層１６２の少なくとも一部が露出されるように第３開口部１８１を形成し、第３開口部１８１に配置された第２外部接続端子１８５を形成する。これとともに、パッシベーション層１７０の第１開口部１７１及びこれに配置された第１外部接続端子１７５を形成する。場合によっては、カバー層１８０の第３開口部１８１に配置された第２外部接続端子１８５のみを形成することができ、パッシベーション層１７０には第１開口部１７１のみを形成し、第１開口部１７１に配置された第１外部接続端子１７５は、必要に応じて、パッケージ１００Ｆの購買顧客社で別の工程により形成することができる。
図２１はファンアウト半導体パッケージの他の一例を概略的に示す断面図である。
図２２は図２１のＶＩＩ−ＶＩＩ´線に沿ったファンアウト半導体パッケージの概略的な切断平面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージ１００Ｇは、貫通孔１１０Ｘを有する第１連結部材１１０と、上記第１連結部材１１０の貫通孔１１０Ｘ内に配置された複数の半導体チップ１２０、１２２と、上記第１連結部材１１０及び上記半導体チップ１２０、１２２の下部に配置された第２連結部材１４０、１５０と、上記複数の半導体チップ１２０、１２２を封止する封止材１６０と、を含む。上記第１連結部材１１０は、第１絶縁層１１１Ａと、第２絶縁層１１１Ｂと、上記第１絶縁層１１１Ａと第２絶縁層１１１Ｂとの間に配置された第１再配線層１１２と、上記第１絶縁層１１１Ａの上面に配置された金属層１３５と、上記第２絶縁層１１１Ｂの下面に配置された第２再配線層１３２と、上記第２絶縁層１１１Ｂを貫通するビア１１３と、を含む。
貫通孔１１０Ｘは、金属層１３５、第１絶縁層１１１Ａ、第１再配線層１１２、第２絶縁層１１１Ｂ、及び第２再配線層１３２を順次貫通することができる。第１再配線層１１２及び第２絶縁層１１１Ｂのうち少なくとも一つは、複数の半導体チップ１２０、１２２の上面及び下面の間に配置されることができる。複数の半導体チップ１２０、１２２は、上面が第１連結部材１１０の上面１１０Ａより下部に位置するように配置されることができる。但し、これに限定されるものではなく、複数の半導体チップ１２０、１２２は、上面が第１連結部材１１０の上面１１０Ａと同一面または上部に、また、金属層１３５の上面よりは下部に位置するように配置されることができる。または、金属層１３５の上面と同一面またはそれより上部に位置するように配置されることもできる。複数の半導体チップ１２０、１２２の厚さが互いに異なる場合には、これらの上面が互いに異なる位置に存在することができる。
以下、他の一例によるファンアウト半導体パッケージ１００Ｇに含まれるそれぞれの構成についてより詳細に説明するが、上述の内容と重複する内容は省略し、相違点を中心として説明する。
複数の半導体チップ１２０、１２２は、互いに同一であってもよく、互いに異なってもよい。複数の半導体チップ１２０、１２２は、それぞれ第１連結部材１１０、第２連結部材１４０、１５０などと電気的に連結された接続パッド１２０Ｐ、１２２Ｐを有する。接続パッド１２０Ｐ、１２２Ｐは、それぞれ第１連結部材１１０、第２連結部材１４０、１５０などにより再配線される。複数の半導体チップ１２０、１２２の数、間隔、配置形態などは特に限定されず、通常の技術者であれば、設計事項に応じて十分に変形可能である。例えば、複数の半導体チップ１２０、１２２の数は、図面に示すように２個であることができるが、これに限定されず、３個、４個などそれ以上がさらに配置され得ることは勿論である。必要に応じて、貫通孔１１０Ｘの内面に金属層１３５がさらに配置され得ることは勿論である。
他の一例によるファンアウト半導体パッケージ１００Ｇの製造方法は、複数の半導体チップ１２０、１２２を配置することを除き、上述のファンアウト半導体パッケージ１００Ａ、１００Ｄの製造方法と同様であるため、その説明を省略する。
図２３はファンアウト半導体パッケージの他の一例を概略的に示す断面図である。
図２４は図２３のＶＩＩＩ−ＶＩＩＩ´線に沿ったファンアウト半導体パッケージの概略的な切断平面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージ１００Ｈは、貫通孔１１０Ｘを有する第１連結部材１１０と、上記第１連結部材１１０の貫通孔１１０Ｘ内に配置された複数の半導体チップ１２０、１２２と、上記第１連結部材１１０及び上記複数の半導体チップ１２０、１２２の下部に配置された第２連結部材１４０、１５０と、上記複数の半導体チップ１２０、１２２を封止する封止材１６０と、を含む。上記第１連結部材１１０は、第１絶縁層１１１Ａと、第２絶縁層１１１Ｂと、上記第１絶縁層１１１Ａと第２絶縁層１１１Ｂとの間に配置された第１再配線層１１２と、上記第１絶縁層１１１Ａを貫通するビア１１５と、上記第２絶縁層１１１Ｂを貫通するビア１１３と、上記第１絶縁層１１１Ａの上面１１０Ａに配置された第３再配線層１３１と、上記第２絶縁層１１１Ｂの下面１１０Ｂに配置された第２再配線層１３２と、を含む。
貫通孔１１０Ｘは、第３再配線層１３１、第１絶縁層１１１Ａ、第１再配線層１１２、第２絶縁層１１１Ｂ、及び第２再配線層１３２を順次貫通することができる。第１再配線層１１２及び第２絶縁層１１１Ｂのうち少なくとも一つは、複数の半導体チップ１２０、１２２の上面及び下面の間に配置されることができる。複数の半導体チップ１２０、１２２は、上面が第１連結部材１１０の上面１１０Ａより下部に位置するように配置されることができる。但し、これに限定されるものではなく、複数の半導体チップ１２０、１２２は、上面が第１連結部材１１０の上面１１０Ａと同一面または上部に、また、第３再配線層１３１の上面よりは下部に位置するように配置されることができる。または、第３再配線層１３１の上面と同一面またはそれより上部に位置するように配置されることもできる。複数の半導体チップ１２０、１２２の厚さが互いに異なる場合には、これらの上面が互いに異なる位置に存在することができる。
以下、他の一例によるファンアウト半導体パッケージ１００Ｈに含まれるそれぞれの構成についてより詳細に説明するが、上述の内容と重複する内容は省略し、相違点を中心として説明する。
複数の半導体チップ１２０、１２２を配置する場合にも、第１連結部材１１０の上面１１０Ａ及び下面１１０Ｂにそれぞれ配置された第３及び第２再配線層１３１、１３２と、第１絶縁層１１１Ａを貫通するビア１１５が適用されることができる。同様に、封止材１６０は、第１連結部材１１０の上面１１０Ａに配置された第３再配線層１３１の少なくとも一部を露出させる第２開口部１６１を有し、封止材１６０の外表面を介して外部に露出される第２外部接続端子１８５を含むことができる。必要に応じて、貫通孔１１０Ｘの内面に金属層１３５がさらに配置され得ることは勿論である。
他の一例によるファンアウト半導体パッケージ１００Ｈの製造方法は、複数の半導体チップ１２０、１２２を配置することを除き、上述のファンアウト半導体パッケージ１００Ｂ、１００Ｅの製造方法と同様であるため、その説明を省略する。
図２５はファンアウト半導体パッケージの他の一例を概略的に示す断面図である。
図２６は図２５のＩＸ−ＩＸ´線に沿ったファンアウト半導体パッケージの概略的な切断平面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージ１００Ｉは、貫通孔１１０Ｘを有する第１連結部材１１０と、上記第１連結部材１１０の貫通孔１１０Ｘ内に配置された複数の半導体チップ１２０、１２２と、上記第１連結部材１１０及び上記複数の半導体チップ１２０、１２２の下部に配置された第２連結部材１４０、１５０と、上記複数の半導体チップ１２０、１２２を封止する封止材１６０と、上記封止材１６０上に配置されたバックサイド再配線層１６２と、上記封止材１６０を貫通するバックサイドビア１６３と、を含む。上記第１連結部材１１０は、第１絶縁層１１１Ａと、第２絶縁層１１１Ｂと、上記第１絶縁層１１１Ａと第２絶縁層１１１Ｂとの間に配置された第１再配線層１１２と、上記第１絶縁層１１１Ａを貫通するビア１１５と、上記第２絶縁層１１１Ｂを貫通するビア１１３と、上記第１絶縁層１１１Ａの上面１１０Ａに配置された第３再配線層１３１と、上記第２絶縁層１１１Ｂの下面１１０Ｂに配置された第２再配線層１３２と、を含む。
貫通孔１１０Ｘは、第３再配線層１３１、第１絶縁層１１１Ａ、第１再配線層１１２、第２絶縁層１１１Ｂ、及び第２再配線層１３２を順次貫通することができる。第１再配線層１１２及び第２絶縁層１１１Ｂのうち少なくとも一つは、複数の半導体チップ１２０、１２２の上面及び下面の間に配置されることができる。複数の半導体チップ１２０、１２２は、上面が第１連結部材１１０の上面１１０Ａより下部に位置するように配置されることができる。但し、これに限定されるものではなく、複数の半導体チップ１２０、１２２は、上面が第１連結部材１１０の上面１１０Ａと同一面または上部に、また、第３再配線層１３１の上面よりは下部に位置するように配置されることができる。または、第３再配線層１３１の上面と同一面またはそれより上部に位置するように配置されることもできる。複数の半導体チップ１２０、１２２の厚さが互いに異なる場合には、これらの上面が互いに異なる位置に存在することができる。
以下、他の一例によるファンアウト半導体パッケージ１００Ｉに含まれるそれぞれの構成についてより詳細に説明するが、上述の内容と重複する内容は省略し、相違点を中心として説明する。
複数の半導体チップ１２０、１２２を配置する場合にも、封止材１６０上に配置されたバックサイド再配線層１６２と、封止材１６０を貫通するバックサイドビア１６３が適用されることができる。同様に、封止材１６０と連結されたカバー層１８０をさらに含み、カバー層１８０は、封止材１６０上に配置されたバックサイド再配線層１６２の少なくとも一部を露出させる第３開口部１８１を有することができる。また、カバー層１８０の上面を介して外部に露出される第２外部接続端子１８５をさらに含むことができる。必要に応じて、貫通孔１１０Ｘの内面に金属層１３５がさらに配置され得ることは勿論である。
他の一例によるファンアウト半導体パッケージ１００Ｉの製造方法は、複数の半導体チップ１２０、１２２を配置することを除き、上述のファンアウト半導体パッケージ１００Ｃ、１００Ｆの製造方法と同様であるため、その説明を省略する。
図２７はファンアウト半導体パッケージの他の一例を概略的に示す断面図である。
図２８は図２７のＸ−Ｘ´線に沿ったファンアウト半導体パッケージの概略的な切断平面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージ１００Ｊは、複数の貫通孔１１０Ｘ１、１１０Ｘ２を有する第１連結部材１１０と、上記第１連結部材１１０の複数の貫通孔１１０Ｘ１、１１０Ｘ２内にそれぞれ配置された複数の半導体チップ１２０、１２２と、上記第１連結部材１１０及び上記複数の半導体チップ１２０、１２２の下部に配置された第２連結部材１４０、１５０と、上記複数の半導体チップ１２０、１２２を封止する封止材１６０と、を含む。上記第１連結部材１１０は、第１絶縁層１１１Ａと、第２絶縁層１１１Ｂと、上記第１絶縁層１１１Ａと第２絶縁層１１１Ｂとの間に配置された第１再配線層１１２と、上記第１絶縁層１１１Ａの上面に配置された金属層１３５と、上記第２絶縁層１１１Ｂの下面に配置された第２再配線層１３２と、上記第２絶縁層１１１Ｂを貫通するビア１１３と、を含む。
複数の貫通孔１１０Ｘ１、１１０Ｘ２のそれぞれは、金属層１３５、第１絶縁層１１１Ａ、第１再配線層１１２、第２絶縁層１１１Ｂ、及び第２再配線層１３２を順次貫通することができる。第１再配線層１１２及び第２絶縁層１１１Ｂのうち少なくとも一つは、複数の半導体チップ１２０、１２２の上面及び下面の間に配置されることができる。複数の半導体チップ１２０、１２２は、上面が第１連結部材１１０の上面１１０Ａより下部に位置するように配置されることができる。但し、これに限定されるものではなく、複数の半導体チップ１２０、１２２は、上面が第１連結部材１１０の上面１１０Ａと同一面または上部に、また、金属層１３５の上面よりは下部に位置するように配置されることができる。または、金属層１３５の上面と同一面またはそれより上部に位置するように配置されることもできる。複数の半導体チップ１２０、１２２の厚さが互いに異なる場合には、これらの上面が互いに異なる位置に存在することができる。
以下、他の一例によるファンアウト半導体パッケージ１００Ｊに含まれるそれぞれの構成についてより詳細に説明するが、上述の内容と重複する内容は省略し、相違点を中心として説明する。
複数の貫通孔１１０Ｘ１、１１０Ｘ２の面積や形状などは、互いに同一であってもよく、互いに異なってもよい。また、それぞれの貫通孔１１０Ｘ１、１１０Ｘ２に配置された半導体チップ１２０、１２２も、互いに同一であってもよく、互いに異なってもよい。複数の貫通孔１１０Ｘ１、１１０Ｘ２及びこれらにそれぞれ配置された半導体チップ１２０、１２２の数、間隔、配置形態などは特に限定されず、通常の技術者であれば、設計事項に応じて十分に変形可能である。例えば、複数の貫通孔１１０Ｘ１、１１０Ｘ２の数は、図面に示すように２個であることができるが、これに限定されず、３個、４個などそれ以上であり得ることは勿論である。また、それぞれの貫通孔１１０Ｘ１、１１０Ｘ２内に配置された半導体チップ１２０、１２２は、図面に示すように１個であることができるが、これに限定されず、２個、３個などそれ以上であり得ることは勿論である。必要に応じて、複数の貫通孔１１０Ｘ１、１１０Ｘ２の内面に金属層１３５がさらに配置され得ることは勿論である。
他の一例によるファンアウト半導体パッケージ１００Ｊの製造方法は、複数の貫通孔１１０Ｘ１、１１０Ｘ２を形成し、複数の貫通孔１１０Ｘ１、１１０Ｘ２内にそれぞれ半導体チップ１２０、１２２を配置することを除き、上述のファンアウト半導体パッケージ１００Ａ、１００Ｄの製造方法と同様であるため、その説明を省略する。
図２９はファンアウト半導体パッケージの他の一例を概略的に示す断面図である。
図３０は図２９のＸＩ−ＸＩ´線に沿ったファンアウト半導体パッケージの概略的な切断平面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージ１００Ｋは、複数の貫通孔１１０Ｘ１、１１０Ｘ２を有する第１連結部材１１０と、上記第１連結部材１１０の複数の貫通孔１１０Ｘ１、１１０Ｘ２内にそれぞれ配置された複数の半導体チップ１２０、１２２と、上記第１連結部材１１０及び上記複数の半導体チップ１２０、１２２の下部に配置された第２連結部材１４０、１５０と、上記複数の半導体チップ１２０、１２２を封止する封止材１６０と、を含む。上記第１連結部材１１０は、第１絶縁層１１１Ａと、第２絶縁層１１１Ｂと、上記第１絶縁層１１１Ａと第２絶縁層１１１Ｂとの間に配置された第１再配線層１１２と、上記第１絶縁層１１１Ａを貫通するビア１１５と、上記第２絶縁層１１１Ｂを貫通するビア１１３と、上記第１絶縁層１１１Ａの上面１１０Ａに配置された第３再配線層１３１と、上記第２絶縁層１１１Ｂの下面１１０Ｂに配置された第２再配線層１３２と、を含む。
複数の貫通孔１１０Ｘ１、１１０Ｘ２のそれぞれは、第３再配線層１３１、第１絶縁層１１１Ａ、第１再配線層１１２、第２絶縁層１１１Ｂ、及び第２再配線層１３２を順次貫通することができる。第１再配線層１１２及び第２絶縁層１１１Ｂのうち少なくとも一つは、複数の半導体チップ１２０、１２２の上面及び下面の間に配置されることができる。複数の半導体チップ１２０、１２２は、上面が第１連結部材１１０の上面１１０Ａより下部に位置するように配置されることができる。但し、これに限定されるものではなく、複数の半導体チップ１２０、１２２は、上面が第１連結部材１１０の上面１１０Ａと同一面または上部に、また、第３再配線層１３１の上面よりは下部に位置するように配置されることができる。または、第３再配線層１３１の上面と同一面またはそれより上部に位置するように配置されることもできる。複数の半導体チップ１２０、１２２の厚さが互いに異なる場合には、これらの上面が互いに異なる位置に存在することができる。
以下、他の一例によるファンアウト半導体パッケージ１００Ｋに含まれるそれぞれの構成についてより詳細に説明するが、上述の内容と重複する内容は省略し、相違点を中心として説明する。
複数の貫通孔１１０Ｘ１、１１０Ｘ２を形成し、複数の貫通孔１１０Ｘ１、１１０Ｘ２内にそれぞれ半導体チップ１２０、１２２を配置する場合にも、第１連結部材１１０の上面１１０Ａ及び下面１１０Ｂにそれぞれ配置された第３及び第２再配線層１３１、１３２と、第１絶縁層１１１Ａを貫通するビア１１５が適用されることができる。これらは、複数の貫通孔１１０Ｘ１、１１０Ｘ２を区分する第１連結部材１１０の第１絶縁層１１１Ａの中央部分にも形成されることができる。同様に、封止材１６０は、第１連結部材１１０の上面１１０Ａに配置された第３再配線層１３１の少なくとも一部を露出させる第２開口部１６１を有し、封止材１６０の外表面を介して外部に露出される第２外部接続端子１８５を含むことができる。これらも複数の貫通孔１１０Ｘ１、１１０Ｘ２を区分する第１連結部材１１０の第１絶縁層１１１Ａの中央部分にも形成されることができる。必要に応じて、複数の貫通孔１１０Ｘ１、１１０Ｘ２の内面に金属層１３５がさらに配置され得ることは勿論である。
他の一例によるファンアウト半導体パッケージ１００Ｋの製造方法は、複数の貫通孔１１０Ｘ１、１１０Ｘ２を形成し、複数の貫通孔１１０Ｘ１、１１０Ｘ２内にそれぞれ半導体チップ１２０、１２２を配置することを除き、上述のファンアウト半導体パッケージ１００Ｂ、１００Ｅの製造方法と同様であるため、その説明を省略する。
図３１はファンアウト半導体パッケージの他の一例を概略的に示す断面図である。
図３２は図３１のＸＩＩ−ＸＩＩ´線に沿ったファンアウト半導体パッケージの概略的な切断平面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージ１００Ｌは、複数の貫通孔１１０Ｘ１、１１０Ｘ２を有する第１連結部材１１０と、上記第１連結部材１１０の複数の貫通孔１１０Ｘ１、１１０Ｘ２内にそれぞれ配置された複数の半導体チップ１２０、１２２と、上記第１連結部材１１０及び上記複数の半導体チップ１２０、１２２の下部に配置された第２連結部材１４０、１５０と、上記複数の半導体チップ１２０、１２２を封止する封止材１６０と、上記封止材１６０上に配置されたバックサイド再配線層１６２と、上記封止材１６０を貫通するバックサイドビア１６３と、を含む。上記第１連結部材１１０は、第１絶縁層１１１Ａと、第２絶縁層１１１Ｂと、上記第１絶縁層１１１Ａと第２絶縁層１１１Ｂとの間に配置された第１再配線層１１２と、上記第１絶縁層１１１Ａを貫通するビア１１５と、上記第２絶縁層１１１Ｂを貫通するビア１１３と、上記第１絶縁層１１１Ａの上面１１０Ａに配置された第３再配線層１３１と、上記第２絶縁層１１１Ｂの下面１１０Ｂに配置された第２再配線層１３２と、を含む。
複数の貫通孔１１０Ｘ１、１１０Ｘ２のそれぞれは、第３再配線層１３１、第１絶縁層１１１Ａ、第１再配線層１１２、第２絶縁層１１１Ｂ、及び第２再配線層１３２を順次貫通することができる。第１再配線層１１２及び第２絶縁層１１１Ｂのうち少なくとも一つは、複数の半導体チップ１２０、１２２の上面及び下面の間に配置されることができる。複数の半導体チップ１２０、１２２は、上面が第１連結部材１１０の上面１１０Ａより下部に位置するように配置されることができる。但し、これに限定されるものではなく、複数の半導体チップ１２０、１２２は、上面が第１連結部材１１０の上面１１０Ａと同一面または上部に、また、第３再配線層１３１の上面よりは下部に位置するように配置されることができる。または、第３再配線層１３１の上面と同一面またはそれより上部に位置するように配置されることもできる。複数の半導体チップ１２０、１２２の厚さが互いに異なる場合には、これらの上面が互いに異なる位置に存在することができる。
以下、他の一例によるファンアウト半導体パッケージ１００Ｌに含まれるそれぞれの構成についてより詳細に説明するが、上述の内容と重複する内容は省略し、相違点を中心として説明する。
複数の貫通孔１１０Ｘ１、１１０Ｘ２を形成し、複数の貫通孔１１０Ｘ１、１１０Ｘ２内にそれぞれ半導体チップ１２０、１２２を配置する場合にも、封止材１６０上に配置されたバックサイド再配線層１６２と、封止材１６０を貫通するバックサイドビア１６３が適用されることができる。これらは、複数の貫通孔１１０Ｘ１、１１０Ｘ２を区分する第１連結部材１１０の第１絶縁層１１１Ａの中央部分にも形成されることができる。同様に、封止材１６０と連結されたカバー層１８０をさらに含み、カバー層１８０は、封止材１６０上に配置されたバックサイド再配線層１６２の少なくとも一部を露出させる第３開口部１８１を有することができる。また、カバー層１８０の上面を介して外部に露出される第２外部接続端子１８５をさらに含むことができる。これらも、複数の貫通孔１１０Ｘ１、１１０Ｘ２を区分する第１連結部材１１０の第１絶縁層１１１Ａの中央部分にも形成されることができる。必要に応じて、複数の貫通孔１１０Ｘ１、１１０Ｘ２の内面に金属層１３５がさらに配置され得ることは勿論である。
他の一例によるファンアウト半導体パッケージ１００Ｌの製造方法は、複数の貫通孔１１０Ｘ１、１１０Ｘ２を形成し、複数の貫通孔１１０Ｘ１、１１０Ｘ２内にそれぞれ半導体チップ１２０、１２２を配置することを除き、上述のファンアウト半導体パッケージ１００Ｃ、１００Ｆの製造方法と同様であるため、その説明を省略する。
図３３はファンアウト半導体パッケージの他の一例を概略的に示す断面図である。
図３４は図３３のＸＩＩＩ−ＸＩＩＩ´線に沿ったファンアウト半導体パッケージの概略的な切断平面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージ１００Ｍは、貫通孔１１０Ｘを有する第１連結部材１１０と、上記第１連結部材１１０の貫通孔１１０Ｘ内に配置された複数の半導体チップ１２０、１２４と、上記第１連結部材１１０及び上記複数の半導体チップ１２０、１２４の下部に配置された第２連結部材１４０、１５０と、上記複数の半導体チップ１２０、１２４を封止する封止材１６０と、を含み、上記複数の半導体チップ１２０、１２４の少なくとも一つは集積回路１２０であり、他の少なくとも一つは受動部品１２４である。上記第１連結部材１１０は、第１絶縁層１１１Ａと、第２絶縁層１１１Ｂと、上記第１絶縁層１１１Ａと第２絶縁層１１１Ｂとの間に配置された第１再配線層１１２と、上記第１絶縁層１１１Ａを貫通するビア１１５と、上記第２絶縁層１１１Ｂを貫通するビア１１３と、上記第１絶縁層１１１Ａの上面１１０Ａに配置された第３再配線層１３１と、上記第２絶縁層１１１Ｂの下面１１０Ｂに配置された第２再配線層１３２と、を含む。
貫通孔１１０Ｘは、第３再配線層１３１、第１絶縁層１１１Ａ、第１再配線層１１２、第２絶縁層１１１Ｂ、及び第２再配線層１３２を順次貫通することができる。第１再配線層１１２及び第２絶縁層１１１Ｂのうち少なくとも一つは、複数の半導体チップ１２０、１２４のうち一つの上面及び下面の間に配置されることができる。複数の半導体チップ１２０、１２４は、上面が第１連結部材１１０の上面１１０Ａより下部に位置するように配置されることができる。但し、これに限定されるものではなく、複数の半導体チップ１２０、１２４は、上面が第１連結部材１１０の上面１１０Ａと同一面または上部に、また、第３再配線層１３１の上面よりは下部に位置するように配置されることができる。または、第３再配線層１３１の上面と同一面またはそれより上部に位置するように配置されることもできる。複数の半導体チップ１２０、１２４の厚さが互いに異なる場合には、これらの上面が互いに異なる位置に存在することができる。
以下、他の一例によるファンアウト半導体パッケージ１００Ｍに含まれるそれぞれの構成についてより詳細に説明するが、上述の内容と重複する内容は省略し、相違点を中心として説明する。
集積回路１２０は、数百〜数百万個以上の素子が一つのチップ内に集積化されたチップのことであり、例えば、セントラルプロセッサー（例えば、ＣＰＵ）、グラフィックプロセッサー（例えば、ＧＰＵ）、デジタル信号プロセッサー、暗号化プロセッサー、マイクロプロセッサー、マイクロコントローラーなどのアプリケーションプロセッサーチップであることができるが、これに限定されるものではない。受動部品１２４は、例えば、インダクター、コンデンサー、抵抗器などであることができるが、これに限定されるものではない。集積回路１２０は、接続パッド１２０Ｐを介して第１連結部材１１０、第２連結部材１４０、１５０などと電気的に連結される。受動部品１２４は、接続パッド（不図示）、例えば、外部電極を介して第１連結部材１１０、第２連結部材１４０、１５０などと電気的に連結される。
集積回路１２０及び受動部品１２４の数、間隔、配置形態などは特に限定されず、通常の技術者であれば、設計事項に応じて十分に変形可能である。例えば、集積回路１２０は貫通孔１１０Ｘの中央付近に配置され、受動部品１２４は貫通孔１１０Ｘの内壁付近に配置されることができるが、これに限定されるものではない。また、集積回路１２０は１個のみが配置され、受動部品１２４は複数個が配置されることができるが、これに限定されるものではなく、その逆であってもよく、両方とも１個のみが配置されてもよく、両方とも複数個が配置されてもよい。必要に応じて、金属層１３５、パッシベーション層１７０、カバー層１８０、開口部１６１、１７１、１８１、外部接続端子１７５、１８５、バックサイド再配線層１６２、バックサイドビア１６３なども適用され得ることは勿論である。
他の一例によるファンアウト半導体パッケージ１００Ｍの製造方法は、集積回路１２０と受動部品１２４をともに配置することを除き、上述のファンアウト半導体パッケージ１００Ａ〜１００Ｆの製造方法と同様であるため、その説明を省略する。
図３５はファンアウト半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージ１００Ｎは、貫通孔１１０Ｘを有する第１連結部材１１０と、上記第１連結部材１１０の貫通孔１１０Ｘ内に配置された半導体チップ１２０と、上記第１連結部材１１０及び上記半導体チップ１２０の下部に配置された第２連結部材１４０、１５０と、上記半導体チップ１２０を封止する封止材１６０と、を含む。上記第１連結部材１１０は、第１絶縁層１１１Ａと、第２絶縁層１１１Ｂと、上記第１絶縁層１１１Ａと第２絶縁層１１１Ｂとの間に配置された第１第１再配線層１１２と、上記第１絶縁層１１１Ａを貫通するビア１１５と、上記第２絶縁層１１１Ｂを貫通するビア１１３と、を含み、上記第２絶縁層１１１Ｂが上記第１絶縁層１１１Ａの上部に配置される。また、上記第１連結部材１１０は、上記第２絶縁層１１１Ｂの上面１１０Ａに配置された第３再配線層１３１と、上記第１連結部材１１０の下面１１０Ｂに配置された第２再配線層１３２と、を含む。
貫通孔１１０Ｘは、第３再配線層１３１、第２絶縁層１１１Ｂ、第１再配線層１１２、第１絶縁層１１１Ａ、及び第２再配線層１３２を順次貫通することができる。第１再配線層１１２及び第１絶縁層１１１Ａのうち少なくとも一つは、半導体チップ１２０の上面及び下面の間に配置されることができる。半導体チップ１２０は、上面が第１連結部材１１０の上面１１０Ａより下部に位置するように配置されることができる。但し、これに限定されるものではなく、半導体チップ１２０は、上面が第１連結部材１１０の上面１１０Ａと同一面または上部に、また、第３再配線層１３１の上面よりは下部に位置するように配置されることができる。または、第３再配線層１３１の上面と同一面またはそれより上部に位置するように配置されることもできる。
以下、他の一例によるファンアウト半導体パッケージ１００Ｎに含まれるそれぞれの構成についてより詳細に説明するが、上述の内容と重複する内容は省略し、相違点を中心として説明する。
他の一例によるファンアウト半導体パッケージ１００Ｎは、上記第２絶縁層１１１Ｂが上記第１絶縁層１１１Ａの上部に配置されており、その他には、上述のファンアウト半導体パッケージ１００Ａ〜１００Ｍについての内容が類似に適用されることができる。例えば、必要に応じて、金属層１３５、パッシベーション層１７０、カバー層１８０、開口部１６１、１７１、１８１、外部接続端子１７５、１８５、バックサイド再配線層１６２、バックサイドビア１６３なども適用され得ることは勿論である。
他の一例によるファンアウト半導体パッケージ１００Ｎの製造方法は、第２絶縁層１１１Ｂを第１絶縁層１１１Ａの上部に形成することを除き、上述のファンアウト半導体パッケージ１００Ａ〜１００Ｆの製造方法と同様であるため、その説明を省略する。
図３６はファンアウト半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージ１００Ｏは、貫通孔１１０Ｘを有する第１連結部材１１０と、上記第１連結部材１１０の貫通孔１１０Ｘ内に配置された半導体チップ１２０と、上記第１連結部材１１０及び上記半導体チップ１２０の下部に配置された第２連結部材１４０、１５０と、上記半導体チップ１２０を封止する封止材１６０と、を含む。上記第１連結部材１１０は、第１絶縁層１１１Ａと、第２絶縁層１１１Ｂと、第３絶縁層１１１Ｃと、上記第１絶縁層１１１Ａと第２絶縁層１１１Ｂとの間及び上記第１絶縁層１１１Ａと第３絶縁層１１１Ｃとの間にそれぞれ配置された複数の第１再配線層１１２Ａ、１１２Ｂと、上記第１絶縁層１１１Ａを貫通するビア１１５と、上記第２絶縁層１１１Ｂを貫通する第１ビア１１３Ａと、上記第３絶縁層１１１Ｃを貫通する第２ビア１１３Ｂと、を含む。また、上記第１連結部材１１０は、上記第３絶縁層１１１Ｃの上面１１０Ａに配置された第３再配線層１３１と、上記第２絶縁層１１１Ｂの下面１１０Ｂに配置された第２再配線層１３２と、を含む。
貫通孔１１０Ｘは、第３再配線層１３１、第３絶縁層１１１Ｃ、第１再配線層１１２Ｂ、第１絶縁層１１１Ａ、第１再配線層１１２Ａ、第２絶縁層１１１Ｂ、及び第２再配線層１３２を順次貫通することができる。第１再配線層１１２及び第２絶縁層１１１Ｂのうち少なくとも一つは、半導体チップ１２０の上面及び下面の間に配置されることができる。半導体チップ１２０は、上面が第１連結部材１１０の上面１１０Ａより下部に位置するように配置されることができる。但し、これに限定されるものではなく、半導体チップ１２０は、上面が第１連結部材１１０の上面１１０Ａと同一面または上部に、また、第３再配線層１３１の上面よりは下部に位置するように配置されることができる。または、第３再配線層１３１の上面と同一面またはそれより上部に位置するように配置されることもできる。
以下、他の一例によるファンアウト半導体パッケージ１００Ｏに含まれるそれぞれの構成についてより詳細に説明するが、上述の内容と重複する内容は省略し、相違点を中心として説明する。
第１絶縁層１１１Ａ、第２絶縁層１１１Ｂ、及び第３絶縁層１１１Ｃは、第２絶縁層１１１Ｂ、第１絶縁層１１１Ａ、第３絶縁層１１１Ｃの順に下部から上部へ積層される。第２絶縁層１１１Ｂと第３絶縁層１１１Ｃは、その材質が同一であり、互いに対応する厚さを有することができる。対応する厚さを有するということは、両者の厚さが実質的に同一であることを意味する。すなわち、完全に同一であることは勿論、反りの観点で無視できる程度の厚さの差がある場合も含む概念である。
第１再配線層１１２Ａ、１１２Ｂは、それぞれ該当層の設計デザインに応じて様々な機能を担うことができる。例えば、再配線パターンとして、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターン、信号（Ｓ）パターンなどの役割を担うことができる。また、パッドパターンとして、ビアパッドなどの役割を担うことができる。このように第１再配線層１１２Ａ、１１２Ｂは再配線機能を担うことができるため、第２連結部材１４０、１５０の再配線機能を分担することができる。必要に応じて、金属層１３５、パッシベーション層１７０、カバー層１８０、開口部１６１、１７１、１８１、外部接続端子１７５、１８５、バックサイド再配線層１６２、バックサイドビア１６３なども適用され得ることは勿論である。
他の一例によるファンアウト半導体パッケージ１００Ｏの製造方法は、第１絶縁層１１１Ａの上部に第３絶縁層１１１Ｃを形成し、その間に第１再配線層１１２Ｂなどを形成することを除き、上述のファンアウト半導体パッケージ１００Ａ〜１００Ｆの製造方法と同様であるため、その説明を省略する。
図３７はファンアウト半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージ１００Ｐは、貫通孔１１０Ｘを有する第１連結部材１１０と、上記第１連結部材１１０の貫通孔１１０Ｘ内に配置された半導体チップ１２０と、上記第１連結部材１１０及び上記半導体チップ１２０の下部に配置された第２連結部材１４０、１５０と、上記半導体チップ１２０を封止する封止材１６０と、を含む。上記第１連結部材１１０は、第１絶縁層１１１Ａと、複数の第２絶縁層１１１Ｂ１、１１１Ｂ２と、上記第１絶縁層１１１Ａと第２絶縁層１１１Ｂ１との間、または複数の第２絶縁層１１１Ｂ１、１１１Ｂ２の間にそれぞれ配置された複数の第１再配線層１１２Ａ１、１１２Ａ２と、上記第１絶縁層１１１Ａを貫通するビア１１５と、上記第２絶縁層１１１Ｂ１、１１１Ｂ２をそれぞれ貫通する複数のビア１１３Ａ１、１１３Ａ２と、を含む。また、上記第１連結部材１１０は、上記第１絶縁層１１１Ａの上面１１０Ａに配置された第３再配線層１３１と、上記第２絶縁層１１１Ｂ２の下面１１０Ｂに配置された第２再配線層１３２と、を含む。
貫通孔１１０Ｘは、第３再配線層１３１、第１絶縁層１１１Ａ、第１再配線層１１２Ａ１、第２絶縁層１１１Ｂ１、第１再配線層１１２Ａ２、第２絶縁層１１１Ｂ２、及び第２再配線層１３２を順次貫通することができる。複数の第１再配線層１１２Ａ１、１１２Ａ２及び複数の第２絶縁層１１１Ｂ１、１１１Ｂ２のうち少なくとも一つは、半導体チップ１２０の上面及び下面の間に配置されることができる。半導体チップ１２０は、上面が第１連結部材１１０の上面１１０Ａより下部に位置するように配置されることができる。但し、これに限定されるものではなく、半導体チップ１２０は、上面が第１連結部材１１０の上面１１０Ａと同一面または上部に、また、第３再配線層１３１の上面よりは下部に位置するように配置されることができる。または、第３再配線層１３１の上面と同一面またはそれより上部に位置するように配置されることもできる。
以下、他の一例によるファンアウト半導体パッケージ１００Ｐに含まれるそれぞれの構成についてより詳細に説明するが、上述の内容と重複する内容は省略し、相違点を中心として説明する。
第２絶縁層１１１Ｂ１、１１１Ｂ２が複数の層で構成される場合、複数の第２絶縁層１１１Ｂ１、１１１Ｂ２の間にも第１再配線層１１２Ａ２が配置されることができ、その結果、第２連結部材１４０、１５０の再配線機能をより多く分担することができる。第２絶縁層１１１Ｂ１、１１１Ｂ２の層の数や、第１再配線層１１２Ａ１、１１２Ａ２の層の数は特に制限されず、設計事項に応じてさらに多い複数の層で構成され得ることは勿論である。必要に応じて、金属層１３５、パッシベーション層１７０、カバー層１８０、開口部１６１、１７１、１８１、外部接続端子１７５、１８５、バックサイド再配線層１６２、バックサイドビア１６３なども適用され得ることは勿論である。
他の一例によるファンアウト半導体パッケージ１００Ｐの製造方法は、第２絶縁層１１１Ｂ１、１１１Ｂ２を複数の層で構成することを除き、上述のファンアウト半導体パッケージ１００Ａ〜１００Ｆの製造方法と同様であるため、その説明を省略する。
図３８はファンアウト半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージ１００Ｑは、貫通孔１１０Ｘを有する第１連結部材１１０と、上記第１連結部材１１０の貫通孔１１０Ｘ内に配置された半導体チップ１２０と、上記第１連結部材１１０及び上記半導体チップ１２０の下部に配置された第２連結部材１４０、１５０と、上記半導体チップ１２０を封止する封止材１６０と、を含む。上記第１連結部材１１０は、第１絶縁層１１１Ａと、第２絶縁層１１１Ｂと、第３絶縁層１１１Ｃと、上記第１絶縁層１１１Ａと第２絶縁層１１１Ｂとの間及び上記第１絶縁層１１１Ａと第３絶縁層１１１Ｃとの間に配置された複数の第１再配線層１１２Ａ、１１２Ｂと、上記第１絶縁層１１１Ａを貫通するビア１１５と、上記第２絶縁層１１１Ｂを貫通する第１ビア１１３Ａと、上記第２絶縁層１１１Ｂの下面１１０Ｂに配置された第２再配線層１３２と、を含む。この際、上記封止材１６０と上記第３絶縁層１１１Ｃは第４開口部１６５を有しており、上記第１絶縁層１１１Ａと第３絶縁層１１１Ｃとの間に配置された第１再配線層１１２Ｂの一部が、上記第４開口部１６５を介して外部に露出される。
貫通孔１１０Ｘは、第３絶縁層１１１Ｃ、第１再配線層１１２Ｂ、第１絶縁層１１１Ａ、第１再配線層１１２Ａ、第２絶縁層１１１Ｂ、及び第２再配線層１３２を順次貫通することができる。複数の第１再配線層１１２Ａ、１１２Ｂ及び第２絶縁層１１１Ｂのうち少なくとも一つは、半導体チップ１２０の上面及び下面の間に配置されることができる。半導体チップ１２０は、上面が第１連結部材１１０の上面１１０Ａより下部に位置するように配置されることができる。但し、これに限定されるものではなく、半導体チップ１２０は、上面が第１連結部材１１０の上面１１０Ａと同一面または上部に位置するように配置されることができる。
以下、他の一例によるファンアウト半導体パッケージ１００Ｑに含まれるそれぞれの構成についてより詳細に説明するが、上述の内容と重複する内容は省略し、相違点を中心として説明する。
第１再配線層１１２Ｂは、第１絶縁層１１１Ａと第３絶縁層１１１Ｃとの間に配置される。例えば、第１再配線層１１２Ｂは、第４開口部１６５を介して外部に露出される一部パターンを除き、第１絶縁層１１１Ａの上面上に配置されて第３絶縁層１１１Ｃ内に埋め込まれることができる。すなわち、第１再配線層１１２Ｂは第１連結部材１１０の内部に配置される。ここで、第１連結部材１１０の内部に配置されるということは、第１連結部材１１０を基準として上面１１０Ａと下面１１０Ｂとの間に配置されることを意味する。第１再配線層１１２Ｂは、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、再配線パターンとして、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどの役割を担うことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、パッドパターンとして、ビアパッド、ビアパッドなどの役割を担うことができる。このように第１再配線層１１２Ｂは、再配線機能の役割を担うことができて、第２連結部材１４０、１５０の再配線機能を分担することができる。第１再配線層１１２Ｂの形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｄ）、またはこれらの合金などの導電性物質を用いることができる。第１再配線層１１２Ｂの厚さも特に限定されず、例えば、それぞれ１０μｍ〜５０μｍ程度であることができる。第１再配線層１１２Ｂのうち第４開口部１６５を介して外部に露出されるパターンは、ファンアウト半導体パッケージ１００Ｑ上に配置された他の半導体チップやパッケージなどとの連結のためのワイヤボンディング用パッドであることができる。第２絶縁層１１１Ｂと第３絶縁層１１１Ｃは、材質が同一であり、互いに対応する厚さを有することができる。対応する厚さを有するということは、両者の厚さが実質的に同一であることを意味する。すなわち、完全に同一であることは勿論、反りの観点で無視できるほどの厚さの差がある場合も含む概念である。必要に応じて、金属層１３５、パッシベーション層１７０、開口部１７１、外部接続端子１７５なども適用され得ることは勿論である。
他の一例によるファンアウト半導体パッケージ１００Ｑの製造方法は、第１絶縁層１１１Ａの上部に第３絶縁層１１１Ｃ及び第１再配線層１１２Ｂを形成し、第４開口部１６５を形成することを除き、上述のファンアウト半導体パッケージ１００Ｂ、１００Ｅの製造方法と同様であるため、その説明を省略する。
図３９はファンアウト半導体パッケージの信号伝達の一例を概略的に示す図である。
ファンアウト半導体パッケージとしては上述のファンアウト半導体パッケージ１００Ｂを適用して説明し、上述の内容と重複する内容は省略し、相違点を中心として説明する。
一例において、第２再配線層１３２（Ｍ１）は、大部分がグランド（ＧＮＤ）パターン、例えばグランドプレーン（ｇｒｏｕｎｄ ｐｌａｎｅ）で構成される。半導体チップ１２０の配置前に形成することができる第２再配線層１３２（Ｍ１）の大部分がグランドパターン（ＧＮＤ）で構成されるため、再配線層１４２、１５２（Ｍ２、Ｍ３）のグランド（ＧＮＤ）パターンを最小化することができる。これにより、他の必要な再配線パターンＲ及び／またはパッドパターンＰを二つの層（Ｍ２、Ｍ３）だけで十分に設計することができ、その結果、半導体チップ１２０の配置後に第２連結部材を形成する工程を最小化することができる。ここで、大部分がグランド（ＧＮＤ）パターンで構成されるということは、平面面積を基準として、グランドパターン（ＧＮＤ）の面積が半分を超えることを意味する。
第２再配線層１３２（Ｍ１）を構成するグランドパターン（ＧＮＤ）は、第１再配線層１１２（Ｃ２）、再配線層１４２（Ｍ２）などに設計された各種信号（Ｓ）パターンなどの信号送信のためのリターンパス（ＲＰ）の役割を担う。第２再配線層１３２（Ｍ１）のグランド（ＧＮＤ）パターンが、このように上下層に形成された各種信号（Ｓ）パターンのリターンパス（ＲＰ）の役割を十分に担うため、ファンアウト半導体パッケージ１００Ｂが外部と電気的に連結された後、円滑に動作されることができる。
第２再配線層１３２（Ｍ１）と第１再配線層１１２（Ｃ２）との間の距離は、第２再配線層１３２（Ｍ１）と再配線層１４２（Ｍ２）との間の距離より小さいことができる。距離は断面の厚さ方向を基準として判断する。このように、第２再配線層１３２（Ｍ１）と第１再配線層１１２（Ｃ２）との間の距離が小さい場合、第２再配線層１３２（Ｍ１）の再配線パターン（Ｒ）のうちグランド（ＧＮＤ）パターンがリターンパス（ＲＰ）の役割をより効果的に担うことができる。
図４０はファンアウト半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージは、複数のファンアウト半導体パッケージが積層された形態である。上述の様々な例示によるファンアウト半導体パッケージ１００Ａ〜１００Ｑがこれに様々な形態で適用されることができる。例えば、上述のファンアウト半導体パッケージ１００Ｂ上に他のファンアウト半導体パッケージ２００Ａが配置された形態であることができる。
ファンアウト半導体パッケージ１００Ｂは、上述のように、貫通孔１１０Ｘを有する第１連結部材１１０と、上記第１連結部材１１０の貫通孔１１０Ｘ内に配置された半導体チップ１２０と、上記第１連結部材１１０及び上記半導体チップ１２０の下部に配置された第２連結部材１４０、１５０と、上記半導体チップ１２０を封止する封止材１６０と、を含む。上記第１連結部材１１０は、第１絶縁層１１１Ａと、第２絶縁層１１１Ｂと、上記第１絶縁層１１１Ａと第２絶縁層１１１Ｂとの間に配置された第１再配線層１１２と、上記第１絶縁層１１１Ａを貫通するビア１１５と、上記第２絶縁層１１１Ｂを貫通するビア１１３と、上記第１絶縁層１１１Ａの上面１１０Ａに配置された第３再配線層１３１と、上記第２絶縁層１１１Ｂの下面１１０Ｂに配置された第２再配線層１３２と、を含む。各構成についての内容は上述の内容と同様であるため、その説明を省略する。
ファンアウト半導体パッケージ２００Ａは、配線基板２１０と、上記配線基板２１０にフリップチップ形態で実装された第１半導体チップ２２２と、上記第１半導体チップ２２２上に積層された第２半導体チップ２２４と、を含む。また、上記第１半導体チップ２２２と配線基板２１０との間の隙間を満たすアンダーフィル樹脂２４０と、上記第１及び第２半導体チップ２２２、２２４などを封止する封止樹脂２３０と、を含む。
第１及び第２半導体チップ２２２、２２４は集積回路チップであることができ、例えば、揮発性メモリー（例えば、ＤＲＡＭ）、非揮発性メモリー（例えば、ＲＯＭ）、フラッシュメモリーなどのメモリーチップであることができる。第１半導体チップ２２２の平面形状は第２半導体チップ２２４の平面形状より大きいことができる。
配線基板２１０の上面には、ボンディング用パッド２１２Ａとフリップチップ用パッド２１２Ｂが配置される。配線基板２１０は、複数の絶縁層（不図示）、複数の絶縁層に形成されたビアパターン（不図示）、及び配線パターン（不図示）などで構成されている。配線基板２１０のビアパターン（不図示）及び配線パターン（不図示）は、ボンディング用パッド２１２Ａ、フリップチップ用パッド２１２Ｂなどと電気的に連結される。
ボンディング用パッド２１２Ａは、ボンディングワイヤ２５２を介して第２半導体チップ２２４の上面に形成された接続パッド（不図示）と電気的に接続される。フリップチップ用パッド２１２Ｂには、第１半導体チップ２２２のバンプ２５１がフリップチップ形態で接合されている。ボンディング用パッド２１２Ａ及びフリップチップ用パッド２１２Ｂの材料としては上述のような導電性物質を用いることができる。ボンディング用パッド２１２Ａ及びフリップチップ用パッド２１２Ｂの表面には、Ａｕ、Ｎｉ／Ａｕ、Ｎｉ／Ｐｄ／Ａｕなどの金属層処理を施すことができる。
封止樹脂２３０は、第１半導体チップ２２２及び第２半導体チップ２２４を保護するためのものであって、それらを封止する。封止樹脂２３０の材料としては、公知の絶縁物質、例えば、エポキシ系絶縁樹脂などを用いることができる。
アンダーフィル樹脂２４０は、第１半導体チップ２２２のバンプ２５１とフリップチップ用パッド２１２Ｂとの間の接続部分の接続強度を向上させるための樹脂である。アンダーフィル樹脂２４０は、配線基板２１０と第１半導体チップ２２２との間の隙間を充填する。アンダーフィル樹脂２４０の材料としても、公知の絶縁物質、例えば、エポキシ系絶縁樹脂などを用いることができる。
外部接続端子１９１は、ファンアウト半導体パッケージ２００Ａをファンアウト半導体パッケージ１００Ｂに接続させるための構成である。外部接続端子１９１により、ファンアウト半導体パッケージ２００Ａとファンアウト半導体パッケージ１００Ｂが積層接合される。外部接続端子１９１は、ファンアウト半導体パッケージ１００Ｂの上部に形成された第２外部接続端子１８５であることができる。または、ファンアウト半導体パッケージ２００Ａの下部に形成された外部接続端子（不図示）であることができる。または、ファンアウト半導体パッケージ１００Ｂの上部に形成された第２外部接続端子１８５と、ファンアウト半導体パッケージ２００Ａの下部に形成された外部接続端子（不図示）とが一体化されたものであることができる。外部接続端子１９１の材料としても、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｄ）、半田（ｓｏｌｄｅｒ）などの導電性物質を用いることができる。外部接続端子１９１は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであることができる。外部接続端子１９１は多重層または単一層からなることができる。多重層からなる場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層からなる場合には、スズ−銀半田や銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。
図４１はファンアウト半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージは、上述のファンアウト半導体パッケージ１００Ｃ上に上述のファンアウト半導体パッケージ１００Ａが積層された形態である。
ファンアウト半導体パッケージ１００Ｃは、上述のように、貫通孔１１０Ｘを有する第１連結部材１１０と、上記第１連結部材１１０の貫通孔１１０Ｘ内に配置された半導体チップ１２０と、上記第１連結部材１１０及び上記半導体チップ１２０の下部に配置された第２連結部材１４０、１５０と、上記半導体チップ１２０を封止する封止材１６０と、上記封止材１６０上に配置されたバックサイド再配線層１６２と、上記封止材１６０を貫通するバックサイドビア１６３と、を含む。上記第１連結部材１１０は、第１絶縁層１１１Ａと、第２絶縁層１１１Ｂと、上記第１絶縁層１１１Ａと第２絶縁層１１１Ｂとの間に配置された第１再配線層１１２と、上記第１絶縁層１１１Ａを貫通するビア１１５と、上記第２絶縁層１１１Ｂを貫通するビア１１３と、上記第１絶縁層１１１Ａの上面１１０Ａに配置された第３再配線層１３１と、上記第２絶縁層１１１Ｂの下面１１０Ｂに配置された第２再配線層１３２と、を含む。各構成についての内容は上述の内容と同様であるため、その説明を省略する。
ファンアウト半導体パッケージ１００Ａは、上述のように、貫通孔１１０Ｘを有する第１連結部材１１０と、上記第１連結部材１１０の貫通孔１１０Ｘ内に配置された半導体チップ１２０と、上記第１連結部材１１０及び上記半導体チップ１２０の下部に配置された第２連結部材１４０、１５０と、上記半導体チップ１２０を封止する封止材１６０と、を含む。上記第１連結部材１１０は、第１絶縁層１１１Ａと、第２絶縁層１１１Ｂと、上記第１絶縁層１１１Ａと第２絶縁層１１１Ｂとの間に配置された第１再配線層１１２と、上記第１絶縁層１１１Ａの上面に配置された金属層１３５と、上記第２絶縁層１１１Ｂの下面に配置された第２再配線層１３２と、上記第２絶縁層１１１Ｂを貫通するビア１１３と、を含む。各構成についての内容は上述の内容と同様であるため、その説明を省略する。
ファンアウト半導体パッケージ１００Ｃとファンアウト半導体パッケージ１００Ａは、外部接続端子１９１により積層接合される。外部接続端子１９１は、ファンアウト半導体パッケージ１００Ｃの上部に形成された第２外部接続端子１８５であることができる。または、ファンアウト半導体パッケージ１００Ａの下部に形成された第１外部接続端子１７５であることができる。または、ファンアウト半導体パッケージ１００Ｃの上部に形成された第２外部接続端子１８５と、ファンアウト半導体パッケージ１００Ａの下部に形成された第１外部接続端子１７５とが一体化されたものであることができる。外部接続端子１９１の材料としても、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｄ）、半田（ｓｏｌｄｅｒ）などの導電性物質を用いることができる。外部接続端子１９１は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであることができる。外部接続端子１９１は多重層または単一層からなることができる。多重層からなる場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層からなる場合には、スズ−銀半田や銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。
図４２はファンアウト半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージ１００Ｒは、貫通孔１１０Ｘを有する第１連結部材１１０と、第１連結部材１１０の貫通孔１１０Ｘ内に配置された半導体チップ１２０と、第１連結部材１１０及び半導体チップ１２０の下部に配置された第２連結部材１４０、１５０、１５５と、半導体チップ１２０を封止する封止材１６０と、を含む。第１連結部材１１０は、第１絶縁層１１１Ａ、第２絶縁層１１１Ｂ、第１及び第２絶縁層１１１Ａ、１１１Ｂの間に配置された第１再配線層１１２、第１絶縁層１１１Ａを貫通するビア１１５、第２絶縁層１１１Ｂを貫通するビア１１３、第１絶縁層１１１Ａの上面に配置された第３再配線層１３１、及び第２絶縁層１１１Ｂの下面に配置された第２再配線層１３２を含む。
第２連結部材１５５は、第２連結部材絶縁層１５６、第２連結部材絶縁層１５６上に配置された第２連結部材再配線層１５７、及び第２連結部材絶縁層１５６を貫通して第２連結部材再配線層１５７と電気的に連結された第２連結部材ビア１５８を含む。封止材１６０は、第１連結部材１１０の上面１１０Ａに配置された第３再配線層１３１の少なくとも一部を露出させる第２開口部１６１を有することができる。また、封止材１６０の第２開口部１６１には、外部に露出する第２外部接続端子１８５が配置されることができる。第２外部接続端子１８５は、第２開口部１６１を介して露出された第３再配線層１３１と連結されることができる。第２連結部材１５５の下部には第１開口部１７１を有するパッシベーション層１７０が配置されることができ、第１開口部１７１にはアンダーバンプ金属層１７２が配置されることができ、アンダーバンプ金属層１７２上には第１外部接続端子１７５が配置されることができる。
貫通孔１１０Ｘは、第３再配線層１３１、第１絶縁層１１１Ａ、第１再配線層１１２、第２絶縁層１１１Ｂ、及び第２再配線層１３２を順次貫通することができる。第１再配線層１１２及び第２絶縁層１１１Ｂのうち少なくとも一つは、半導体チップ１２０の上面及び下面の間に配置されることができる。半導体チップ１２０は、上面が第１連結部材１１０の上面１１０Ａより下部に位置するように配置されることができる。但し、これに限定されるものではなく、半導体チップ１２０は、上面が第１連結部材１１０の上面１１０Ａと同一面または上部に、また、第３再配線層１３１の上面よりは下部に位置するように配置されることができる。または、第３再配線層１３１の上面と同一面またはそれより上部に位置するように配置されることもできる。
以下、他の一例によるファンアウト半導体パッケージ１００Ｒにおける信号移動経路及びそれによるグランドの配置についてより詳細に説明するが、上述の内容と重複する内容は省略し、相違点を中心として説明する。
半導体チップ１２０は信号用接続パッド（１２０ＰのうちＳ´経路に沿う少なくとも一つ）を有し、信号用接続パッド（１２０ＰのうちＳ´経路に沿う少なくとも一つ）は第２連結部材１４０の第１信号用ビア（１４３のうちＳ´経路に沿う少なくとも一つ）を介して第２連結部材１４０の再配線層１４２の信号パターン（１４２のうちＳ´経路に沿う少なくとも一つ）と電気的に連結され、第２連結部材１４０の再配線層１４２の信号パターン（１４２のうちＳ´経路に沿う少なくとも一つ）は第２連結部材１４０の第２信号用ビア（１４３のうちＳ´経路に沿う他の少なくとも一つ）を介して第１連結部材１１０の第２再配線層１３２の信号パターン（１３２のうちＳ´経路に沿う少なくとも一つ）と電気的に連結され、第１連結部材１１０の第２再配線層１３２の信号パターン（１３２のうちＳ´経路に沿う少なくとも一つ）は第１連結部材１１０の信号用ビア（１１３のうちＳ´経路に沿う少なくとも一つ）を介して第１連結部材１１０の第１再配線層１１２の信号パターン（１３２のうちＳ´経路に沿う少なくとも一つ）と電気的に連結され、第１連結部材１１０の第１再配線層１１２の信号パターン（１１２のうちＳ´経路に沿う少なくとも一つ）は第１連結部材１１０の信号用ビア（１１５のうちＳ´経路に沿う少なくとも一つ）を介して第１連結部材１１０の第３再配線層１３１の信号パターン（１３１のうちＳ´経路に沿う少なくとも一つ）と電気的に連結され、第１連結部材１１０の第３再配線層１３１の信号パターン（１３１のうちＳ´経路に沿う少なくとも一つ）は第１連結部材１１０の上部のファン−アウト領域に配置された信号用外部接続端子（１８５のうちＳ´経路に沿う少なくとも一つ）と電気的に連結され、第１連結部材１１０の第２及び第３再配線層１３１、１３２は信号Ｓ´のリターン経路を提供するグランドパターン（１３１のうちＧ´経路に沿う少なくとも一つ、１３２のうちＧ´経路に沿う少なくとも一つ）を有することができる。
例えば、半導体チップ１２０の接続パッド１２０Ｐの一部は信号Ｓ´の連結のためのものであり、他の一部はグランドＧ´の連結のためのものであり得る。一部の信号Ｓ´の場合、信号の連結のための接続パッド（１２０ＰのうちＳ´経路に沿う少なくとも一つ）から出発して第２連結部材の信号用ビア（１４３のうちＳ´経路に沿う少なくとも一つ）を介して第２連結部材の再配線層１４２の信号パターン（１４２のうちＳ´経路に沿う少なくとも一つ）に移動し、その後、第２連結部材の信号用ビア１４３を介して第１連結部材１１０の第２再配線層１３２の信号パターン（１３２のうちＳ´経路に沿う少なくとも一つ）に移動し、その後、第１連結部材１１０の信号用ビア（１１３のうちＳ´経路に沿う少なくとも一つ）を介して第１連結部材１１０の第１再配線層１１２の信号パターン（１１２のうちＳ´経路に沿う少なくとも一つ）に移動し、その後、第１連結部材１１０の信号用ビア（１１５のうちＳ´経路に沿う少なくとも一つ）を介して第１連結部材１１０の第３再配線層１３１の信号パターン（１３１のうちＳ´経路に沿う少なくとも一つ）に移動し、その後、信号用第２外部接続端子（１８５のうちＳ´経路に沿う少なくとも一つ）を介して外部に移動することができる。
上述の移動経路に沿う信号Ｓ´のリターン経路を提供するために、上述の移動経路の上部及び下部にはグランドパターンＧ´が形成されることができる。グランドパターンＧ´は、第２連結部材再配線層１４２、１５２だけでなく、第１連結部材１１０の第２再配線層１３２及び第３再配線層１３１にも形成されることができる。第１連結部材１１０の第１再配線層１１２の大部分が信号パターンＳ´が形成された場合であれば、その下部及び／または上部に該当する第２再配線層１３２及び第３再配線層１３１は大部分がグランドパターンＧ´が形成されたものであり得る。また、第２連結部材再配線層１４２は大部分が信号パターンＳ´が形成されたものであり、第２連結部材再配線層１５２は大部分がグランドパターンＧ´が形成されたものであり得る。このように、第１連結部材１１０を信号パターンＳ´及びグランドパターンＧ´などのための再配線領域として活用することができ、第１連結部材１１０を半導体チップ１２０の配置前に形成することができるため、工程の歩留まりなどを改善することができる。グランドパターンＧ´は板状などであり得るが、これに限定されるものではない。
図４３はファンアウト半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージ１００Ｓは、貫通孔１１０Ｘを有する第１連結部材１１０と、第１連結部材１１０の貫通孔１１０Ｘ内に配置された半導体チップ１２０と、第１連結部材１１０及び半導体チップ１２０の下部に配置された第２連結部材１４０、１５０、１５５と、半導体チップ１２０を封止する封止材１６０と、を含む。第１連結部材１１０は、第１絶縁層１１１Ａ、第２絶縁層１１１Ｂ、第３絶縁層１１１Ｃ、第１及び第２絶縁層１１１Ａ、１１１Ｂの間及び第１及び第３絶縁層１１１Ａ、１１１Ｃの間にそれぞれ配置された複数の第１再配線層１１２Ａ、１１２Ｂ、第１絶縁層１１１Ａを貫通するビア１１５、第２絶縁層１１１Ｂを貫通する第１ビア１１３Ａ、及び第３絶縁層１１１Ｃを貫通する第２ビア１１３Ｂを含む。第１連結部材１１０はまた、第３絶縁層１１１Ｃの上面１１０Ａに配置された第３再配線層１３１、及び第２絶縁層１１１Ｂの下面に配置された第２再配線層１３２を含む。
第２連結部材１５５は、第２連結部材絶縁層１５６、第２連結部材絶縁層１５６上に配置された第２連結部材再配線層１５７、及び第２連結部材絶縁層１５６を貫通して第２連結部材再配線層１５７と電気的に連結された第２連結部材ビア１５８を含む。封止材１６０は、第１連結部材１１０の上面１１０Ａに配置された第３再配線層１３１の少なくとも一部を露出させる第２開口部１６１を有することができる。また、封止材１６０の第２開口部１６１には、外部に露出する第２外部接続端子１８５が配置されることができる。第２外部接続端子１８５は、第２開口部１６１を介して露出された第３再配線層１３１と連結されることができる。第２連結部材１５５の下部には第１開口部１７１を有するパッシベーション層１７０が配置されることができ、第１開口部１７１にはアンダーバンプ金属層１７２が配置されることができ、アンダーバンプ金属層１７２上には第１外部接続端子１７５が配置されることができる。
貫通孔１１０Ｘは、第３再配線層１３１、第３絶縁層１１１Ｃ、第１再配線層１１２Ｂ、第１絶縁層１１１Ａ、第１再配線層１１２Ａ、第２絶縁層１１１Ｂ、及び第２再配線層１３２を順次貫通することができる。第１再配線層１１２及び第２絶縁層１１１Ｂのうち少なくとも一つは、半導体チップ１２０の上面及び下面の間に配置されることができる。半導体チップ１２０は、上面が第１連結部材１１０の上面１１０Ａより下部に位置するように配置されることができる。但し、これに限定されるものではなく、半導体チップ１２０は、上面が第１連結部材１１０の上面１１０Ａと同一面または上部に、また、第３再配線層１３１の上面よりは下部に位置するように配置されることができる。または、第３再配線層１３１の上面と同一面またはそれより上部に位置するように配置されることもできる。
以下、他の一例によるファンアウト半導体パッケージ１００Ｓにおける信号移動経路及びそれによるグランドの配置についてより詳細に説明するが、上述の内容と重複する内容は省略し、相違点を中心として説明する。
半導体チップ１２０は信号用接続パッド（１２０ＰのうちＳ´´経路に沿う少なくとも一つ）を有し、信号用接続パッド（１２０ＰのうちＳ´´経路に沿う少なくとも一つ）は第２連結部材１４０の第１信号用ビア（１４３のうちＳ´´経路に沿う少なくとも一つ）を介して第２連結部材１４０の再配線層１４２の信号パターン（１４２のうちＳ´´経路に沿う少なくとも一つ）と電気的に連結され、第２連結部材１４０の再配線層１４２の信号パターン（１４２のうちＳ´´経路に沿う少なくとも一つ）は第２連結部材１４０の第２信号用ビア（１４３のうちＳ´´経路に沿う他の少なくとも一つ）を介して第１連結部材１１０の第２再配線層１３２の信号パターン（１３２のうちＳ´´経路に沿う少なくとも一つ）と電気的に連結され、第１連結部材１１０の第２再配線層１３２の信号パターン（１３２のうちＳ´´経路に沿う少なくとも一つ）は第１連結部材１１０の下部信号用ビア（１１３ＡのうちＳ´´経路に沿う少なくとも一つ）を介して第１連結部材１１０の下部第１再配線層１１２Ａの信号パターン（１１２ＡのうちＳ´´経路に沿う少なくとも一つ）と電気的に連結され、第１連結部材１１０の下部第１再配線層１１２Ａの信号パターン（１１２ＡのうちＳ´´経路に沿う少なくとも一つ）は第１連結部材１１０の信号用ビア（１１５のうちＳ´´経路に沿う少なくとも一つ）を介して第１連結部材１１０の上部第１再配線層１１２Ｂの信号パターン（１１２ＢのうちＳ´´経路に沿う少なくとも一つ）と電気的に連結され、第１連結部材１１０の上部第２再配線層１１２Ｂの信号パターン（１１２ＢのうちＳ´´経路に沿う少なくとも一つ）は第１連結部材１１０の上部信号用ビア１１３Ｂを介して第１連結部材１１０の第３再配線層１３１の信号パターン（１３１のうちＳ´´経路に沿う少なくとも一つ）と電気的に連結され、第１連結部材１１０の第３再配線層１３１の信号パターン（１３１のうちＳ´´経路に沿う少なくとも一つ）は第１連結部材１１０の上部のファン−アウト領域に配置された信号用外部接続端子（１８５のうちＳ´´経路に沿う少なくとも一つ）と電気的に連結され、第１連結部材１１０の第２再配線層１３１及び上部第１再配線層１１２Ｂは信号Ｓ´´のリターン経路を提供するグランドパターン（１３１のうちＧ´´経路に沿う少なくとも一つ、１１２ＢのうちＧ´´経路に沿う少なくとも一つ）を有することができる。
例えば、半導体チップ１２０の接続パッド１２０Ｐの一部は信号Ｓ´´の連結のためのものであり、他の一部はグランドＧ´´の連結のためのものであり得る。一部の信号Ｓ´´の場合、信号の連結のための接続パッド（１２０ＰのうちＳ´´経路に沿う少なくとも一つ）から出発して第２連結部材の第１信号用ビア（１４３のうちＳ´´経路に沿う少なくとも一つ）を介して第２連結部材再配線層１４２の信号パターン（１４２のうちＳ´´経路に沿う少なくとも一つ）に移動し、その後、第２連結部材の第２信号用ビア（１４３のうちＳ´´経路に沿う他の少なくとも一つ）を介して第１連結部材１１０の第２再配線層１３２の信号パターン（１３２のうちＳ´´経路に沿う少なくとも一つ）に移動し、その後、第１連結部材１１０の下部信号用ビア（１１３ＡのうちＳ´´経路に沿う少なくとも一つ）を介して第１連結部材１１０の下部第１再配線層１１２Ａの信号パターン（１１２ＡのうちＳ´´経路に沿う少なくとも一つ）に移動し、その後、第１連結部材１１０の信号用ビア（１１５のうちＳ´´経路に沿う少なくとも一つ）を介して第１連結部材１１０の上部第１再配線層１１２Ｂの信号パターン（１１２ＢのうちＳ´´経路に沿う少なくとも一つ）に移動し、その後、第１連結部材１１０の上部信号用ビア（１１３ＢのうちＳ´´経路に沿う少なくとも一つ）を介して第１連結部材１１０の第３再配線層１３１の信号パターン（１３１のうちＳ´´経路に沿う少なくとも一つ）に移動し、その後、信号用第２外部接続端子（１８５のうちＳ´´経路に沿う少なくとも一つ）を介して外部に移動することができる。
上述の移動経路に沿う信号Ｓ´´のリターン経路を提供するために、上述の移動経路の上部及び下部にはグランドパターンＧ´´が形成されることができる。グランドパターンＧ´´は、第２連結部材再配線層１４２、１５２だけでなく、第１連結部材１１０の第２再配線層１３２及び上部第１再配線層１１２Ｂにも形成されることができる。第１連結部材１１０の下部第１再配線層１１２Ａの大部分が信号パターンＳ´´が形成された場合であれば、その下部及び／または上部に該当する第２再配線層１３２及び上部第１再配線層１１２Ｂは大部分がグランドパターンＧ´´からなることができる。また、第２連結部材再配線層１４２は大部分が信号パターンＳ´が形成されたものであり、第２連結部材再配線層１５２は大部分がグランドパターンＧ´が形成されたものであり得る。このように、第１連結部材１１０を信号パターンＳ´´及びグランドパターンＧ´´などのための再配線領域として活用することができ、第１連結部材１１０を上述のように半導体チップ１２０の配置前に形成することができるため、工程の歩留まりなどを改善することができる。グランドパターンＧ´´は板状などであり得るが、これに限定されるものではない。
図４４はファンアウト半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージ１００Ｔは、貫通孔１１０Ｘを有する第１連結部材１１０と、第１連結部材１１０の貫通孔１１０Ｘ内に配置された半導体チップ１２０と、第１連結部材１１０及び半導体チップ１２０の下部に配置された第２連結部材１４０、１５０、１５５と、半導体チップ１２０を封止する封止材１６０と、を含む。第１連結部材１１０は、第１絶縁層１１１Ａ、第２絶縁層１１１Ｂ、第１及び第２絶縁層１１１Ａ、１１１Ｂの間に配置された第１再配線層１１２、第１絶縁層１１１Ａを貫通するビア１１５、第２絶縁層１１１Ｂを貫通するビア１１３、第１絶縁層１１１Ａの上面に配置された第３再配線層１３１、及び第２絶縁層１１１Ｂの下面に配置された第２再配線層１３２を含む。
第２連結部材１５５は、第２連結部材絶縁層１５６、第２連結部材絶縁層１５６上に配置された第２連結部材再配線層１５７、及び第２連結部材絶縁層１５６を貫通して第２連結部材再配線層１５７と電気的に連結された第２連結部材ビア１５８を含む。封止材１６０は、第１連結部材１１０の上面１１０Ａに配置された第３再配線層１３１の少なくとも一部を露出させる第２開口部１６１を有することができる。また、封止材１６０の第２開口部１６１には、外部に露出する第２外部接続端子１８５が配置されることができる。第２外部接続端子１８５は、第２開口部１６１を介して露出された第３再配線層１３１と連結されることができる。第２連結部材１５５の下部には第１開口部１７１を有するパッシベーション層１７０が配置されることができ、第１開口部１７１にはアンダーバンプ金属層１７２が配置されることができ、アンダーバンプ金属層１７２上には第１外部接続端子１７５が配置されることができる。
貫通孔１１０Ｘは、第３再配線層１３１、第１絶縁層１１１Ａ、第１再配線層１１２、第２絶縁層１１１Ｂ、及び第２再配線層１３２を順次貫通することができる。第１再配線層１１２及び第２絶縁層１１１Ｂのうち少なくとも一つは、半導体チップ１２０の上面及び下面の間に配置されることができる。半導体チップ１２０は、上面が第１連結部材１１０の上面１１０Ａより下部に位置するように配置されることができる。但し、これに限定されるものではなく、半導体チップ１２０は、上面が第１連結部材１１０の上面１１０Ａと同一面または上部に、また、第３再配線層１３１の上面よりは下部に位置するように配置されることができる。または、第３再配線層１３１の上面と同一面またはそれより上部に位置するように配置されることもできる。
以下、他の一例によるファンアウト半導体パッケージ１００Ｔにおける信号移動経路及びそれによるグランドの配置についてより詳細に説明するが、上述の内容と重複する内容は省略し、相違点を中心として説明する。
半導体チップ１２０は信号用接続パッド（１２０ＰのうちＳ´´´経路に沿う少なくとも一つ）を有し、信号用接続パッド（１２０ＰのうちＳ´´´経路に沿う少なくとも一つ）は第２連結部材１４０の第１信号用ビア（１４３のうちＳ´´´経路に沿う少なくとも一つ）を介して第２連結部材１４０の再配線層１４２の第１信号パターン（１４２のうちＳ´´´経路に沿う少なくとも一つ）と電気的に連結され、第２連結部材１４０の再配線層１４２の第１信号パターン（１４２のうちＳ´´´経路に沿う少なくとも一つ）は第２連結部材１４０の第２信号用ビア（１４３のうちＳ´´´経路に沿う他の少なくとも一つ）を介して第１連結部材１１０の第２再配線層１３２の第１信号パターン（１３２のうちＳ´´´経路に沿う少なくとも一つ）と電気的に連結され、第１連結部材１１０の第２再配線層１３２の第１信号パターン（１３２のうちＳ´´´経路に沿う少なくとも一つ）は第１連結部材１１０の第１信号用ビア（１１３のうちＳ´´´経路に沿う少なくとも一つ）を介して第１連結部材１１０の第１再配線層１１２の信号パターン（１１２のうちＳ´´´経路に沿う少なくとも一つ）と電気的に連結され、第１連結部材１１０の第１再配線層１１２の信号パターン（１１２のうちＳ´´´経路に沿う少なくとも一つ）は第１連結部材１１０の第２信号用ビア（１１３のうちＳ´´´経路に沿う他の少なくとも一つ）を介して第１連結部材１１０の第２再配線層１３２の第２信号パターン（１３２のうちＳ´´´経路に沿う他の少なくとも一つ）と電気的に連結され、第１連結部材１１０の第２再配線層１３２の第２信号パターン（１３２のうちＳ´´´経路に沿う他の少なくとも一つ）は第２連結部材１４０の第３信号用ビア（１４３のうちＳ´´´経路に沿うさらに他の少なくとも一つ）を介して第２連結部材１４０の再配線層１４２の第２信号パターン（１４２のうちＳ´´´経路に沿う他の少なくとも一つ）と電気的に連結され、第２連結部材１４０の再配線層１４２の第２信号パターン（１４２のうちＳ´´´経路に沿う他の少なくとも一つ）は第２連結部材１５０、１５５の信号用ビア（１５３のうちＳ´´´経路に沿う少なくとも一つ、１５８のうちＳ´´´経路に沿う少なくとも一つ）及び再配線層１５２、１５７の信号パターン（１５２のうちＳ´´´経路に沿う少なくとも一つ、１５７のうちＳ´´´経路に沿う少なくとも一つ）などを介して第２連結部材１４０、１５０、１５５の一側のファン−アウト領域に配置された信号用外部接続端子（１７５のうちＳ´´´経路に沿う少なくとも一つ）と電気的に連結され、第１連結部材１１０の第２及び第３再配線層１３１、１３２は信号Ｓ´のリターン経路を提供するグランドパターン（１３１のうちＧ´経路に沿う少なくとも一つ、１３２のうちＧ´経路に沿う少なくとも一つ）を有することができる。
例えば、半導体チップ１２０の接続パッド１２０Ｐの一部は信号Ｓ´´´の連結のためのものであり、他の一部はグランドＧ´´´の連結のためのものであり得る。一部の信号Ｓ´´´の場合、信号Ｓ´´´の連結のための接続パッド１２０Ｐから出発して第２連結部材１４０の第１信号用ビア（１４３のうちＳ´´´経路に沿う少なくとも一つ）を介して第２連結部材再配線層１４２の信号パターン（１４２のうちＳ´´´経路に沿う少なくとも一つ）に移動し、その後、第２連結部材１４０の第２信号用ビア（１４３のうちＳ´´´経路に沿う他の少なくとも一つ）を介して第１連結部材１１０の第２再配線層１３２の第１信号パターン（１３２のうちＳ´´´経路に沿う少なくとも一つ）に移動し、その後、第１連結部材１１０の第１信号用ビア（１１３のうちＳ´´´経路に沿う少なくとも一つ）を介して第１連結部材１１０の第１再配線層１１２の信号パターン（１１２のうちＳ´´´経路に沿う少なくとも一つ）に移動し、その後、第１連結部材１１０の第２信号用ビア（１１３のうちＳ´´´経路に沿う他の少なくとも一つ）を介して再び第１連結部材１１０の第２再配線層１３２の信号パターン（１３２のうちＳ´´´経路に沿う他の少なくとも一つ）に移動し、その後、第２連結部材１４０の第３信号用ビア（１４３のうちＳ´´´経路に沿うさらに他の少なくとも一つ）を介して再び第２連結部材１４０の再配線層１４２の第２信号パターン（１４２のうちＳ´´´経路に沿う他の少なくとも一つ）に移動し、その後、第２連結部材１５０の信号用ビア（１５３のうちＳ´´´経路に沿う少なくとも一つ）を介して第２連結部材１５０の再配線層１５２の信号パターン（１５２のうちＳ´´´経路に沿う少なくとも一つ）に移動し、その後、第２連結部材１５５の信号用ビア（１５８のうちＳ´´´経路に沿う少なくとも一つ）を介して第２連結部材１５５の再配線層１５７の信号パターン（１５７のうちＳ´´´経路に沿う少なくとも一つ）に移動し、その後、信号用アンダーバンプ金属層（１７２のうちＳ´´´経路に沿う少なくとも一つ）を経てファン−アウト領域に配置された信号用第１外部接続端子（１７５のうちＳ´´´経路に沿う少なくとも一つ）を介して外部に移動することができる。
上述の移動経路に沿う信号Ｓ´´´のリターン経路を提供するために、上述の移動経路の上部及び下部にはグランドパターンＧ´´´が形成されることができる。グランドパターンＧ´´´は、第２連結部材再配線層１４２、１５２だけでなく、第１連結部材１１０の第２再配線層１３２及び第３再配線層１３１にも形成されることができる。第１連結部材１１０の第１再配線層１１２の大部分が信号パターンＳ´´´が形成された場合であれば、その下部及び／または上部に該当する第２再配線層１３２及び第３再配線層１３１は大部分がグランドパターンＧ´´´が形成されたものであり得る。また、第２連結部材再配線層１４２は大部分が信号パターンＳ´´´が形成されたものであり、第２連結部材再配線層１５２は大部分がグランドパターンＧ´´´が形成されたものであり得る。このように、第１連結部材１１０を信号パターンＳ´´´及びグランドパターンＧ´´´などのための再配線領域として活用することができ、第１連結部材１１０を上述のように半導体チップ１２０の配置前に形成することができるため、工程の歩留まりなどを改善することができる。グランドパターンＧ´´´は板状などであり得るが、これに限定されるものではない。
複数のパッケージが積層された形態は上述の例示に限定されず、その他にも、上述の様々な例示によるファンアウト半導体パッケージ１００Ａ〜１００Ｔが互いに組み合わされた形態、または上述の様々な例示によるファンアウト半導体パッケージ１００Ａ〜１００Ｔ上に他の形態のパッケージが配置された形態、または他の形態のパッケージ上に上述の様々な例示によるファンアウト半導体パッケージ１００Ａ〜１００Ｔが配置された形態などを有することができる。
本発明のファンアウト半導体パッケージ１００Ａ〜１００Ｔ及びその変形例は、その他にも様々な形態で電子製品に適用されることができる。例えば、ファンアウト半導体パッケージの変形例のうち、ビア、カバー層、バックサイド再配線層及びバックサイドビアを有する変形例が下部パッケージとして配置され、その表面上に様々な別の表面実装型（ＳＭＴ）受動部品（不図示）が配置されることができる。尚、様々な形態のファンアウト半導体パッケージまたは図面に図示していない他の様々な形態のファンアウト半導体パッケージが、上部パッケージとして受動部品とともに配置され得ることは勿論である。受動部品も開口部内に配置され、これを介して露出された各種再配線層と物理的及び／または電気的に連結されることができる。
一方、便宜上、下部は、図面の断面を基準としてファンアウト半導体パッケージの実装面に向う方向を意味するものとして用い、上部は、下部の反対方向を意味するものとして用い、側部は、上部及び下部に垂直な方向を意味するものとして用いた。尚、下部、上部、または側部に位置するということは、対象構成要素が、基準となる構成要素と該当方向に直接接触する場合だけでなく、該当方向に位置するが、直接接触していない場合も含む概念として用いた。但し、これは説明の便宜のために方向を定義したものであり、特許請求の範囲の権利範囲がかかる方向についての記載により特に限定されるものではないことは勿論である。
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
本明細書によれば、以下の各項目に記載の構成もまた開示される。
［項目１］
貫通孔を有するフレームと、
前記フレームの貫通孔に配置された電子部品と、
前記フレーム及び前記電子部品の一側に配置された再配線部と、を含み、
前記フレームの内部には、前記再配線部を介して前記電子部品と電気的に連結された一つ以上の第１配線層が配置されている、電子部品パッケージ。
［項目２］
前記一つ以上の第１配線層のうち少なくとも一つは前記電子部品の上面及び下面の間に配置される、項目１に記載の電子部品パッケージ。
［項目３］
前記フレームは、
複数の絶縁層と、
前記複数の絶縁層の間に配置された前記一つ以上の第１配線層と、
前記複数の絶縁層の一側に配置された第２配線層と、を含む、項目１に記載の電子部品パッケージ。
［項目４］
前記フレームは、
前記複数の絶縁層の他側に配置された第３配線層をさらに含む、項目３に記載の電子部品パッケージ。
［項目５］
前記電子部品は信号用電極パッドを有し、前記信号用電極パッドは前記再配線部の第１信号用ビアを介して前記再配線部の配線層の信号パターンと電気的に連結され、前記再配線部の配線層の信号パターンは前記再配線部の第２信号用ビアを介して前記フレームの第２配線層の信号パターンと電気的に連結され、前記フレームの第２配線層の信号パターンは前記フレームの信号用ビアを介して前記フレームの第１配線層の信号パターンと電気的に連結され、前記フレームの第１配線層の信号パターンは前記フレームの信号用内部ビアを介して前記フレームの第３配線層の信号パターンと電気的に連結され、前記フレームの第３配線層の信号パターンは前記フレームの他側のファン−アウト領域に配置された信号用外部接続端子と電気的に連結され、
前記フレームの第２及び第３配線層はグランドパターンを有する、項目４に記載の電子部品パッケージ。
［項目６］
前記電子部品は信号用電極パッドを有し、前記信号用電極パッドは前記再配線部の第１信号用ビアを介して前記再配線部の配線層の第１信号パターンと電気的に連結され、前記再配線部の配線層の第１信号パターンは前記再配線部の第２信号用ビアを介して前記フレームの第２配線層の第１信号パターンと電気的に連結され、前記フレームの第２配線層の第１信号パターンは前記フレームの第１信号用ビアを介して前記フレームの第１配線層の信号パターンと電気的に連結され、前記フレームの第１配線層の信号パターンは前記フレームの第２信号用ビアを介して前記フレームの第２配線層の第２信号パターンと電気的に連結され、前記フレームの第２配線層の第２信号パターンは前記再配線部の第３信号用ビアを介して前記再配線部の配線層の第２信号パターンと電気的に連結され、前記再配線部の配線層の第２信号パターンは前記再配線部の一側のファン−アウト領域に配置された信号用外部接続端子と電気的に連結され、
前記フレームの第２及び第３配線層はグランドパターンを有する、項目４に記載の電子部品パッケージ。
［項目７］
前記一つ以上の第１配線層は前記複数の絶縁層の間にそれぞれ配置された一側第１配線層及び他側第１配線層を含み、前記電子部品は信号用電極パッドを有し、前記信号用電極パッドは前記再配線部の第１信号用ビアを介して前記再配線部の配線層の信号パターンと電気的に連結され、前記再配線部の配線層の信号パターンは前記再配線部の第２信号用ビアを介して前記フレームの第２配線層の信号パターンと電気的に連結され、前記フレームの第２配線層の信号パターンは前記フレームの一側信号用ビアを介して前記フレームの一側第１配線層の信号パターンと電気的に連結され、前記フレームの一側第１配線層の信号パターンは前記フレームの信号用内部ビアを介して前記フレームの他側第１配線層の信号パターンと電気的に連結され、前記フレームの他側第１配線層の信号パターンは前記フレームの他側信号用ビアを介して前記フレームの第３配線層の信号パターンと電気的に連結され、前記フレームの第３配線層の信号パターンは前記フレームの他側のファン−アウト領域に配置された信号用外部接続端子と電気的に連結され、
前記フレームの第２配線層及び他側第１配線層はグランドパターンを有する、項目４に記載の電子部品パッケージ。
［項目８］
前記第１配線層は、前記複数の絶縁層の間にそれぞれ配置された複数の層である、項目３に記載の電子部品パッケージ。
［項目９］
前記一つ以上の第１配線層の一つはワイヤボンディング用パッドを有し、
前記ワイヤボンディング用パッドが外部に露出されている、項目８に記載の電子部品パッケージ。
［項目１０］
前記フレームは、
前記複数の絶縁層の一つを貫通する内部ビアと、
前記複数の絶縁層の残りを貫通するビアと、をさらに含み、
前記内部ビアは、前記ビアより直径が大きい、項目３に記載の電子部品パッケージ。
［項目１１］
前記複数の絶縁層のうち内部ビアが貫通する絶縁層は、残りの絶縁層より厚い厚さを有し、且つ大きい弾性係数を有する、項目１０に記載の電子部品パッケージ。
［項目１２］
前記フレームは、
前記貫通孔の内面に配置された金属層をさらに含む、項目３に記載の電子部品パッケージ。
［項目１３］
前記金属層は前記一つ以上の第１配線層及び第２配線層のうち少なくとも一つと電気的に連結される、項目１２に記載の電子部品パッケージ。
［項目１４］
前記電子部品は、電極パッドを有する集積回路を含み、
前記集積回路は、前記電極パッドが前記再配線部に向けるように配置されている、項目１に記載の電子部品パッケージ。
［項目１５］
前記フレームの貫通孔内に配置された他の電子部品をさらに含み、
前記他の電子部品は前記再配線部と電気的に連結され、
前記他の電子部品は集積回路及び受動部品のうち少なくとも一つである、項目１に記載の電子部品パッケージ。
［項目１６］
前記フレーム及び前記電子部品の少なくとも一部を封止する封止材をさらに含む、項目１に記載の電子部品パッケージ。
［項目１７］
前記封止材は少なくとも前記電子部品の電極パッドが形成された一面を除いた全ての面を覆う、項目１６に記載の電子部品パッケージ。
［項目１８］
前記封止材はガラス繊維、無機フィラー、及び絶縁樹脂を含む、項目１６に記載の電子部品パッケージ。
［項目１９］
前記再配線部の一側に配置され、第１開口部を有するパッシベーション層と、
前記第１開口部に配置された第１外部接続端子と、をさらに含み、
前記第１外部接続端子の少なくとも一つはファン−アウト領域に位置する、項目１に記載の電子部品パッケージ。
［項目２０］
前記フレーム及び前記電子部品の少なくとも一部を封止し、第２開口部を有する封止材と、
前記第２開口部に配置された第２外部接続端子と、をさらに含み、
前記第２外部接続端子は、前記電子部品と電気的に連結されている、項目１９に記載の電子部品パッケージ。
［項目２１］
前記フレーム及び前記電子部品の少なくとも一部を封止する封止材と、
前記封止材の一側に配置され、第３開口部を有するカバー層と、
前記第３開口部に配置された第２外部接続端子と、をさらに含み、
前記第２外部接続端子は、前記電子部品と電気的に連結されている、項目１９に記載の電子部品パッケージ。
［項目２２］
第１電子部品パッケージと、
前記第１電子部品パッケージ上に積層された第２電子部品パッケージと、
前記第１電子部品と第２電子部品とを連結させる接続端子と、を含み、
前記第１電子部品パッケージは、項目１から２１の何れか一項に記載の電子部品パッケージであり、アプリケーションプロセッサチップを含み、
前記第２電子部品パッケージはメモリーチップを含む、電子部品パッケージ。
［項目２３］
第１絶縁層を準備する段階と、前記第１絶縁層の一側に第１配線層を形成する段階と、前記第１絶縁層の一側に前記第１配線層を埋め込む第２絶縁層を形成する段階と、前記第１及び第２絶縁層を貫通する貫通孔を形成する段階と、を含むフレームを形成する段階と、
前記フレームの貫通孔内に電子部品を配置する段階と、
前記フレーム及び前記電子部品の一側に再配線部を形成する段階と、を含み、
前記第１配線層は前記電子部品の配置前に形成される、電子部品パッケージの製造方法。
［項目２４］
前記フレームを形成する段階は、
前記第２絶縁層の一側に第２配線層を形成する段階をさらに含み、
前記第２配線層は、前記電子部品の配置前に形成される、項目２３に記載の電子部品パッケージの製造方法。
［項目２５］
前記フレームを形成する段階は、
前記第１絶縁層の他側に第３配線層を形成する段階をさらに含み、
前記第３配線層は、前記電子部品の配置前に形成される、項目２３に記載の電子部品パッケージの製造方法。
［項目２６］
前記電子部品を配置する段階は、
前記フレームの一側に粘着フィルムを貼り付け、前記フレームの貫通孔を介して露出された前記粘着フィルムに前記電子部品を付着して配置する段階である、項目２３に記載の電子部品パッケージの製造方法。
［項目２７］
第１絶縁層、前記第１絶縁層の下部に形成された二つ以上の配線層、及び前記二つ以上の配線層の間に配置された第２絶縁層を含むフレームと、
前記フレームを貫通する貫通孔内に配置された電子部品と、
前記二つ以上の配線層及び前記電子部品と電気的に連結され、前記フレーム及び前記電子部品上に配置された再配線部と、を含み、
前記二つ以上の配線層及び前記第２絶縁層は前記再配線部及び前記第１絶縁層の間に配置される、電子部品パッケージ。
［項目２８］
前記二つ以上の配線層のうち少なくとも一つは前記電子部品の上面及び下面の間に配置される、項目２７に記載の電子部品パッケージ。
［項目２９］
複数の絶縁層及び複数の配線層を含むフレームを準備する段階と、
前記フレーム全体を貫通する貫通孔を形成する段階と、
前記フレーム及び前記フレームの貫通孔内に配置される電子部品を仮基板上に付着する段階と、
前記フレームの貫通孔を少なくとも封止材で満たして前記電子部品を封止する段階と、
前記フレーム、前記封止材、及び前記電子部品の一面から前記仮基板を分離する段階と、
前記フレーム、前記封止材、及び前記電子部品の一面に前記電子部品と前記複数の配線層を電気的に連結させる再配線部を形成する段階と、を含む、電子部品パッケージの製造方法。
［項目３０］
前記フレームの複数の配線層のうち少なくとも一つは前記電子部品の上面及び下面の間に形成される、項目２９に記載の電子部品パッケージの製造方法。
１０００ 電子機器
１０１０ メインボード
１０２０ チップ関連部品
１０３０ ネットワーク関連部品
１０４０ その他の部品
１０５０ カメラ
１０６０ アンテナ
１０７０ ディスプレイ
１０８０ バッテリー
１０９０ 信号ライン
１１００ スマートフォン
１１０１ ボディ
１１１０ メインボード
１１２０ 半導体チップ
１１３０ カメラ
１００ ファンアウト半導体パッケージ
１００Ａ〜１００Ｔ ファンアウト半導体パッケージ
１１０ 第１連結部材
１１１Ｙ ビア用孔
１１３Ｙ ビアホール
１１０Ｘ 貫通孔
１１１Ａ、１１１Ｂ、１１１Ｃ 絶縁層
１１２、１１２Ａ、１１２Ｂ、１３１、１３２ 再配線層
１１３、１１３Ａ、１１３Ｂ ビア
１１５ ビア
１２０、１２２、１２４ 半導体チップ
１２０Ｐ、１２２Ｐ 接続パッド
１４０、１５０、１５５ 第２連結部材
１４１、１５１、１５６ 第２連結部材絶縁層
１４２、１５２、１５７ 第２連結部材再配線層
１４３、１５３、１５８ 第２連結部材ビア
１６０ 封止材
１６１、１６５、１７１、１８１ 開口部
１７５、１８５、１９１ 外部接続端子
１７０ パッシベーション層
１８０ カバー層
１９０ 粘着フィルム
２００Ａ ファンアウト半導体パッケージ
２１０ 配線基板
２２２、２２４ 半導体チップ
２１２Ａ、２１２Ｂ パッド
２３０ 封止樹脂
２４０ アンダーフィル樹脂
２５１ バンプ
２５２ ボンディングワイヤ

Claims (28)

  1. 貫通孔を有する第１連結部材と、
    前記第１連結部材の貫通孔に配置され、接続パッドが配置された活性面、及び前記活性面の反対側に配置された非活性面を有する半導体チップと、
    前記第１連結部材及び前記半導体チップの非活性面の少なくとも一部を封止する封止材と、
    前記第１連結部材及び前記半導体チップの活性面上に配置され、前記接続パッドと電気的に連結された再配線層を含む第２連結部材と、を含み、
    前記第１連結部材は、第１絶縁層、前記第１絶縁層の一面に配置された第１再配線層、前記第１絶縁層上に配置され、前記第１再配線層を覆う第２絶縁層、及び前記第２絶縁層上に配置される第２再配線層を含み、
    前記第１及び第２再配線層は前記接続パッドと電気的に連結され、
    前記第１連結部材は前記第１絶縁層の他面に配置された第３再配線層をさらに含み、
    前記第３再配線層は前記接続パッドと電気的に連結され、
    前記半導体チップは信号用接続パッドを有し、
    前記信号用接続パッドは、前記第２連結部材の再配線層の信号パターン及び前記第１連結部材の前記第１再配線層の信号パターンをこの順序または反対の順序で経由する電気的経路を通じて前記第１連結部材上のファンアウト領域に配置された信号用接続端子と電気的に連結され、
    前記第１連結部材の第２及び第３再配線層はグランドパターンを有する、ファンアウト半導体パッケージ。
  2. 貫通孔を有する第１連結部材と、
    前記第１連結部材の貫通孔に配置され、接続パッドが配置された活性面、及び前記活性面の反対側に配置された非活性面を有する半導体チップと、
    前記第１連結部材及び前記半導体チップの非活性面の少なくとも一部を封止する封止材と、
    前記第１連結部材及び前記半導体チップの活性面上に配置され、前記接続パッドと電気的に連結された再配線層を含む第２連結部材と、を含み、
    前記第１連結部材は、第１絶縁層、前記第１絶縁層の一面に配置された第１再配線層、前記第１絶縁層上に配置され、前記第１再配線層を覆う第２絶縁層、及び前記第２絶縁層上に配置される第２再配線層を含み、
    前記第１及び第２再配線層は前記接続パッドと電気的に連結され、
    前記第１連結部材は前記第１絶縁層の他面に配置された第３再配線層をさらに含み、
    前記第３再配線層は前記接続パッドと電気的に連結され、
    前記半導体チップは信号用接続パッドを有し、
    前記信号用接続パッドは、前記第２連結部材の再配線層の信号パターン及び前記第１連結部材の前記第１再配線層の信号パターンをこの順序または反対の順序で経由する電気的経路を通じて前記第２連結部材上のファンアウト領域に配置された信号用接続端子と電気的に連結され、
    前記第１連結部材の第２及び第３再配線層はグランドパターンを有する、ファンアウト半導体パッケージ。
  3. 貫通孔を有する第１連結部材と、
    前記第１連結部材の貫通孔に配置され、接続パッドが配置された活性面、及び前記活性面の反対側に配置された非活性面を有する半導体チップと、
    前記第１連結部材及び前記半導体チップの非活性面の少なくとも一部を封止する封止材と、
    前記第１連結部材及び前記半導体チップの活性面上に配置され、前記接続パッドと電気的に連結された再配線層を含む第２連結部材と、を含み、
    前記第１連結部材は、第１絶縁層、前記第１絶縁層の一面に配置された第１再配線層、前記第１絶縁層上に配置され、前記第１再配線層を覆う第２絶縁層、及び前記第２絶縁層上に配置される第２再配線層を含み、
    前記第１及び第２再配線層は前記接続パッドと電気的に連結され、
    前記第１連結部材は前記第１絶縁層の他面に配置された第３再配線層をさらに含み、
    前記第３再配線層は前記接続パッドと電気的に連結され、
    前記第１連結部材は、前記第１絶縁層上に配置され、前記第３再配線層を覆う第３絶縁層、及び前記第３絶縁層上に配置された第４再配線層をさらに含み、
    前記第４再配線層は前記接続パッドと電気的に連結され、
    前記半導体チップは信号用接続パッドを有し、
    前記信号用接続パッドは、前記第２連結部材の再配線層の信号パターン、前記第１連結部材の前記第１再配線層の信号パターン、及び前記第１連結部材の前記第４再配線層の信号パターンをこの順序または反対の順序で経由する電気的経路を通じて前記第１連結部材上のファンアウト領域に配置された信号用接続端子と電気的に連結され、
    前記第１連結部材の第２及び第３再配線層はグランドパターンを有する、ファンアウト半導体パッケージ。
  4. 前記第１絶縁層は前記第２絶縁層より厚さが厚い、請求項１から３の何れか一項に記載のファンアウト半導体パッケージ。
  5. 前記第２再配線層は前記接続パッドと実質的に同一のレベルに位置する、請求項１から４の何れか一項に記載のファンアウト半導体パッケージ。
  6. 前記第１再配線層は前記半導体チップの活性面と非活性面との間に位置する、請求項１から５の何れか一項に記載のファンアウト半導体パッケージ。
  7. 前記第１連結部材は、前記第１絶縁層上に配置され、前記第３再配線層を覆う第３絶縁層、及び前記第３絶縁層上に配置された第４再配線層をさらに含み、
    前記第４再配線層は前記接続パッドと電気的に連結される、請求項１または２に記載のファンアウト半導体パッケージ。
  8. 前記第３再配線層はワイヤボンディング用パッドを有し、
    前記ワイヤボンディング用パッドは外部に露出する、請求項１から７の何れか一項に記載のファンアウト半導体パッケージ。
  9. 前記第１連結部材は、前記第１絶縁層を貫通し、前記第１及び第３再配線層を連結する第１ビア、及び前記第２絶縁層を貫通し、前記第１及び第２再配線層を連結する第２ビアをさらに含み、
    前記第１ビアは前記第２ビアより直径が大きい、請求項１から８の何れか一項に記載のファンアウト半導体パッケージ。
  10. 前記第１絶縁層は前記第２絶縁層より弾性係数が大きい、請求項１から９の何れか一項に記載のファンアウト半導体パッケージ。
  11. 前記第１連結部材は前記貫通孔の壁面に配置された金属層をさらに含む、請求項１から１０の何れか一項に記載のファンアウト半導体パッケージ。
  12. 前記金属層は前記第１及び第２再配線層のうち少なくとも一つと電気的に連結される、請求項１１に記載のファンアウト半導体パッケージ。
  13. 前記第１連結部材の貫通孔内に配置された受動部品をさらに含む、請求項１から１２の何れか一項に記載のファンアウト半導体パッケージ。
  14. 前記封止材は前記第１連結部材及び前記半導体チップの非活性面を覆い、前記貫通孔の壁面と前記半導体チップの側面との間を満たす、請求項１から１３の何れか一項に記載のファンアウト半導体パッケージ。
  15. 前記封止材は、ガラス繊維、無機フィラー、及び絶縁樹脂を含む、請求項１から１４の何れか一項に記載のファンアウト半導体パッケージ。
  16. 前記第２連結部材上に配置され、前記第２連結部材の再配線層の少なくとも一部を露出させる開口部を有するパッシベーション層と、
    前記開口部上に配置された第１接続端子と、をさらに含み、
    前記第１接続端子のうち少なくとも一つはファンアウト領域に位置する、請求項１から１５の何れか一項に記載のファンアウト半導体パッケージ。
  17. 前記封止材を貫通する開口部上に配置され、前記第１連結部材と電気的に連結された第２接続端子をさらに含む、請求項１６に記載のファンアウト半導体パッケージ。
  18. 前記封止材上に配置されたカバー層と、
    前記カバー層を貫通する開口部上に配置され、前記第１連結部材と電気的に連結された第２接続端子と、をさらに含む、請求項１６に記載のファンアウト半導体パッケージ。
  19. 前記封止材上に積層され、前記第１連結部材と電気的に連結されたメモリーパッケージをさらに含み、
    前記半導体チップはアプリケーションプロセッサーチップを含み、
    前記メモリーパッケージはメモリーチップを含む、請求項１から１８の何れか一項に記載のファンアウト半導体パッケージ。
  20. 第１絶縁層を準備する段階、前記第１絶縁層の一面に第１再配線層を形成する段階、前記第１絶縁層上に前記第１再配線層を覆う第２絶縁層を形成する段階、前記第２絶縁層上に第２再配線層を形成する段階、前記第１及び第２絶縁層を貫通する貫通孔を形成する段階、及び前記第１絶縁層の他面に第３再配線層を形成する段階を含む第１連結部材を形成する段階と、
    前記第１連結部材の貫通孔内に接続パッドが配置された活性面、及び前記活性面の反対側に配置された非活性面を有する半導体チップを配置する段階と、
    前記第１連結部材及び前記半導体チップの非活性面の少なくとも一部を封止する封止材を形成する段階と、
    前記第１連結部材及び前記半導体チップの活性面上に前記接続パッドと電気的に連結された再配線層を含む第２連結部材を形成する段階と、を含み、
    前記第１再配線層、前記第２再配線層、及び前記第３再配線層は前記接続パッドと電気的に連結され、
    前記第１再配線層、前記第２再配線層、及び前記第３再配線層はは前記半導体チップの配置前に形成され、
    前記半導体チップは信号用接続パッドを有し、
    前記信号用接続パッドは、前記第２連結部材の再配線層の信号パターン及び前記第１連結部材の前記第１再配線層の信号パターンをこの順序または反対の順序で経由する電気的経路を通じて前記第１連結部材上のファンアウト領域に配置された信号用接続端子と電気的に連結され、
    前記第１連結部材の第２及び第３再配線層はグランドパターンを有する、ファンアウト半導体パッケージの製造方法。
  21. 第１絶縁層を準備する段階、前記第１絶縁層の一面に第１再配線層を形成する段階、前記第１絶縁層上に前記第１再配線層を覆う第２絶縁層を形成する段階、前記第２絶縁層上に第２再配線層を形成する段階、前記第１及び第２絶縁層を貫通する貫通孔を形成する段階、及び前記第１絶縁層の他面に第３再配線層を形成する段階を含む第１連結部材を形成する段階と、
    前記第１連結部材の貫通孔内に接続パッドが配置された活性面、及び前記活性面の反対側に配置された非活性面を有する半導体チップを配置する段階と、
    前記第１連結部材及び前記半導体チップの非活性面の少なくとも一部を封止する封止材を形成する段階と、
    前記第１連結部材及び前記半導体チップの活性面上に前記接続パッドと電気的に連結された再配線層を含む第２連結部材を形成する段階と、を含み、
    前記第１再配線層、前記第２再配線層、及び前記第３再配線層は前記接続パッドと電気的に連結され、
    前記第１再配線層、前記第２再配線層、及び前記第３再配線層はは前記半導体チップの配置前に形成され、
    前記半導体チップは信号用接続パッドを有し、
    前記信号用接続パッドは、前記第２連結部材の再配線層の信号パターン及び前記第１連結部材の前記第１再配線層の信号パターンをこの順序または反対の順序で経由する電気的経路を通じて前記第２連結部材上のファンアウト領域に配置された信号用接続端子と電気的に連結され、
    前記第１連結部材の第２及び第３再配線層はグランドパターンを有する、ファンアウト半導体パッケージの製造方法。
  22. 第１絶縁層を準備する段階、前記第１絶縁層の一面に第１再配線層を形成する段階、前記第１絶縁層上に前記第１再配線層を覆う第２絶縁層を形成する段階、前記第２絶縁層上に第２再配線層を形成する段階、前記第１及び第２絶縁層を貫通する貫通孔を形成する段階、前記第１絶縁層の他面に第３再配線層を形成する段階、前記第１絶縁層上に前記第３再配線層を覆う第３絶縁層を形成する段階、及び前記第３絶縁層上に第４再配線層を形成する段階を含む第１連結部材を形成する段階と、
    前記第１連結部材の貫通孔内に接続パッドが配置された活性面、及び前記活性面の反対側に配置された非活性面を有する半導体チップを配置する段階と、
    前記第１連結部材及び前記半導体チップの非活性面の少なくとも一部を封止する封止材を形成する段階と、
    前記第１連結部材及び前記半導体チップの活性面上に前記接続パッドと電気的に連結された再配線層を含む第２連結部材を形成する段階と、を含み、
    前記第１再配線層、前記第２再配線層、前記第３再配線層、及び前記第４再配線層は前記接続パッドと電気的に連結され、
    前記第１再配線層、前記第２再配線層、前記第３再配線層、及び前記第４再配線層は前記半導体チップの配置前に形成され、
    前記半導体チップは信号用接続パッドを有し、
    前記信号用接続パッドは、前記第２連結部材の再配線層の信号パターン、前記第１連結部材の第１再配線層の信号パターン、及び前記第１連結部材の第４再配線層の信号パターンをこの順序または反対の順序で経由する電気的経路を通じて前記第１連結部材上のファンアウト領域に配置された信号用接続端子と電気的に連結され、
    前記第１連結部材の第２及び第３再配線層はグランドパターンを有する、ファンアウト半導体パッケージの製造方法。
  23. 前記半導体チップを配置する段階は、
    前記第１連結部材上に粘着フィルムを付着し、前記第１連結部材の貫通孔を介して露出された前記粘着フィルムに前記半導体チップの活性面を付着して配置する段階である、請求項２０から２２の何れか一項に記載のファンアウト半導体パッケージの製造方法。
  24. 第１絶縁層、前記第１絶縁層の下部に形成された二つ以上の再配線層、及び前記二つ以上の再配線層の間に配置された第２絶縁層を含む第１連結部材と、
    前記第１連結部材を貫通する貫通孔内に配置された半導体チップと、
    前記二つ以上の再配線層及び前記半導体チップと電気的に連結され、前記第１連結部材及び前記半導体チップ上に配置された第２連結部材と、を含み、
    前記二つ以上の再配線層及び前記第２絶縁層は前記第２連結部材と前記第１絶縁層との間に配置され、
    前記二つ以上の再配線層は前記半導体チップに設けられた接続パッドと電気的に連結され、
    前記二つ以上の再配線層は、前記第２絶縁層と前記第１絶縁層との間に設けられる第１再配線層と、前記第２絶縁層の前記第１再配線層と反対側の面に設けられた第２再配線層を含み、
    前記第１連結部材は前記第１絶縁層の上面に配置された第３再配線層をさらに含み、
    前記第３再配線層は前記接続パッドと電気的に連結され、
    前記半導体チップは信号用接続パッドを有し、
    前記信号用接続パッドは、前記第２連結部材の再配線層の信号パターン及び前記第１連結部材の前記第１再配線層の信号パターンをこの順序または反対の順序で経由する電気的経路を通じて前記第１連結部材上のファンアウト領域に配置された信号用接続端子と電気的に連結され、
    前記第１連結部材の第２及び第３再配線層はグランドパターンを有する、ファンアウト半導体パッケージ。
  25. 第１絶縁層、前記第１絶縁層の下部に形成された二つ以上の再配線層、及び前記二つ以上の再配線層の間に配置された第２絶縁層を含む第１連結部材と、
    前記第１連結部材を貫通する貫通孔内に配置された半導体チップと、
    前記二つ以上の再配線層及び前記半導体チップと電気的に連結され、前記第１連結部材及び前記半導体チップ上に配置された第２連結部材と、を含み、
    前記二つ以上の再配線層及び前記第２絶縁層は前記第２連結部材と前記第１絶縁層との間に配置され、
    前記二つ以上の再配線層は前記半導体チップに設けられた接続パッドと電気的に連結され、
    前記二つ以上の再配線層は、前記第２絶縁層と前記第１絶縁層との間に設けられる第１再配線層と、前記第２絶縁層の前記第１再配線層と反対側の面に設けられた第２再配線層を含み、
    前記第１連結部材は前記第１絶縁層の上面に配置された第３再配線層をさらに含み、
    前記第３再配線層は前記接続パッドと電気的に連結され、
    前記半導体チップは信号用接続パッドを有し、
    前記信号用接続パッドは、前記第２連結部材の再配線層の信号パターン及び前記第１連結部材の前記第１再配線層の信号パターンをこの順序または反対の順序で経由する電気的経路を通じて前記第２連結部材上のファンアウト領域に配置された信号用接続端子と電気的に連結され、
    前記第１連結部材の第２及び第３再配線層はグランドパターンを有する、ファンアウト半導体パッケージ。
  26. 前記二つ以上の再配線層のうち少なくとも一つは前記半導体チップの上面及び下面の間に配置される、請求項２４または２５に記載のファンアウト半導体パッケージ。
  27. 前記封止材上に配置されたバックサイド再配線層をさらに含み、
    前記バックサイド再配線層は、前記半導体チップの接続パッドと電気的に連結されている、請求項１から３の何れか一項に記載のファンアウト半導体パッケージ。
  28. 前記封止材上に配置され、前記バックサイド再配線層の少なくとも一部を露出させる開口部を有するカバー層をさらに含む、請求項２７に記載のファンアウト半導体パッケージ。
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